JP4710443B2 - マルチチップモジュール - Google Patents
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Description
そして、マルチチップモジュールは、一般に多機能となるので信号端子数も多くなる傾向にあるため、配置可能な端子数の制限が問題になり易く、複数のチップ間で信号を伝送する部分については極力、互いの信号端子をパッケージ内部で接続するチップ間配線を行うようにしている。
半導体チップ2Bのパッド9Bは、チップ間配線11を介して半導体チップ2Aのパッド9Aに接続されている。そのパッド9Aは、インバータゲート8Aを介して内部回路3Aの入力端子に接続されている。以上がマルチチップモジュール12を構成している。
本発明は上記事情に鑑みてなされたものであり、その目的は、パッケージ外部に配置する端子数を増加させることなく、チップ間配線が行われている信号端子の検査を行うことができるマルチチップモジュールを提供することにある。
そして、上記のトランジスタ制御手段や出力状態参照手段を制御するには、マルチチップモジュールのパッケージ外部に予め配置されている例えば外部バス用や外部通信用の信号端子を利用すれば、外部より制御することが容易に可能であるから、検査専用の端子を設ける必要がなく、リーク電流検査を容易に行うことができる。
一方、検査側チップ23において、パッド25と電源V1、グランドとの間には、夫々PチャネルMOSFET30(P1)及び31(P2,第2トランジスタ),NチャネルMOSFET32(N1,第2トランジスタ)及び33(N2)が接続されている。これらのFET30〜33は、パッド25を出力端子として機能させる場合にも使用される。
また、パッド25は、入力端子として機能する場合、外部より入力された信号を、入力バッファ34を介して図示しない内部回路へ入力するようになっている。入力バッファ34は、電源V1側に接続されるPチャネルMOSFET36(P7),グランド側に接続されるNチャネルMOSFET37(N6)で構成されている。
尚、コンパレータ44,48には、夫々に対応するリーク電流の検出レベルに相当する電圧の入力オフセットが予め付与されている。
即ち、コンパレータ44,48は、定電流回路や定電圧回路を内蔵して構成されているので、消費電流iddはmAオーダーとなる。これに対して、上記のようなリーク電流は高々数μA程度であるため、電源電流値を測定してもリーク電流を検出することは非常に困難であり、上記のように検出を行なえばリーク電流を確実に検出できる。
そして、検査側チップ23において、リーク電流IIHを検出する場合は、FET31及び43をオンにすることでパッド24を抵抗素子42及びFET43の直列回路を介して電源V1に接続し、リーク電流IILを検出する場合は、FET32及び46をオンにすることで、パッド24をFET46及び抵抗素子47の直列回路を介してグランドに接続するようにした。
FET30及び33は、必要に応じて設ければ良い。
各FETの導電型は、個別の構成に応じて適宜変更しても良い。
コンパレータ44,48の出力状態を参照する場合、必ずしも読出しレジスタ45を介して参照する必要はなく、コンパレータ44,48の出力レベルを直接参照するように構成しても良い。
リーク電流検出テストの制御及び結果の確認を行う場合、パーソナルコンピュータを使用するものに限らず、マルチチップモジュールに専用のテスト回路を接続して、テスト制御及び結果確認を行うようにしても良い。
半導体チップは、3つ以上搭載されていても良い。
Claims (1)
- パッケージの内部に複数の半導体チップを備えて構成されるマルチチップモジュールにおいて、
任意の2つの半導体チップ間で夫々の信号端子がチップ間配線により相互に接続されており、両者間で信号を伝送する構成部分の一方を検査側チップ、他方を非検査側チップとし、
前記非検査側チップの内部に構成され、自身の信号端子をハイインピーダンス状態に設定するハイインピーダンス設定手段と、
前記検査側チップの内部に構成され、
一端が電源又はグランドに接続される抵抗素子及び第1トランジスタの直列回路と、
この直列回路の他端と自身の信号端子との間に接続される第2トランジスタと、
前記第1及び第2トランジスタのオンオフ状態を外部より制御するためのトランジスタ制御手段と、
前記直列回路の両端に、2つの入力端子が夫々接続されるコンパレータと、
このコンパレータの出力状態を外部より参照するための出力状態参照手段とを備えたことを特徴とするマルチチップモジュール。
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