KR101901076B1 - 반도체 모듈, 전기적 접속체 및 검사 장치 - Google Patents

반도체 모듈, 전기적 접속체 및 검사 장치 Download PDF

Info

Publication number
KR101901076B1
KR101901076B1 KR1020177004049A KR20177004049A KR101901076B1 KR 101901076 B1 KR101901076 B1 KR 101901076B1 KR 1020177004049 A KR1020177004049 A KR 1020177004049A KR 20177004049 A KR20177004049 A KR 20177004049A KR 101901076 B1 KR101901076 B1 KR 101901076B1
Authority
KR
South Korea
Prior art keywords
transistor
electrode
control
semiconductor
chip
Prior art date
Application number
KR1020177004049A
Other languages
English (en)
Other versions
KR20170032389A (ko
Inventor
요시로 나까따
Original Assignee
가부시키가이샤 니혼 마이크로닉스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 니혼 마이크로닉스 filed Critical 가부시키가이샤 니혼 마이크로닉스
Publication of KR20170032389A publication Critical patent/KR20170032389A/ko
Application granted granted Critical
Publication of KR101901076B1 publication Critical patent/KR101901076B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07364—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card with provisions for altering position, number or connection of probe tips; Adapting to differences in pitch
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31924—Voltage or current aspects, e.g. driver, receiver
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

이러한 반도체 모듈(10)에는, 실장 기판(16) 상에 실장된 제어 IC(11)와, 실장 기판(16) 상에 실장된 복수의 반도체 칩(20)이 제공된다. 복수의 반도체 칩(20) 각각에는, 검사될 디바이스와 테스터 사이에 직렬로 접속된 제1 및 제2 트랜지스터(21 및 22)가 제공된다. 제1 트랜지스터(21) 및 제2 트랜지스터(22)는 반도체 칩(20)의 기판 측에 공통 드레인 전극을 갖는다. 제1 트랜지스터(21)의 소스 전극은 테스터의 전원-채널 측에 접속된다. 제2 트랜지스터(22)의 소스 전극은 검사될 디바이스의 전극 측에 접속된다. 테스터와 검사될 디바이스 간의 접속은, 배선을 통해 제어 IC(11)로부터 제1 및 제2 트랜지스터(21 및 22)의 게이트 전극에 공급되는 제어 신호에 의해 제어된다.

Description

반도체 모듈, 전기적 접속체 및 검사 장치{SEMICONDUCTOR MODULE, ELECTRIC CONNECTOR, AND INSPECTION DEVICE}
본 발명은, 반도체 모듈, 전기적 접속체, 및 검사 장치에 관한 것이다.
검사 장치는, 반도체 디바이스(예를 들어, 웨이퍼 상의 칩, 또는 조립된 IC)의 전기적 검사(예를 들어, 웨이퍼 테스트, 패키지 테스트 등)에 사용된다. 검사 장치는, 테스터, 테스터의 테스트 헤드와 검사될 디바이스 사이에 전기적으로 개재된 전기적 접속체, 및 검사될 디바이스를 전기적 접속체에 대해 정렬시키고 검사될 디바이스를 전기적 접속체와 접촉시키는 핸들링 장치(예를 들어, 프로버 또는 핸들러)를 포함한다.
반도체 디바이스의 전기적 검사는, 도통 테스트, DC 테스트, AC 테스트, 펑션 테스트 등을 포함한다. 테스터는 이러한 테스트에 필요한 전류, 전압, 신호 등을 인가하고(이하, 이들을 테스트 전원이라고도 함) 인가 시의 전압, 전류, 출력 신호 특성 등의 전기적 특성을 측정하는 기능을 포함한다. 테스터는, 동시에 복수의 반도체 디바이스를 검사할 수 있도록, 인가 및 측정을 위한 복수의 채널(이하, 이들 채널을 전원 채널이라고도 함)을 포함한다.
전기적 접속체는, 예를 들어 프로브 카드, IC 소켓, DUT 보드, 인서트 링, 퍼포먼스 보드, 또는 커넥터를 포함하고, 그 기능들은 조합되어 서로 통합된다.
프로브 카드는, 웨이퍼 테스트에 사용되는 전기적 접속체이다. 프로브 카드는, 한쪽 면에, 테스터의 테스트 헤드에 직접 또는 중계하는 전기적 접속체를 통해 접속된 접속 단자를 구비하고, 다른 면에, 검사될 디바이스의 전극(패드)에 접촉하는 복수의 프로브가 구비되어 있다. 그 다음, 복수의 프로브는 패드에 접촉함으로써, 테스터로부터의 테스트 전원을 반도체 디바이스에 공급할 수 있다.
나아가, 전원 릴레이가 내부에 제공되어 있는 프로브 카드가 개발되어 있다. 예를 들어, 특허 문헌 1에는, 테스터로부터의 전원 공급 경로를 복수의 경로로 분기하는 전원 배선부를 구비하고, 그 분기된 각각의 경로 상에 전원 릴레이를 갖는 프로브 카드가 개시되어 있다. 전원 릴레이의 개폐는 제어 기구부에 의해 제어되어, 검사될 IC 칩을 전환할 수 있다.
따라서, 하나의 전원 배선부에 제공된 복수의 전원 릴레이를 선택적으로 온함으로써, 하나의 전원 채널로부터의 전원이 복수의 IC 칩에 차례로 공급된다. 따라서, 검사될 IC 칩의 수를 증가시킬 수 있다.
또한, 전원 릴레이 등에 사용할 수 있는 스위치 소자로서, MOS(Metal Oxide Semiconductor) 트랜지스터를 사용한 기술이 개시되어 있다(특허 문헌 2). 특허 문헌 2에는, 반도체 소자의 특성을 측정하는 측정 장치와, 피시험 반도체 디바이스의 외부 접속 단자에 접속된 프로브 탐침 간의 접속을, MOS 트랜지스터 소자로 형성된 전환 매트릭스 LSI를 이용하여 임의로 전환할 수 있는 반도체 디바이스 검사 장치의 일례를 나타내고 있다. 이러한 전환 매트릭스 LSI에서는, 상기 측정 장치에 접속된 복수의 도전 경로와, 상기 프로브 탐침에 접속된 복수의 도전 경로가 매트릭스 형상으로 배열되어 있다. 또한, 전환 매트릭스 LSI는, 도전 경로의 각각의 교점에 제공되어 온/오프를 전환하는 스위치와, 접속될 행(프로브 탐침으로 이어지는 도전 경로)과 열(측정 장치로 이어지는 복수의 도전 경로)을 선택하는 행/열 선택 회로와, 이 행/열 선택 회로의 출력을 상기 스위치에 전달하는 신호선과, 상기 행/열 선택 회로에서 선택된 열의 도전 경로와 측정 장치를 접속하는 열 선택 회로를 포함한다. 상기 스위치와, 상기 행/열 선택 회로와, 상기 열 선택 회로에는, 다수의 MOS 트랜지스터 소자가 이용되며, 이들 MOS 트랜지스터에 의해 프로브 탐침과 측정 장치 간의 결합이 전환된다.
일본 특허 출원 공개 제2011-7743호 공보 일본 특허 출원 공개(소) 61-288436호 공보
특허 문헌 1에는, 전원 릴레이를 스위치로서 사용하여, 검사될 대상을 전환하는 구성이 개시되어 있다. 그러나, 특허 문헌 1에 개시된 바와 같이 검사될 대상을 전환하는데 스위치를 사용하는 경우, 검사될 대상의 수가 많아지면, 사용될 스위치의 수가 증가한다. 이러한 스위치 수의 증가는, 전체 스위치의 전력 소비를 증가시키고, 발열량을 증가시킨다.
따라서, 스위치가 웨이퍼 또는 프로브 카드의 근방에 제공된 경우, 이러한 발열량은, 웨이퍼와 프로브 카드에 영향을 줄 수 있다. 예를 들어, 웨이퍼 또는 프로브 카드의 온도 제어가 중단되거나, 웨이퍼 또는 프로브 카드가 열적으로 팽창되어, 프로브의 위치 정확성에 영향을 미칠 수 있다.
또한, 특허 문헌 2에서는, MOS 트랜지스터를 스위치로서 사용하고 있지만, MOS 트랜지스터의 구조상, 기생 다이오드가 MOS 트랜지스터에 형성되어 있다. 따라서, MOS 트랜지스터가 독립적으로 사용될 때, 전류를 양방향으로 차단할 수 없다. 또한, MOS 트랜지스터에서는, 게이트 산화막을 보호하기 위해 게이트와 소스 사이에 보호 회로를 제공할 필요가 있다. 쇼트 키 다이오드와 같은 보호 다이오드는 예를 들어, 게이트와 소스 사이에 제공된다. 그러나, 이러한 보호 다이오드는 게이트와 소스 사이에 누설 전류를 발생시킨다. 이러한 누설 전류가 디바이스 또는 테스터를 통해 흐를 때, 이는 전류 측정의 정확성을 감소시킬 수 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 정확한 검사를 행할 수 있는 반도체 모듈, 전기적 접속체, 및 검사 장치를 제공하는 것을 목적으로 한다.
본 발명의 한 양태에 따른 반도체 모듈은, 검사될 디바이스의 전극과 테스터의 전원 채널 사이에 전기적으로 개재된 전기적 접속체에 사용되는 반도체 모듈이며, 이 반도체 모듈은 배선을 갖는 실장 기판; 상기 실장 기판 상에 실장된 제어 IC; 및 상기 실장 기판 상에 실장된 복수의 반도체 칩을 구비하고, 상기 복수의 반도체 칩의 각각은 상기 검사될 디바이스의 전극 측과 상기 테스터의 전원 채널 측 사이에 직렬로 접속된 제1 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 반도체 칩의 기판측에 공통의 제1 전극을 포함하고, 상기 제1 트랜지스터의 제2 전극이 상기 테스터의 전원 채널 측에 접속되고, 상기 제2 트랜지스터의 제2 전극이 상기 검사될 디바이스의 전극 측에 접속되고, 상기 제1 트랜지스터의 제어 전극 및 상기 제2 트랜지스터의 제어 전극에, 상기 제어 IC로부터의 제어 신호가 상기 배선을 통해 공급됨으로써, 상기 테스터의 전원 채널 측과 상기 검사될 디바이스의 전극 측 간의 접속을 제어한다. 따라서, 정확한 검사를 수행할 수 있다.
상기한 반도체 모듈에 있어서, 상기 제1 및 제2 트랜지스터는 파워 MOS 트랜지스터이며, 상기 제1 전극이 드레인 전극일 수 있고, 상기 제2 전극은 소스 전극일 수 있으며, 상기 제어 전극은 게이트 전극일 수 있다. 따라서 간단한 실장을 달성할 수 있다.
상기한 반도체 모듈에 있어서, 상기 제어 IC는, CMOS를 포함할 수 있고, 상기 제어 IC로부터의 제어 신호는, 상기 CMOS로부터의 출력일 수 있다. 따라서, CMOS로부터 출력되는 제어 신호를 이용하여, 반도체 모듈을 제어할 수 있다.
상기한 반도체 모듈에 있어서, 상기 실장 기판 상에는, 2개 이상의 반도체 칩이 제1 방향을 따라 배열된 칩 열이 제공될 수 있고, 상기 칩 열에 포함되는 2개 이상의 상기 반도체 칩의 각각에서, 상기 제1 및 제2 트랜지스터가 상기 제1 방향을 따라 배열될 수 있다. 따라서, 실장 밀도를 향상시킬 수 있다.
상기한 반도체 모듈에 있어서, 상기 반도체 칩의 상기 제2 전극 및 상기 제어 전극에 접속된 패드는, 상기 실장 기판 상에 제공될 수 있고, 상기 실장 기판 상에는 제1 방향을 따라서 배열된 복수의 패드를 갖는 패드 열이 제공될 수 있고, 2개의 칩 열 사이에는 상기 패드 열이 배열될 수 있고, 상기 2개의 칩 열에 포함되는 상기 반도체 칩의 상기 제2 전극 및 상기 제어 전극은, 상기 패드 열에 포함되는 상기 패드에 접속될 수 있다. 따라서, 실장 밀도를 향상시킬 수 있다.
상기한 반도체 모듈에 있어서, 상기 반도체 칩의 상기 제어 단자와 상기 제2 단자 사이에는 게이트 보호 회로가 제공되어 있지 않은 것이 바람직하다. 따라서, 누설 전류를 저감하고, 정확한 검사를 행할 수 있다.
상기한 반도체 모듈에 있어서, 상기 제어 IC의 출력 단자로부터 상기 반도체 칩의 상기 제어 전극까지의 배선은, 상기 반도체 칩의 상기 제1 전극 및 상기 제2 전극에 접속되어 있지 않은 것이 바람직하다. 따라서, 누설 전류를 저감하고, 정확한 검사를 행할 수 있다.
본 발명의 한 양태에 따른 반도체 모듈은, 배선을 포함하는 실장 기판, 상기 실장 기판 상에 실장된 제어 IC; 및 상기 실장 기판 상에 실장된 복수의 반도체 칩을 포함하고, 상기 복수의 반도체 칩의 각각은, 상기 프로브와 상기 테스터의 전원 채널 사이에 직렬로 접속된 제1 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 반도체 칩의 기판측에 공통의 제1 전극을 포함하고, 상기 제1 트랜지스터의 제2 전극이 상기 제1 단자에 접속되고, 상기 제2 트랜지스터의 제2 전극이 상기 제2 단자에 접속되고, 상기 제1 트랜지스터의 제어 전극 및 제2 트랜지스터의 제어 전극에는, 상기 제어 IC로부터의 제어 신호가 상기 배선을 통해 공급됨으로써, 상기 제1 단자와 상기 제2 단자 간의 접속을 제어한다. 따라서, 실장 밀도를 향상시킬 수 있다.
본 발명의 한 양태에 따른 전기적 접속체는, 상기한 반도체 모듈, 상기 반도체 모듈이 실장된 인터페이스 기판; 및 상기 제2 트랜지스터의 상기 제2 전극에 접속된 복수의 프로브를 포함한 프로브 기판을 포함한다. 따라서, 정확한 검사를 행할 수 있다.
상기한 전기적 접속체에 있어서, 상기 반도체 모듈의 바로 아래에, 반도체 모듈에 접속된 프로브의 접속 단자가 위치할 수 있다. 따라서, 다수의 반도체 모듈과 다수의 프로브를 짧은 거리에서 접속할 수 있다.
본 발명의 한 양태에 따른 검사 장치는, 상기 전기적 접속체; 및 상기 전기적 접속체에 전원 채널로부터 테스트 전원을 공급하는 테스터를 포함한다. 따라서, 정확한 검사를 행할 수 있다.
본 발명에 따르면, 정확한 검사가 가능한 반도체 모듈, 전기적 접속체 및 검사 장치를 제공할 수 있다.
도 1은 프로브 카드를 상면측으로부터 본 사시도이다;
도 2는 프로브 카드를 하면측으로부터 본 사시도이다;
도 3은 프로브 카드에 사용된 반도체 모듈의 구성을 도시하는 상면도이다;
도 4는 반도체 모듈의 일부를 확대하여 도시하는 개략도이다;
도 5는 반도체 모듈의 일부의 등가 회로도이다;
도 6은 전원 채널을 전환하기 위한 회로를 도시하는 회로도이다;
도 7은 반도체 칩을 이용한 스위치 회로를 도시하는 도면이다;
도 8은 제1 변형예에 따른 스위치 회로를 도시하는 도면이다;
도 9는 제2 변형예에 따른 스위치 회로를 도시하는 도면이다;
도 10은 제3 변형예에 따른 스위치 회로를 도시하는 도면이다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 이하의 설명은, 본 발명의 바람직한 실시예를 나타내지만, 본 발명의 범위는 이하의 실시예에 한정되지 않는다. 이하의 설명에서, 동일한 참조 부호는 실질적으로 동일한 내용을 나타낸다.
본 실시예에 따른 전기적 접속체 및 이 전기적 접속체가 사용되는 검사 장치는, 예를 들어, 반도체 웨이퍼 상의 IC(Integrated Circuit) 칩과 같은 검사 대상물의 테스트 시에 고효율화를 도모한다. 측정 시 효율화를 향상시키기 위해, 다수의 검사 대상물을 동시에 측정할 때 테스터의 전원 채널 수가 부족한 것을 보완하기 위해 본 발명을 개선한다. 구체적으로, 본 발명은 테스터에 접속된 인터페이스를 포함하는 프로브 카드 상에 실장될 회로 부품의 개선에 관한 것이다. 본 발명은, 프로브 카드를 포함하는 다양한 타입의 전기적 접속체 및 테스터에 적용할 수 있다. 동시에, 본 발명은 해당 전기적 접속체와 테스터가 사용되는 검사 장치 모두에 적용할 수 있다. 이하의 설명에서는, 프로브 카드의 테스터에 대한 인터페이스 역할을 하는, 기판에 실장될 회로 구성 부분이 주로 설명된다. 또한, 검사 대상물의 예로서, 반도체 웨이퍼 상에 형성된 다수의 IC 칩(검사될 디바이스)이 설명된다.
본 실시예에 따른 검사 장치는, 테스터, 이 테스터의 테스트 헤드에 접속된 인터페이스를 포함하는 프로브 카드, 및 프로버를 포함한다. 테스터는, 복수의 IC 칩을 동시에 검사할 수 있도록 복수의 전원 채널을 포함한다. 이러한 전원 채널은, 테스트 헤드를 통해 프로브 카드에 접속된다.
프로브 카드의 상면에는 테스터의 테스트 헤드에 접속된 인터페이스(커넥터)가 제공되고, 하면에는 상기 테스터의 전원 채널 수보다도 많은 수의 프로브를 포함하고 있다. 그 다음, 프로브 카드는, 각각의 전원 채널을 프로브 카드 상의 복수의 채널로 분기하여, 전원 채널을 복수의 IC 칩에 선택적으로 접속시켜 테스트 전원을 공급함으로써, 전기적 특성(전압, 전류, 출력 신호 특성 등)을 측정할 수 있도록 구성된다.
프로버는, 검사될 디바이스를 공급하고, 검사될 디바이스를 전기적 접속체에 대해 상대적으로 배열하며, 프로브 카드의 프로브를 검사될 디바이스의 패드와 접촉시키기 위한 기구를 포함한다.
복수의 IC 칩을 동시에 측정하는 장치에 있어서, 프로브 카드는 검사 대상인 IC 칩의 불량을 검출하고, 고장을 검출한 IC 칩에 대한 테스트 전원을 차단하는 검출 기능을 포함할 수 있다. 이것에 의해, 전원 채널로부터 분기된 다른 칩에 있어서의 전원 불량 등의 영향을, 불량칩이 분기하는 것과 동일하게 제거할 수 있다. 또한, 본 실시예에 따른 검사 장치는, 반도체 디바이스의 번-인 검사에도 사용될 수 있다.
도 1 및 도 2를 참조하여, 프로브 카드의 구성에 대해 설명한다. 도 1은, 프로브 카드(100)를 상면측으로부터 본 사시도이다. 도 2는, 프로브 카드(100)를 하면측으로부터 본 사시도이다. 이하의 설명에서는, 프로브 카드(100)의 아래쪽에프로브(도 1 및 도 2에서는 도시하지 않음)가 제공되어 있는 것으로 가정하지만, 프로브가 제공되는 방향은 상대적인 방향이고 프로브 카드(100)의 자세에 따라 변한다.
프로브 카드(100)는, 인터페이스 기판(1), 커넥터(3), 스티프너(4), 중간 접속체(5), 및 프로브 기판(6)을 포함하고 있다. 프로브 기판(6)의 하면측에는, 검사될 IC 칩(검사될 디바이스)의 패드와 접촉하는 복수의 프로브가 제공되어 있다. 프로브는 프로브 기판(6)의 하측으로 돌출되어, IC 칩의 단자와 접촉한다. 또한, 프로브 기판(6)에는, 프로브에 접속될 배선이 형성되어 있다. 프로브 기판(6)은, 반도체 웨이퍼에 대응하는 원판 형상으로 형성되어 있다. 검사가 수행될 때, 프로브 기판(6)은 반도체 웨이퍼 상에 배열된다. 프로브 기판(6)은, 예를 들어 세라믹 기판과 박막 다층 기판의 적층체를 포함한다.
프로브 기판(6) 상에는, 중간 접속체(5)가 제공되어 있다. 중간 접속체(5) 상에는 인터페이스 기판(1)이 제공되어 있다. 인터페이스 기판(1)의 상면에는, 스티프너(4)와 복수의 커넥터(3)가 제공되어 있다. 스티프너(4)는, 프로브 카드(100)의 강성을 향상시키는 리브(rib)로서의 역할을 한다. 스티프너(4)는, 프로브의 높이 변화를 억제할 수 있다. 스티프너(4)는, 인터페이스 기판(1)의 상면에 부분적으로 배열된다.
커넥터(3)는, 인터페이스 기판(1)의 상면에 제공되어 있다. 예를 들어, 커넥터(3)는, 스티프너(4)가 제공되지 않는 인터페이스 기판(1)의 상면에 부분적으로 제공되어 있다. 복수의 커넥터(3)는, 원형 인터페이스 기판(1)의 외주를 따라 배열된다. 인터페이스 기판(1)의 복수의 커넥터(3)는, 테스터에 접속되도록 제공된다. 예를 들어, 프로브 카드(100)의 커넥터(3)는, 커넥터(3)와 쌍을 이루는 테스터의 커넥터와 피팅되어, 인터페이스 기판(1)의 배선과 테스터의 배선이 서로 접속된다. 이러한 방식으로, 인터페이스 기판(1)은, 테스터에 대한 인터페이스로서 기능한다. 따라서, 인터페이스 기판(1)에는, 테스터로부터의 테스트 전원이 공급된다.
인터페이스 기판(1)은, 복수의 배선층이 제공되어 있는 인쇄 회로 기판(PCB: Printed Circuit Board)이다. 예를 들어, 인터페이스 기판(1)으로서, IVH(Interstitial Via Hole)에 의해 층들을 접속하는 다층 기판이 사용될 수 있다. 인터페이스 기판(1)은 중간 접속체(5)와 대향된다.
중간 접속체(5)는, 프로브 기판(6)과 인터페이스 기판(1)을 접속하기 위해서, 프로브 기판(6)과 인터페이스 기판(1) 사이에 유지된다. 즉, 중간 접속체(5)가 개재된 상태에서, 인터페이스 기판(1)과 프로브 기판(6)이 서로 대향되어 있다. 중간 접속체(5)는, 예를 들어 POGO 핀과 같은 접속 핀, 이 접속 핀을 유지하는 홀더 등을 포함한다. 중간 접속체(5)의 접속 핀을 통해, 인터페이스 기판(1)의 내부 배선과 프로브 기판(6)의 도전 경로가 서로 전기적으로 접속되어 있다.
또한, 인터페이스 기판(1)의 상면에는, 실장 영역(7)이 제공되어 있다. 실장 영역(7)은 스티프너(4)가 인터페이스 기판(1)에 접속되어 있지 않은 부분에 배열되어 있다. 실장 영역(7)에는, 복수의 반도체 모듈(10)이 배열되어 있다. 반도체 모듈(10)은, 인터페이스 기판(1)의 중심측에 배열된다. 즉, 프로브 기판(6)의 상방에 실장 영역(7)이 제공되고, 커넥터(3)가 실장 영역(7)을 둘러싸도록, 커넥터(3)가 인터페이스 기판(1)의 외주측에 실장되어 있다. 보다 바람직하게는, 하나의 반도체 모듈(10)에 접속된 복수 프로브는 반도체 모듈의 바로 아래에 위치하는 프로브 기판(6) 상에 배열되어, 반도체 모듈(10)과 프로브 간의 거리가 최단이 되는 방식으로 반도체 모듈(10)과 프로브가 접속될 수 있다. 반도체 모듈(10)은, BGA(Ball Grid Array) 등에 의해, 인터페이스 기판(1) 상에 실장되어 있다. 즉, 반도체 모듈(10)과 인터페이스 기판(1)은, 땜납 볼 등을 통해 서로 전기적으로 접속되어 있다.
다음으로, 본 실시예의 기술적 특징 중 하나인 반도체 모듈(10)에 대하여, 도 3을 참조하여 설명한다. 도 3은, 하나의 반도체 모듈(10)의 구성을 도시하는 평면도이다. 도 3에서는, XY 직각 좌표계를 나타낸다. 반도체 모듈(10)은, 실장 기판(16), 제어 IC(11), 및 반도체 칩(20)을 포함한다. 물론, 도 3에 도시하는 반도체 모듈(10)의 구성 및 레이아웃은, 단지 본 실시예의 일례이며, 본 발명은 도 3에 도시하는 구성 및 레이아웃에 한정되지 않는다.
실장 기판(16)은, 복수의 배선이 제공된 인쇄 회로 기판이다. 실장 기판(16)은, 예를 들어 한 변이 약 10 내지 20mm의 길이를 갖는 직사각형 형상을 갖는다. 실장 기판(16)의 단부측을 따르는 방향은 X 및 Y 방향이다. 실장 기판(16)은, 패드(30) 및 패드(40)를 포함한다. 실장 기판(16) 상에는 제어 IC(11) 및 반도체 칩(20)이 실장되어 있다. 직사각형 실장 기판(16)의 중앙에는 제어 IC(11)가 배열되어 있다. 예를 들어, 제어 IC(11)는 와이어 본딩에 의해, 실장 기판(16) 상에 실장되어 있다. 따라서, 제어 IC(11)는 패드(40)에 접속되어 있다.
또한, 제어 IC(11)의 주위에는, 복수의 반도체 칩(20)이 배열되어 있다. 이러한 예에서는, 제어 IC(11)의 외부에는 복수의 반도체 칩(20)이 배열되어 있다. 예를 들어, 복수의 반도체 칩(20)은, 제어 IC(11)를 둘러싸도록 배열되어 있다. 또한, 하나의 제어 IC(11) 및 복수의 반도체 칩(20)을 포함하는 레이아웃은, Y 방향을 따른 중심선(도 3의 2점 쇄선)에 대하여 대칭으로 되어 있다. 하나의 제어 IC(11) 및 복수의 반도체 칩(20)을 포함하는 레이아웃은, X 방향을 따른 중심선(도 3의 1점 쇄선)에 대하여 대칭으로 되어 있다. 반도체 모듈(10)을 대칭으로 형성함으로써, 반도체 모듈(10)의 설계가 용이해 진다.
복수의 반도체 칩(20)은, 동일한 구조를 갖는 칩이다. 반도체 칩(20)은, 전원 채널을 전환하는 스위치이다. 스위치인 반도체 칩(20)의 각각이 온되면, 테스터의 전원 채널은 프로브에 접속되고, 반도체 칩(20)의 각각이 오프되면, 전원 채널은 프로브로부터 절연되어 분리된다. 반도체 칩(20)의 각각은, 제어 IC(11)로부터의 제어 신호에 따라 온 또는 오프된다. 제어 IC(11)는 반도체 칩(20)을 제어하는 제어 신호를 출력한다. 제어 IC(11)로부터의 제어 신호는 실장 기판(16) 상의 배선을 통해, 반도체 칩(20)에 공급된다.
반도체 칩(20)은 각각, 서로 인접하는 2개의 파워 MOS 트랜지스터를 포함한다.
실장 기판(16) 상에 있어서, 복수의 반도체 칩(20)은, 실장 기판(16) 상에 실장되어 있는 2개의 파워 MOS 트랜지스터가 배열되는 방향을 따라 배열되어 있다. 즉, 본 실시예에서는, 복수의 반도체 칩(20)은, 2개의 파워 MOS 트랜지스터가 Y 방향으로 배열되는 방향으로, Y 방향을 따라 배열되어 있다. 도 3에서는, 반도체 칩(20)의 10개의 열이 Y 방향을 따라 배열되어 있다. 즉, 실장 기판(16) 상에는, 반도체 칩(20)이 10개의 열로 배열되어 있다. 바꾸어 말하면, 실장 기판(16)에는, 10개의 칩 열이 배열되어 있다. 실장 기판(16)의 좌측 단부에 배열된 반도체 칩(20)의 1개의 열은 제1 칩 열(12)이라고 칭해지고, 그 인접 열은 제2 칩 열(14)로 칭해진다.
제1 칩 열(12)은, 6개의 반도체 칩(20)을 포함한다. 또한, 제2 칩 열(14)은 6개의 반도체 칩(20)을 포함한다. 제어 IC(11)가 제공되어 있는 장소에는, 반도체 칩(20)을 제공할 수 없기 때문에, 제어 IC(11)가 제공되는 장소에서 하나의 열에 포함된 반도체 칩(20)의 수는 제1 칩 열(12)에 포함된 반도체 칩(20)의 수보다 적다.
실장 기판(16) 상에는 복수의 패드(30)가 배열되어 있다. 패드(30)는, 실장 기판(16)의 표면에 노출되어 있다. 패드(30)는, 실장 기판(16)에 제공된 배선에 접속되어 있다. 패드(30)는, 반도체 칩(20)의 근방에 배열되고, 반도체 칩(20)에 접속되어 있다. 예를 들어, 반도체 칩(20)은, 와이어 본딩 등에 의해, 각각의 패드(30)에 전기적으로 접속되어 있다. 따라서, 실장 기판(16) 상에는, 반도체 칩(20)의 수에 따라, 복수의 패드(30)가 배열된다.
실장 기판(16) 상에는, 복수의 패드(30)가 Y 방향을 따라 배열되어 있다. 도 3에서는, Y 방향을 따라 패드(30)의 5개의 열이 배열되어 있다. 즉, 실장 기판(16) 상에는, 패드(30)의 5개의 열이 배열되어 있다. 환언하면, 실장 기판(16) 상에는, 5개의 패드 열이 배열되어 있다. 각각의 패드 열의 각각의 측면에는 칩 열이 배열되어 있다. XY 평면 내에서, 제1 칩 열(12)의 반도체 칩(20)과 제2 칩 열(14)의 반도체 칩(20)은, 패드(30)를 사이에 두고 서로 대향하도록 배열되어 있다.
실장 기판(16)에 있어서, 좌측 단부의 패드 열은 패드 열(13)이라고 칭해진다. 패드 열(13)의 좌측에는 제1 칩 열(12)이 배열되고, 우측에는 제2 칩 열(14)이 배열되어 있다. 환언하면, 제1 칩 열(12)과 제2 칩 열(14) 사이에는, 패드 열(13)이 배열된다.
제1 칩 열(12)에 포함된 반도체 칩(20)에 제공된 2개의 파워 MOS 트랜지스터는 제1 트랜지스터(21) 및 제2 트랜지스터(22)라고 칭해지고 제2 칩 열(14)에 포함된 반도체 칩(20)에 제공된 2개의 파워 MOS 트랜지스터는 제3 트랜지스터(23) 및 제4 트랜지스터(24)로 칭해진다.
다음으로, 반도체 칩(20)과 패드(30) 간의 접속 구성에 대하여, 도 4를 참조하여 설명한다. 도 4는, 도 3에 도시된 영역 A를 확대한 평면도이다. 즉, 도 4는, 제1 칩 열(12)의 하나의 반도체 칩(20), 제2 칩 열(14)의 하나의 반도체 칩(20), 및 그들 2개의 반도체 칩(20) 사이에 제공된 패드(30)를 개략적으로 도시하는 확대도이다. 반도체 칩(20)에 있어서는, 도 4에 도시된 복수의 구성이 반도체 칩(20)의 수에 따라, 제공된다.
상기한 바와 같이, 제1 칩 열(12)은, 패드 열(13)의 좌측(-X측)에 배열되고, 제2 칩 열(14)은, 패드 열(13)의 우측(+X측)에 배열되어 있다. 제1 칩 열(12) 내의 반도체 칩(20)은, 제1 트랜지스터(21)와 제2 트랜지스터(22)를 포함하고, 제2 칩 열(14) 내의 반도체 칩(20)은, 제3 트랜지스터(23)와 제4 트랜지스터(24)를 포함한다. 제1 트랜지스터(21)와 제2 트랜지스터(22)는, 제1 칩 열(12)이 배열되는 방향(Y 방향)으로 배열되고, 제1 트랜지스터(21)는, 제2 트랜지스터(22)의 상측(+Y측)에 배열된다. 제3 트랜지스터(23)와 제4 트랜지스터(24)는, 제2 칩 열(14)이 배열되는 방향(Y 방향)으로 배열되고, 제3 트랜지스터(23)는, 제4 트랜지스터(24)의 상측(+Y측)에 배열된다.
제1 트랜지스터(21) 내지 제4 트랜지스터(24)는 각각 평면에서 보아 직사각 형상으로 형성되어 있다. 제1 트랜지스터(21) 내지 제4 트랜지스터(24)의 각각은, 예를 들어 한 변이 약 1mm의 길이를 갖는 정사각형이다. 제1 트랜지스터(21) 내지 제4 트랜지스터(24)의 각각은, 수직 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이며, 예를 들어 플래너형 또는 트렌치형 파워 MOSFET일 수 있다. 따라서, 제1 트랜지스터(21) 내지 제4 트랜지스터(24)의 각각에서, 이면측에는 드레인 전극 D가 위치한다. 하나의 반도체 칩(20) 내의 2개의 트랜지스터(제1 트랜지스터(21) 및 제2 트랜지스터(22), 또는 제3 트랜지스터(23) 및 제4 트랜지스터(24))는 기판측에 공통의 드레인 전극 D를 갖는다. 즉, 2 개의 트랜지스터는 드레인 전극 D가 형성된 공통의 반도체 기판을 갖는다. 환언하면, 반도체 칩(20)의 이면측(실장 기판(16) 측)에는 2개의 트랜지스터의 드레인 전극 D가 연속하여 형성되어 있다.
또한, 제1 트랜지스터(21) 내지 제4 트랜지스터(24) 각각의 전면측에는, 게이트 전극 G와 소스 전극 S가 제공되어 있다. 제1 트랜지스터(21) 내지 제4 트랜지스터(24)에서는, 게이트 전극 G 및 소스 전극 S의 레이아웃은 동일하다.
제1 트랜지스터(21) 내지 제4 트랜지스터(24)의 각각에서, 소스 전극 S는 게이트 전극 G보다 크다. 또한, 소스 전극 S 및 게이트 전극 G는, 각각 사각형 형상으로 형성된다. 제1 트랜지스터(21) 내지 제4 트랜지스터(24)에서, 소스 전극 S는 동일한 크기를 갖는다. 제1 트랜지스터(21) 내지 제4 트랜지스터(24)에서, 게이트 전극 G는 동일한 크기를 갖는다.
도 4에서, 제1 트랜지스터(21)에서, 게이트 전극 G는 게이트 전극(21G)으로서 도시되고, 소스 전극 S는 소스 전극(21S)으로서 도시된다. 유사한 방식으로, 제2 트랜지스터(22)에서, 게이트 전극 G는 게이트 전극(22G)으로서 도시되고, 소스 전극 S는 소스 전극(22S)으로서 도시된다. 제3 트랜지스터(23)에서, 게이트 전극 G는 게이트 전극(23G)으로서 도시되고, 소스 전극 S는 소스 전극(23S)으로서 도시된다. 제4 트랜지스터(24)에서, 게이트 전극 G는 게이트 전극(24G)으로서 도시되고, 소스 전극 G는 소스 전극(24S)으로서 도시된다.
제1 트랜지스터(21) 상에는, 게이트 전극(21G)이 우측 하단 코너 근방에 배열되고, 소스 전극(21S)이 좌측 상단 코너 근방에 배열된다. 마찬가지로, 제2 트랜지스터(22) 상에는, 게이트 전극(22G)이 우측 하단 코너 근방에 배열되고, 소스 전극(22S)이 좌측 상단 코너 근방에 배열되어 있다. 한편, 제3 트랜지스터(23) 상에는, 게이트 전극(23G)이 좌측 상단 코너 근방에 배열되고, 소스 전극(23S)이 우측 하단 코너 근방에 배열되어 있다. 마찬가지로, 제4 트랜지스터(24) 상에는, 게이트 전극(24G)이 좌측 상단 코너 근방에 배열되고, 소스 전극(24S)이 우측 하단 코너 근방에 배열되어 있다.
제1 칩 열(12)의 반도체 칩(20)과 제2 칩 열(14)의 반도체 칩(20)은, 서로 회전 대칭이 되도록 배열된다. 즉, 제1 칩 열(12)의 반도체 칩(20)을 XY 평면 상에서 180˚ 회전하면, 회전 후의 제1 칩 열(12)의 반도체 칩(20)의 전극의 레이아웃은 제2 칩 열(14)의 반도체 칩(20)의 전극의 레이아웃와 같게 된다. 제1 트랜지스터(21) 내지 제4 트랜지스터(24) 중 어느 하나에서, 게이트 전극 G는 소스 전극 S보다 패드 열(13)에 더 가깝게 배열된다. 환언하면, X 방향에 있어서, 소스 전극(21S, 22S), 게이트 전극(21G, 22G), 패드(30), 게이트 전극(23G, 24G), 및 소스 전극(23S, 24S)이 -X측으로부터 +X측으로 순서대로 배열되어 있다.
패드 열(13)에서, 복수의 패드(30)는 Y 방향을 따라 배열된다. 이 예에서는, 8개의 패드(30)가 제1 트랜지스터(21) 내지 제4 트랜지스터(24)의 게이트 전극 G 및 소스 전극 S에 접속되어 있다.
패드 열(13)에 포함된 패드(30)는, 위로부터 아래로, 패드(33G), 패드(31S), 패드(33S), 패드(31G), 패드(34G), 패드(32S), 패드(34S), 및 패드(32G)로 되어 있다. 패드(33G)는 게이트 전극(23G)과 접속되고, 패드(31S)는 소스 전극(21S)과 접속되고, 패드(33S)는 소스 전극(23S)과 접속되고, 패드(31G)는 게이트 전극(21G)과 접속된다. 패드(34G)는 게이트 전극(24G)과 접속되고, 패드(32S)는 소스 전극(22S)과 접속되고, 패드(34S)는 소스 전극(24S)과 접속되고, 패드(32G)는 게이트 전극(22G)과 접속된다.
패드(31G), 패드(32G), 패드(33G), 및 패드(34G)는 각각, 패드(31S), 패드(32S), 패드(33S), 및 패드(34S)보다 작다. 배선(17)은, 소스 전극 S 및 게이트 전극 G를 각각의 패드(30)에 접속한다. 즉, 소스 전극 S 및 게이트 전극 G로부터, 각각의 패드(30)까지의 배선(17)은 와이어 본딩에 의해 형성된다. 따라서, 패드(30)와 파워 MOS 트랜지스터의 각각의 전극은 서로 접속된다.
이와 같이, 게이트 전극 G 및 소스 전극 S의 위치에 따라, 패드(30)가 배열된다. 즉, 패드(30)의 배열은 게이트 전극 G 및 소스 전극 S의 배열 순서에 따라, Y 방향으로 설정된다.
또한, Y 방향에서, 제1 트랜지스터(21)에 접속된 패드(30)와 제3 트랜지스터(23)의 전극에 접속된 패드(30)가 교대로 배열되어 있다. 예를 들어, 패드(33G)와 패드(33S) 사이에는 패드(31S)가 배열되어 있다. 패드(31S)와 패드(31G) 사이에는, 패드(33S)가 배열된다. 마찬가지로, 제4 트랜지스터(24)에 접속된 패드(30)와 제2 트랜지스터(22)에 접속된 패드(30)도 교대로 배열되어 있다. 이와 같이, 하나의 트랜지스터의 소스 전극 S 및 게이트 전극 G에 접속된 2개의 패드가 연속하지 않는 방식으로 배열되어 있다.
상기 구조에 따르면, 게이트 전극 G 및 소스 전극 S로부터, 대응하는 패드(30)까지의 거리가 감소될 수 있다. 즉, 대응하는 전극과 패드(30)는 서로 가깝게 되도록 배열될 수 있다. 패드(30)와 전극을 접속하는 배선(17)의 길이를 짧게 할 수 있고, 와이어 본딩을 용이하게 행할 수 있다. 예를 들어, 인접하는 와이어(17)가 서로 교차하거나 서로 접촉하는 것을 방지할 수 있다. 따라서, 간단한 방식으로 확실하게 본딩을 행할 수 있다.
또한, 소스 전극은, 테스터의 전원 채널과 프로브 카드의 프로브를 접속하는 경로 상에 접속되고, 게이트 전극은, 제어 IC(11)의 출력에 접속된다. 따라서, 일반적으로, 소스 전극 S에 흐르는 전류는 게이트 전극 G에 흐르는 전류보다 더 크다. 따라서, 도 4에서는, 각각의 소스 전극 S에 접속되는 배선(17)의 수는 각각의 게이트 전극 G에 접속되는 배선(17)의 수보다 많아진다.
도 5는, 도 4에서 도시된 제1 칩 열(12)의 하나의 반도체 칩(20)인 파워 MOSFET의 등가 회로도이다. 이러한 반도체 칩(20)은 제1 트랜지스터(21)와 제2 트랜지스터(22)로 형성되고, 그 트랜지스터(21 및 22)는 공통 드레인과 함께 단일 기판으로서 컷아웃된다. 따라서, 제1 트랜지스터(21)의 드레인 전극(21D)과 제2 트랜지스터(22)의 드레인 전극(22D)이 서로 접속되어 있다. 이러한 구조에 따르면, 트랜지스터가 드레인을 공통 기판 상에 공유하지 않는 경우, 즉 제1 트랜지스터(21)와 제2 트랜지스터(22)가 개별적으로 서로 컷아웃된 후에 제1 트랜지스터(21)의 드레인 전극과 제2 트랜지스터(22)의 드레인 전극이 외부에서 서로 접속되어 있는 경우에서보다 낮은 저항으로 접속하는 것이 더 가능할 수 있다.
또한, 본 실시예에서는, 도 5에 도시된 바와 같이, 제1 트랜지스터(21)와 제2 트랜지스터(22)는 드레인 전극(21D 및 22D)의 접속점에 대해 대칭이 되도록 배열된다. 따라서, 트랜지스터(21 및 22)의 소스와 드레인 사이의 기생 다이오드(71 및 72)는 서로 대향하여 접속된다. 이렇게 하면, 반도체 칩이 하나의 파워 MOSFET로 형성될 때 단지 한 방향의 전류가 기생 다이오드에 의해 차단될 수 있는 경우와 달리, 양방향 전류 차단을 허용하게 한다. 구체적으로, 예를 들어 제1 트랜지스터(21)만 형성한 경우, 드레인(21D)으로부터 소스(21S)까지의 전류만을 차단할 수 있는 단극 스위치가 형성되어 있지만, 본 실시예에서는, 소스(21S)와 소스(22S) 사이의 전류를 양방향 차단할 수 있는 양극 스위치가 형성될 수 있다.
또한, 본 실시예에서는, 전술한 바와 같이, 반도체 칩(20)에 포함되는 2개의 파워 MOS 트랜지스터(예를 들어, 제1 트랜지스터(21) 및 제2 트랜지스터(22))는 공통의 드레인을 갖고, 2개의 파워 MOS 트랜지스터는 하나의 칩 내에 형성된다. 따라서, 실장 면적을 감소시키고, 실장 밀도를 증가시킬 수 있다. 이러한 이유를 이하에 설명한다.
반도체 칩 등의 복수의 소자를 실장 기판 상에 실장하는 경우, 실장 디바이스(칩 마운터)의 성능에 따라 최소 실장 간격이 고정되어 있고, 그에 따라, 각각의 칩 주변에 잉여 공간을 제공할 필요가 있다. 따라서, 칩 수가 증가함에 따라, 칩 면적뿐만 아니라, 잉여 공간을 포함하는 실장 면적이 커져 버린다. 또한, 2개의 파워 MOS 트랜지스터가 상이한 칩 내에 형성되는 경우, 칩들을 접속하기 위한 공간도 필요하게 된다. 또한, 게이트를 보호하기 위해 다이오드 등의 소자를 추가로 제공하는 경우, 그들을 접속하기 위한 공간도 필요해진다.
본 실시예에서는, 2개의 파워 MOS 트랜지스터가 하나의 칩 내에 형성되고 드레인 전극 D을 형성하는 공통의 반도체 기판을 갖기 때문에, 실장 면적을 감소시킬 수 있다. 따라서, 스위치의 실장 밀도를 증가시킬 수 있고, 실장될 스위치 수를 증가시킬 수 있다.
또한, 하나의 칩 열은, 각각의 반도체 칩(20)에 포함되는 2개의 파워 MOS 트랜지스터가 배열되는 방향으로 배열되고, 패드 열(13)은 인접한 2개의 칩 열(12 및 14) 사이에 배열되어 있다. 2개의 칩 열(12 및 14)의 전극은 하나의 패드 열(13)에 포함된 패드(30)에 접속된다. 이러한 구조에 따르면, 패드(30)는 효율적으로 배열될 수 있고, 공간이 감소될 수 있다. 이것은, 실장 밀도의 증가와 실장될 스위치 수의 증가를 야기한다.
또한, 본 실시예에서는, 복수의 반도체 칩(20)을 갖는 반도체 모듈(10)이 인터페이스 기판(1)에 실장되어 있다. 따라서 실장을 용이하게 행할 수 있다. 즉, 다수의 스위치(도 3에서는 40개의 스위치)를 포함하는 반도체 모듈(10)을 인터페이스 기판(1) 상에 실장하고 있기 때문에, 각각의 릴레이가 인터페이스 기판(1) 상에 실장되는 구성에 비하여 실장 공정을 간소화할 수 있다. 또한, 본 실시예에서는, 각각의 반도체 모듈(10)의 바로 아래에 위치하는 프로브 기판 상에는, 반도체 모듈(10)에 의해 제어되는 프로브의 접속 단자가 위치함으로써, 반도체 모듈(10)과 프로브 사이의 거리가 짧아지도록 다수의 반도체 모듈(10)과 프로브를 접속할 수 있다.
다음으로, 도 6을 참조하여, 반도체 칩(20)을 이용한 스위치 회로의 구성에 대하여 설명한다. 도 6은, 반도체 칩(20)을 스위치로서 이용하는 구성을 도시하는 회로도이다. 도 6에서는, 실장 기판(16)의 회로의 일부, 더 구체적으로는, 4개의 반도체 칩(20)을 사용하는 회로를 나타낸다. 또한, 도 6에서는, 일부 회로 및 배선이 적절하게 도시되어 있지 않다. 또한, 도 6은, 4개의 반도체 칩(20)을 스위치로서 사용하여, 전원 채널을 전환하는 회로를 나타내고 있다. 따라서, 도 6에서는, 4개의 구성 요소가 도시되어 있다. 반도체 모듈(10)에서는, 도 6에 나타내는 복수의 구성이 전원 채널의 수에 따라 제공되어 있다.
도 1 및 2에 도시된 바와 같이, 프로브 카드(100)는 반도체 모듈(10) 및 프로브 기판(6)을 포함한다. 도 6에서는, 인터페이스 기판(1) 및 중간 접속체(5)가 도시되어 있지 않다.
먼저, 프로브 기판(6)과 검사 대상이 되는 반도체 웨이퍼(50)의 접속 구조에 대하여 설명한다. 프로브 기판(6)에는, 복수의 프로브(65a 내지 65d)가 제공되어 있다. 또한, 검사 대상인 반도체 웨이퍼(50)에는, 검사될 복수의 디바이스(52a 내지 52d)가 형성되어 있다. 검사될 디바이스(52a 내지 52d)에는, 단자(51a 내지 51d)가 각각 제공되어 있다. 프로브(65a 내지 65d)는 프로브 기판(6)으로부터 검사될 디바이스(52a 내지 52d) 측으로 돌출된다. 프로브(65a 내지 65d)는, 프로브 기판(6) 상에, 각각 단자(51a 내지 51d)와 동시에 접촉할 수 있도록 배열되어 있다. 예를 들어, 프로브(65a)는, 검사될 디바이스(52a)의 단자(51a)와 접촉하고 있다. 검사될 디바이스(52a 내지 52d)를 특별히 식별할 필요가 없는 경우에는, 검사될 디바이스(52)로 표기한다. 프로브(65a 내지 65d)에 대해서도 프로브(65)로 표기한다.
프로브 기판(6)은, 복수의 배선(66)을 포함한다. 복수의 배선(66)은, 각각 프로브(65a 내지 65d)에 접속된다. 배선(66)은, 도전 경로(64)를 통해, 반도체 모듈(10)의 전원 출력 단자(19)에 접속되어 있다. 도전 경로(64)는 중간 접속체(5) 및 인터페이스 기판(1)(도 6에서는 도시하지 않음)에 제공된 배선, 단자 등으로 구성된다.
반도체 모듈(10)에 포함되는 회로에 대하여 설명한다. 상기한 바와 같이, 반도체 모듈(10)은, 실장 기판(16), 제어 IC(11), 및 반도체 칩(20)을 포함한다. 또한, 실장 기판(16)에는, 테스터(도 6에서는 도시하지 않음) 등으로부터, 도 1에 도시된 커넥터(3)를 통해 제1 전위 Vsw(H 레벨, 예를 들어 16V)와 제2 전위 Vss(L 레벨, 예를 들어 -3V)가 공급된다. 실장 기판(16)은, 전원 입력 단자(18)와 복수의 전원 출력 단자(19)를 포함한다.
이러한 예에서는, 4개의 반도체 칩(20)에 의한 채널 전환을 설명하기 위해서, 4개의 반도체 칩(20)을 반도체 칩(20a 내지 20d)으로서 나타내고 있다. 즉, 반도체 칩(20a 내지 20d) 중 하나가 선택적으로 온됨으로써, 검사될 디바이스(52a 내지 52d) 중 하나에 테스트 전원이 공급된다.
구체적으로는, 전원 입력 단자(18)는 커넥터(3)를 통해 전원 채널에 접속된다. 그 다음, 하나의 전원 채널이 복수의 채널로 분기되고, 복수의 채널은 각각의 반도체 칩(20a 내지 20d)에 접속된다. 반도체 칩(20a 내지 20d)은 각각의 전원 출력 단자(19)에 접속되어 있다. 반도체 모듈(10)의 전원 출력 단자(19)는 서로 다른 도전 경로(64)에 접속되어 있다. 검사될 디바이스(52a 내지 52d)를 검사하는 경우, 반도체 칩(20a 내지 20d)을 선택적으로 온으로 한다.
예를 들어, 반도체 칩(20a)이 온되면, 검사될 디바이스(52a)의 단자(51a)에 테스트 전원이 공급된다. 그 다음, 검사될 디바이스(52a)의 검사가 실행된다. 이 경우, 반도체 칩(20b 내지 20d)은 오프되어 있기 때문에, 검사될 디바이스(52b 내지 52d)의 단자(51b 내지 51d)에는 테스트 전원이 공급되지 않는다.
온되는 반도체 칩(20a 내지 20d)이 차례로 전환된다. 검사될 디바이스(52a 내지 52d)에 차례로 테스트 전원이 공급되고, 따라서 4개의 검사될 디바이스(52a 내지 52d)를 검사할 수 있다.
상기한 바와 같이, 제어 IC(11)는, 반도체 칩(20a 내지 20d)의 온 및 오프를 전환하는 제어 회로를 포함한다. 이하, 반도체 칩(20a 내지 20d)의 온 및 오프를 전환하는 회로에 대하여 설명한다. 제어 IC(11)는 테스터로부터의 신호(도 6에서는 도시하지 않음)에 기초하여, 반도체 칩(20a 내지 20d)을 제어한다(이하, 반도체 칩(20)을 제어하는데 사용된 테스터로부터의 신호를 "검사 신호"라고도 함). 즉, 제어 IC(11)는, 검사 신호에 기초하여, 반도체 칩(20a 내지 20d)을 선택적으로 온한다.
제어 IC(11)는, 반도체 칩(20a 내지 20d)을 전환하기 위한 제어 스위치(61a 내지 61d 및 62a 내지 62d)를 포함한다. 제어 IC(11)에서는, 제1 전위 Vsw가 분기된 다음 제어 스위치(61a 내지 61d)에 입력된다. 마찬가지로, 제2 전위 Vss는 분기된 다음 제어 스위치(62a 내지 61d)에 입력된다.
각각의 제어 스위치(61a 및 62a)의 출력은, 반도체 칩(20a)의 게이트 전극 G에 접속되어 있다. 각각의 제어 스위치(61b 및 62b)의 출력은, 반도체 칩(20b)의 게이트 전극 G에 접속되어 있다. 각각의 제어 스위치(61c 및 62c)의 출력은, 반도체 칩(20c)의 게이트 전극 G에 접속되어 있다. 각각의 제어 스위치(61d 및 62d)의 출력은, 반도체 칩(20d)의 게이트 전극 G에 접속되어 있다. 실장 기판(16) 상의 배선(63)은, 제어 IC(11)의 출력과 반도체 칩(20a 내지 20d)의 게이트 전극 G를 접속한다.
제어 스위치(61a)와 제어 스위치(62a)는 쌍을 형성하고, 선택적으로 온된다. 즉, 제어 스위치(61a) 및 제어 스위치(62a) 중 하나는 온되고, 그 중 다른 하나는 오프된다. 예를 들어, 반도체 칩(20a)이 온되면, 제어 스위치(61a)는 온되고, 제어 스위치(62a)는 오프된다. 마찬가지로, 제어 스위치(6lb)와 제어 스위치(62b)는 쌍을 형성하고, 선택적으로 온된다. 제어 스위치(61c)와 제어 스위치(62c)는 쌍을 형성하고, 선택적으로 온된다. 제어 스위치(61d)와 제어 스위치(62d)는 쌍을 형성하고, 선택적으로 온된다.
또한, 제어 스위치(61a 내지 61d)는, 선택적으로 온된다. 즉, 제어 스위치(61a 내지 61d) 중 하나가 온되면, 다른 3개의 스위치는 오프된다. 더 구체적으로는, 반도체 칩(20d)이 온되면, 제어 스위치(61d)가 온되고, 제어 스위치(61a, 6lb, 및 61c)가 오프된다. 이 경우, 제어 스위치(61d)와 쌍을 이루는 제어 스위치(62d)는 오프되고, 제어 스위치(61a, 6lb, 및 61c)와 쌍을 이루는 제어 스위치(62a, 62b, 및 62c)가 온된다. 환언하면, 제어 스위치(62a 내지 62d)는, 선택적으로 오프된다. 즉, 제어 스위치(61a 내지 61d) 중 하나가 오프되면, 다른 3개의 스위치는 온된다.
제어 스위치(61a 내지 61d) 중, 온이 된 하나의 제어 스위치에 대응하는 반도체 칩(20)에는, 제1 전위 Vsw가 공급된다. 이 경우, 제어 스위치(62a 내지 62d) 중, 오프된 3개의 제어 스위치에 대응하는 반도체 칩(20)에는, 제2 전위 Vss가 공급된다. 예를 들어, 제어 스위치(61a)가 온되고, 제어 스위치(62a)가 오프되면, 반도체 칩(20a)의 게이트 전극 G에는, 제1 전위 Vsw가 공급된다. 이 경우, 제어 스위치(6lb, 61c, 및 61d)는 오프되고, 제어 스위치(62b, 62c, 및 62d)는 온된다. 따라서, 반도체 칩(20b, 20c, 및 20d) 각각의 게이트 전극 G에는, 제2 전위 Vss가 공급된다. 따라서, 반도체 칩(20a)만이 온되고, 반도체 칩(20b, 20c, 및 20d)은 오프된다. 이와 같이, 반도체 칩(20a 내지 20d)이 선택적으로 온된다. 따라서, 상기한 바와 같이, 검사될 디바이스(52a)에는 테스트 전원이 공급된다.
본 실시예의 검사 장치는, 각각의 전원 채널을 프로브 카드(100) 상의 복수의 채널로 분기하고, 복수의 채널을 복수의 검사될 디바이스(52)에 접속시키고, 테스트 전원을 공급한다. 따라서, 반도체 칩(20a 내지 20d)의 온 및 오프를 제어함으로써, 검사될 디바이스(52)의 수를 증가시킬 수 있다. 예를 들어, 테스터의 전원 채널 수가 256개인 경우, 전원 채널을 4개의 채널로 분기하여, 동시에 1024개의 디바이스를 검사할 수 있다.
또한, 복수의 검사될 디바이스(52)를 동시에 측정하는 장치에 있어서, 검사 중인 디바이스(52)의 불량을 검출하고, 불량이 검출된 검사될 디바이스(52)에 대한 검사용 전원(테스트 전원)을 차단한다. 이러한 검사 장치의 프로브 카드 상의 회로는, 테스트 전원을 차단하는 소자를 포함한다. 불량 칩(검사될 디바이스(52))이 있는 경우, 불량 칩에 접속된 반도체 칩(20)은 항상 차단되어, 불량 칩에 인가된 테스트 전원이 차단된다. 이것에 의해, 분기된 다른 검사될 디바이스(52)에 있어서의 전원 고장 등의 영향을, 불량 칩이 분기된 것과 동일하게 전원 채널로부터 제거할 수 있다. 따라서 정확한 검사를 수행할 수 있다.
예를 들어, 제어 IC(11)는 검사될 불량 디바이스를 저장할 수 있다. 그 다음, 제어 IC(11)는 불량 칩을 저장하고, 불량 칩에 대한 전원 공급을 차단할 수 있다. 그렇지 않으면, 테스터는 검사될 불량 디바이스를 식별하는 정보를 저장하고, 그 정보에 기초하여, 제어 IC(11)는 불량 칩에 대한 전원 공급을 중단할 수 있다.
다음으로, 반도체 칩(20)의 트랜지스터의 구성과, 제어 회로에 대하여, 도 7을 참조하여 더욱 상세히 설명한다. 도 7은, 하나의 반도체 칩(20)의 트랜지스터의 구성과, 반도체 칩(20)에 대응하여 제공된 제어 스위치(61 및 62)를 도시하는 회로도이다. 즉, 도 7에서는, 도 6에 도시된 구성 중 일부를 도시한다. 구체적으로는, 도 7은, 도 6에 도시된 한 쌍의 제어 스위치(61 및 62)의 구성과 반도체 칩(20)의 하나의 구성을 도시한다. 제어 스위치(61a 내지 61d 및 62a 내지 62d) 및 반도체 칩(20a 내지 20d)의 회로 구성은 도 7에 도시하는 회로 구성과 동일하기 때문에, 그 설명을 생략한다. 즉, 반도체 칩(20)의 각각에 대하여 도 7에 도시되는 구성이 제공된다.
게이트와 드레인을 접속하는 배선과 그 배선 상에 제공된 게이트 보호 회로(73 및 74)가 단지 설명을 위하여 도 7에 도시되고, 실제로 반도체 모듈(10)에는 제공되어 있지 않다(도 8, 도 9, 및 도 10에 대해서도 동일함)는 점에 유의한다.
테스터(80)는, 반도체 모듈(10)의 전원 입력 단자(18)에 전원 채널로부터 테스트 전원을 공급한다. 전원 입력 단자(18)와 전원 출력 단자(19)는 반도체 칩(20)을 통해 서로 접속되어 있다. 또한, 테스터(80)는 반도체 모듈(10)의 제어 입력 단자(60)에 검사 신호를 공급한다. 디지털 신호인 검사 신호는, 제어 IC(11)에 공급된다. 구체적으로는, 검사 신호는 반전 증폭기(69)를 통해 제어 스위치(61 및 62)에 공급된다.
제어 스위치(61)는 pMOS이고, 제어 스위치(62)는 nMOS이고, 제어 스위치(61) 및 제어 스위치(62)는 일체로 CMOS(67)를 형성한다. 즉, 제어 스위치(61)의 게이트와 제어 스위치(62)의 게이트가 접속된 다음 반전 증폭기(69)에 접속되고, 제어 스위치(61)의 드레인과 제어 스위치(62)의 드레인이 접속된 다음 배선(63)에 접속된다. 제어 스위치(61)의 소스는 제1 전위 Vsw에 접속되고, 제어 스위치(62)의 소스는 제2 전위 Vss에 접속된다. 반전 증폭기(69)로부터의 검사 신호는 반전되고, 이 반전된 신호는 제어 스위치(61)의 게이트와 제어 스위치(62)의 게이트에 공급된다. 따라서, 제어 스위치(61) 및 제어 스위치(62) 중 하나가 온된다. 제어 스위치(61 및 62) 각각의 출력은, 배선(63)을 통해 제1 트랜지스터(21)의 게이트 전극 G 및 제2 트랜지스터(22)의 게이트 전극 G에 접속된다.
이와 같이, 제어 IC(11)는 제어 스위치(61 및 62)의 온 및 오프에 따른 제어 신호를 반도체 칩(20)에 출력한다. 제어 신호가 배선(63)을 통해, 제1 트랜지스터(21)의 게이트 전극 G 및 제2 트랜지스터(22)의 게이트 전극 G에 공급된다. 배선(63)은, 실장 기판(16)에 제공되어 있다. 즉, 배선(63)은 실장 기판(16) 상에서 분기되어, 제1 트랜지스터(21)의 게이트 전극 G 및 제2 트랜지스터(22)의 게이트 전극 G에 접속된다.
따라서, 제어 스위치(61)가 온되면, 제1 전위 Vsw가 제1 트랜지스터(21)의 게이트 전극 G 및 제2 트랜지스터(22)의 게이트 전극 G에 공급된다. 한편, 제어 스위치(62)가 온되면, 제2 전위 Vss가 제1 트랜지스터(21)의 게이트 전극 G 및 제2 트랜지스터(22)의 게이트 전극 G에 공급된다.
반도체 칩(20)은, 상술한 바와 같이, 제1 트랜지스터(21)와 제2 트랜지스터(22)를 포함한다. 제1 트랜지스터(21)와 제2 트랜지스터(22)는 전원 입력 단자(18)와 전원 출력 단자(19) 사이에 직렬로 접속되어 있다. 제1 트랜지스터(21)와 제2 트랜지스터(22)는 n-채널 파워 MOS 트랜지스터이며, 공통의 드레인 전극 D를 기판측에서 공유하고 있다. 즉, 제1 트랜지스터(21)의 드레인 전극 D와 제2 트랜지스터(22)의 드레인 전극 D는, 전기적으로 도통되어 있다. 제1 트랜지스터(21)의 소스 전극 S는 테스터(80)측, 즉, 전원 입력 단자(18)에 접속되어 있다. 한편, 제2 트랜지스터(22)의 소스 전극 S는, 프로브 측, 즉, 전원 출력 단자(19)에 접속되어 있다.
따라서, 제1 트랜지스터(21) 및 제2 트랜지스터(22)의 게이트 전극 G에 제1 전위 Vsw가 공급되면, 양쪽 모두 스위치인 제1 트랜지스터(21) 및 제2 트랜지스터(22)가 온된다. 그 다음, 전원 입력 단자(18)와 전원 출력 단자(19)는 서로 접속되어 있다. 즉, 프로브와 테스터(80)는 서로 접속되어 있다.
한편, 제1 트랜지스터(21) 및 제2 트랜지스터(22)의 게이트 전극 G에 제2 전위 Vss가 공급되면, 스위치인 제1 트랜지스터(21) 및 제2 트랜지스터(22)가 오프된다. 그 다음, 전원 입력 단자(18)와 전원 출력 단자(19)는 서로 분리된다. 즉, 프로브가 테스터(80)로부터 분리되어, 프로브로의 전원 공급이 차단될 수 있다. 이러한 방식으로, 반도체 칩(20)은, 제어 신호에 따라, 프로브와 테스터의 전원 채널 사이의 접속을 제어한다.
이와 같이, 제1 트랜지스터(21)의 드레인 전극과 제2 트랜지스터(22)의 드레인 전극을 서로 대향하도록 배열시켜 이들을 직렬 접속함으로써, 전원 입력 단자(18)와 전원 출력 단자(19) 사이의 누설 전류를 줄일 수 있다. 기생 다이오드(71 및 72)는 예를 들어, 소스 전극 S와 드레인 전극 D 사이에 각각 제공되어 있다. 따라서, 1개의 트랜지스터만 제공되어 있는 경우, 기생 다이오드의 존재에 의해, 전원 입력 단자(18)와 전원 출력 단자(19) 사이에 누설 전류가 흐른다.
한편, 본 실시예에서는, 직렬로 접속된 제1 트랜지스터(21)와 제2 트랜지스터(22)의 드레인 전극들을 접속함으로써, 기생 다이오드(71)의 순방향은 기생 다이오드(72)의 순방향과 반대 방향이 된다. 예를 들어, 전원 입력 단자(18)로부터 전원 출력 단자(19)를 향하는 방향은 기생 다이오드(71)의 순방향이고, 반면에 전원 입력 단자(18)로부터 전원 출력 단자(19)를 향하는 방향은 기생 다이오드(72)에 대한 역 방향이다. 따라서, 전류를 양방향으로 차단할 수 있다. 이는, 양방향 전환 및 누설 전류의 감소를 가능하게 한다.
또한, 파워 MOS 트랜지스터는, 전형적으로 게이트 산화막을 보호하기 위해서 게이트와 소스 사이에 각각 게이트 보호 회로(73 및 74)를 제공할 필요가 있고, 예를 들어 파워 MOS 트랜지스터의 소자 또는 외부 회로의 게이트와 소스 사이에, 쇼트키 다이오드 등의 보호 다이오드가 제공된다. 이들 게이트 보호 회로(73 및 74)는 게이트와 소스 사이에 누설 전류를 유발할 수 있다.
이에 대하여, 본 실시예에 따른 회로 구성에 있어서, 반도체 칩(20)과 제어 IC(11) 사이의 배선(63)은 반도체 모듈(10)의 외부로 나오지 않는다. 즉, 게이트 전극 G으로부터의 배선(63)은 제어 IC(11)의 출력에만 접속되어 있다. 따라서, 제어 IC(11)의 출력단은 게이트 보호 회로로서 사용될 수 있다.
이러한 구성에서는, 게이트 전극 G와 소스 전극 S 사이의 게이트 산화막을 보호하기 위해 게이트 보호 회로(73 및 74)를 형성할 필요는 없다. 반도체 칩(20)의 내부 및 외부에는 게이트와 소스를 접속하는 게이트 보호 회로(73 및 74)가 제공되지 않기 때문에, 누설 전류가 감소될 수 있다. 따라서, 테스터에 의해 전류를 측정할 때 측정 정밀도의 열화를 방지할 수 있다. 따라서, 반도체 모듈(10)을 프로브 카드(100)에 실장함으로써, 정밀 검사가 수행될 수 있다.
또한, 전원 채널의 경로와, 전원 채널의 개폐 상태를 제어하는 제어 회로는 파워 MOS 트랜지스터(21 및 22)를 사이에 두고 서로 분리될 수 있으므로, 누설 전류가 감소될 수 있고 측정 정밀도가 향상될 수 있다. 또한, 파워 MOS 트랜지스터(21 및 22)의 개폐 상태를 CMOS(67)에 의해 제어함으로써, 소비 전력 및 발열량을 저감할 수 있다.
본 발명에서는, 반도체 칩(20)에 포함되는 2개의 트랜지스터에서, 도통을 제어하는 전극을 제어 전극(본 실시예에서는 게이트 전극 G)이라고 지칭하고, 제어 전극에 의해 제어되는 도전 경로의 양단에 배열된 전극 중, 서로 접속된 동종의 전극을 제1 전극(본 실시예에서 드레인 전극 D)이라고 지칭하며, 제어 전극에 의해 제어되는 도전 경로의 양단에 배열된 전극 중, 입/출력측에서 동종의 다른 전극을 제2 전극(본 실시예에서 소스 전극 S)이라고 지칭한다.
(제1 변형예)
도 8은, 제어 IC(11)의 제어 스위치(61 및 62)와, 반도체 칩(20)의 회로 구성의 제1 변형예를 도시하는 회로도이다. 도 7에서는, 제어 스위치(61 및 62)로부터 반도체 칩(20)으로의 배선(63)이 반도체 모듈(10)의 외부로 나오지 않지만, 도 8에서는, 배선(63)이 저항(78)을 통해 외부에 접속된다. 즉, 외부로부터의 제2 전위 Vss가 저항(78)을 통해 게이트 전극 G에 공급된다.
도 8에서는, 제어 스위치(61 및 62)의 회로 구성은 도 7에 도시된 것과 상이하다. 변형예의 설명에서, 도 7과 동일한 부분에 대한 설명은 생략한다. 예를 들어, 반도체 칩(20)에 있어서의 제1 트랜지스터(21) 및 제2 트랜지스터(22)의 구성은 도 7에 도시된 것과 동일하기 때문에, 그 설명을 생략한다.
제1 전위 Vsw와 제2 전위 Vss 사이에, 제어 스위치(61)와 제어 스위치(62)가 병렬로 접속된다. 제어 스위치(61)는 pMOS이고, 제어 스위치(62)는 nMOS이다. 제어 스위치(61)의 게이트에는, 증폭기(68)를 통해 검사 신호가 공급된다. 검사 신호는 반전 증폭기(69)를 통해 제어 스위치(62)의 게이트에 공급된다. 따라서, 도 8에서는, 제어 스위치(61)와 제어 스위치(62)가 동시에 온/오프된다.
제어 스위치(61)와 제어 스위치(62)가 동시에 온되면, 제1 전위 Vsw는 배선(63)을 통해 제1 트랜지스터(21)의 게이트 전극 G 및 제2 트랜지스터(22)의 게이트 전극 G에 공급된다. 제어 스위치(61)와 제어 스위치(62)가 동시에 오프되면, 제2 전위 Vss는 저항(78) 및 배선(63)을 통해 제1 트랜지스터(21)의 게이트 전극 G 및 제2 트랜지스터(22)의 게이트 전극 G에 공급된다.
이와 같은 구성에 따르면, 도 7과 동일한 효과가 얻어질 수 있다. 즉, 기생 다이오드(71 및 72)는 서로 반대 방향으로 직렬로 접속되기 때문에, 전원 공급을 양방향으로 차단할 수 있다. 또한, 2개의 파워 MOS 트랜지스터(21 및 22)가 반도체 칩(20)에 포함되기 때문에, 실장 면적을 줄일 수 있다. 또한, 파워 MOS 트랜지스터(21 및 22)의 게이트 전극 G와 소스 전극 S 사이의 게이트 보호 회로(73 및 74)를 제거할 수 있다. 따라서, 게이트와 소스 사이의 누설 전류를 감소시킬 수 있으므로, 테스터에 의해 전류 측정 시의 측정 정밀도의 열화를 방지할 수 있다. 또한, 전원 채널와, 그 개폐 상태를 제어하는 제어 회로의 경로들은 파워 MOS 트랜지스터(21 및 22)를 개재시키면서 서로 분리될 수 있고, 누설 전류를 감소시킬 수 있고, 측정 정밀도를 향상시킬 수 있다. 또한, 파워 MOS 트랜지스터(21 및 22)의 개폐 상태를 MOS 트랜지스터(61 및 62)에 의해 제어함으로써, 소비 전력 및 발열량을 저감시킬 수 있다.
(제2 변형예)
또한, 도 7에서는, 제1 트랜지스터(21) 및 제2 트랜지스터(22)로서, N-채널 파워 MOSFET를 사용했지만, 도 9에 도시된 바와 같이, P-채널 파워 MOSFET를 사용할 수 있다. 상기 구성에 따르면, 도 7과 동일한 효과를 얻을 수 있다.
(제3 변형예)
또한, 도 8에서는, 제1 트랜지스터(21) 및 제2 트랜지스터(22)로서, N-채널 파워 MOSFET를 사용했지만, 도 10에 도시한 바와 같이, P-채널 파워 MOSFET를 사용할 수 있다. 상기 구성에 따르면, 도 8과 동일한 효과를 얻을 수 있다.
반도체 모듈(10)에서는, 제1 실시예와, 제1 내지 제3 변형예를 조합하는 것도 가능하다. 예를 들어, 반도체 모듈(10)은, P-채널 MOSFET의 반도체 칩(20)과 N-채널 MOSFET의 반도체 칩(20)의 조합을 구비할 수 있다.
(다른 실시예)
제3 트랜지스터(23) 및 제4 트랜지스터(24)를 포함하는 반도체 칩(20)의 회로 구성은, 제1 트랜지스터(21) 및 제2 트랜지스터(22)를 포함하는 반도체 칩(20)의 회로 구성과 동일하기 때문에, 그 설명을 생략한다. 상기한 실시예에서는, 제1 트랜지스터(21) 및 제2 트랜지스터(22)가 공통의 드레인 전위를 갖고 있지만, 이들은 공통의 소스 전위를 가질 수 있다. 즉, 직렬 접속된 제1 트랜지스터(21)와 제2 트랜지스터(22)의 소스 전극 S가 대향하도록 제1 트랜지스터(21)와 제2 트랜지스터(22)가 구성될 수 있다. 또한, 상기한 실시예에서는, 수직 파워 MOS 트랜지스터로서 플래너형 파워 MOS 트랜지스터를 사용했지만, 다른 수직 파워 MOS 트랜지스터를 사용할 수도 있다. 예를 들어, 트렌치형 파워 MOS 트랜지스터, 수퍼-정션형 MOS 트랜지스터, 또는 고속 바디 다이오드형 파워 MOS 트랜지스터를 사용할 수 있다. 대안적으로, 횡형 파워 MOS 트랜지스터가 사용될 수 있다.
반도체 칩(20)의 파워 디바이스로서, 파워 MOS 트랜지스터가 제공되었지만, 공통 기판이 형성될 수 있는 한 트랜지스터는 특별히 제한되지 않는다. 예를 들어, IGBT(Insulated Gate Bipolar Transistor) 또는 바이폴라 트랜지스터가 사용될 수 있다. 따라서, 제1 트랜지스터(21)와 제2 트랜지스터(22)는 반도체 칩(20)의 기판 측에 공통의 제1 전극을 갖는다. 제1 트랜지스터(21)의 제2 전극은 테스터(80) 측에 접속되고, 제2 트랜지스터(22)의 제2 전극은 프로브 측에 접속된다. 제1 및 제2 트랜지스터의 제어 전극은 제어 IC(11)로부터의 제어 신호에 따라, 테스터(80)의 전원 채널과 프로브(65) 사이의 접속을 제어한다. IGBT 또는 바이폴라형 트랜지스터를 사용하는 경우, 제1 전극인 콜렉터 전극이 공통으로 사용될 수 있다. 그 다음, 제2 전극인 이미터 전극이 테스터 측과 프로브 측에 접속될 수 있다. 대안적으로, 반도체 칩(20)의 이면은 Au 등으로 도금되어, 트랜지스터의 온 저항을 저감할 수도 있다.
또한, 반도체 모듈(10)에는, 2개의 파워 MOS 트랜지스터를 포함하는 반도체 칩(20) 이외의 스위치가 제공될 수 있다. 즉, 반도체 모듈(10)은, 하나 이상의 반도체 칩(20)을 포함하는 것으로 충분하다.
또한, 반도체 모듈(10)을 사용함으로써, 전원 채널을 전환하는 스위치 회로의 크기가 감소될 수 있다. 따라서, 프로브 카드(100)의 테스터 측에 제공된 반도체 모듈(10)의 접속 단자와, 프로브 카드(100)의 웨이퍼(50) 측에 제공된 프로브의 접속 단자는 상하로 접속될 수 있다. 즉, 반도체 모듈의 바로 아래에, 프로브의 접속 단자가 배열된다. 프로브 카드에서는, 스위치 회로의 공간이 한정되어 있지만, 반도체 모듈(10)을 위한 공간으로서, 프로브의 바로 위의 공간을 사용할 수 있다. 따라서, 프로브 카드(100)의 공간을 효율적으로 이용할 수 있다. 또한, 반도체 모듈(10)과 프로브 사이의 도전 경로의 길이가 감소될 수 있다.
상기한 설명에서는, 반도체 모듈(10)을 반도체 웨이퍼 검사에서 프로브 카드(100)에 사용하는 예에 대하여 설명했지만, 반도체 모듈(10)은 프로브 카드에 적용되는 것에 한정되지 않는다. 반도체 모듈(10)은 예를 들어, 반도체 패키지의 패키지 테스트(최종 테스트)를 수행하는 검사 장치의 전기적 접속체에 사용될 수 있다. 테스터 헤드와 IC 소켓 사이에 개재된 전기적 접속체(예를 들어, DUT 보드, 퍼포먼스 보드와 같은 보드)에 반도체 모듈(10)을 사용할 수 있다. 따라서, 본 발명에서는, 반도체 모듈(10)을 검사될 디바이스와 접촉하는 소자와 테스터 사이의 전기적 접속체에 사용할 수 있다. 더구나, 반도체 모듈(10)은 테스터(80)용으로 사용될 수 있다.
또한, 반도체 모듈(10)은 반도체의 검사 장치 이외의 용도로 사용될 수도 있다. 반도체 모듈(10)은, 예를 들어 액정 디스플레이의 제조시 검사 공정(어레이 검사 공정, 셀 검사 공정, 모듈 검사 공정)에 사용되는 검사 장치(테스터, 프로버)에 사용될 수 있다. 반도체 모듈(10)은 예를 들어, 검사될 디바이스에 접촉하는 프로브 유닛과 테스터 사이에 제공되는 제어 스위치에 이용될 수 있다.
이상, 본 발명의 실시예를 설명했지만, 본 발명은 본 발명의 목적과 이점을 손상시키지 않는 범위에서 적절한 변형을 포함하며, 상기한 실시예에 한정되는 것은 아니다.
이 출원은, 2014년 7월 17일에 출원된 일본 특허 출원 제2014-146427호에 기초하고 이로부터 우선권을 주장하고, 그 개시내용의 전체를 여기에 참고로 도입한다.
1 인터페이스 기판
3 커넥터
4 스티프너
5 중간 접속체
6 프로브 기판
10 반도체 모듈
11 제어 IC
12 제1 칩 열
13 패드 열
14 제2 칩 열
16 실장 기판
17 배선
18 전원 입력 단자
19 전원 출력 단자
20 반도체 칩
21 제1 트랜지스터
22 제2 트랜지스터
23 제3 트랜지스터
24 제4 트랜지스터
30 패드
31 패드
50 반도체 웨이퍼
51 단자
52 검사될 디바이스
61 제어 스위치
62 제어 스위치
G 게이트 전극
S 소스 전극
D 드레인 전극
100 프로브 카드

Claims (11)

  1. 검사될 디바이스의 전극과 테스터의 전원 채널 사이에 전기적으로 개재되는 전기적 접속체에 사용되는 반도체 모듈로서,
    배선, 제어 입력 단자, 및 전원 입력 단자를 포함하는 실장 기판;
    상기 실장 기판 상에 실장된 제어 IC; 및
    상기 실장 기판 상에 실장된 복수의 반도체 칩
    을 포함하고,
    상기 복수의 반도체 칩의 각각은 상기 검사될 디바이스의 전극 측과 상기 테스터의 전원 채널 측 사이에 직렬로 접속된 제1 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 반도체 칩의 공통의 반도체 기판을 갖고,
    상기 제1 트랜지스터의 제1 전극 및 상기 제2 트랜지스터의 제1 전극은 상기 반도체 칩의 이면측에 형성되는 공통 전극이고,
    상기 제1 트랜지스터의 제2 전극은 상기 전원 입력 단자를 통하여 상기 테스터의 전원 채널 측에 접속되고, 상기 제2 트랜지스터의 제2 전극은 상기 검사될 디바이스의 전극 측에 접속되고,
    상기 제1 트랜지스터의 제어 전극 및 상기 제2 트랜지스터의 제어 전극에, 상기 제어 IC로부터의 제어 신호가 상기 배선을 통해 공급됨으로써, 상기 테스터의 전원 채널 측과 상기 검사될 디바이스의 전극 측 사이의 접속이 제어되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 모두 n-채널 파워 MOS 트랜지스터들이거나 모두 p-채널 파워 MOS 트랜지스터들이고,
    상기 제1 전극은 드레인 전극이고, 상기 제2 전극은 소스 전극이고, 상기 제어 전극은 게이트 전극이고,
    상기 제1 트랜지스터의 소스와 드레인 사이의 기생 다이오드와 상기 제2 트랜지스터의 소스와 드레인 사이의 기생 다이오드는 서로 반대 방향으로 접속되고,
    상기 테스터로부터 상기 제어 입력 단자를 통해 상기 제어 IC에 검사 신호가 입력되는, 반도체 모듈.
  2. 삭제
  3. 제1항에 있어서,
    상기 제어 IC는 CMOS를 포함하고,
    상기 제어 IC로부터의 제어 신호는 상기 CMOS로부터의 출력에 대응하는, 반도체 모듈.
  4. 제1항에 있어서,
    상기 실장 기판 상에는, 2개 이상의 반도체 칩이 제1 방향을 따라 배열된 칩 열(chip column)이 제공되고,
    상기 칩 열에 포함된 상기 2개 이상의 반도체 칩의 각각에서, 상기 제1 및 제2 트랜지스터가 상기 제1 방향을 따라 배열되어 있는, 반도체 모듈.
  5. 제4항에 있어서,
    상기 반도체 칩의 상기 제2 전극 및 상기 제어 전극에 접속된 패드가 상기 실장 기판 상에 제공되고,
    상기 실장 기판 상에는, 제1 방향을 따라 배열된 복수의 패드를 포함하는 패드 열이 제공되고,
    2개의 칩 열 사이에 상기 패드 열이 배열되고,
    상기 2개의 칩 열에 포함된 상기 반도체 칩의 상기 제2 전극 및 상기 제어 전극은, 상기 패드 열에 포함된 상기 패드들에 접속되는, 반도체 모듈.
  6. 제1항에 있어서,
    상기 반도체 칩의 상기 제어 전극과 상기 제2 전극 사이에는 게이트 보호 회로가 제공되지 않는, 반도체 모듈.
  7. 제6항에 있어서,
    상기 제어 IC의 출력 단자로부터 상기 반도체 칩의 상기 제어 전극까지의 배선은, 상기 반도체 칩의 상기 제1 전극 및 상기 제2 전극에 접속되지 않는, 반도체 모듈.
  8. 반도체 모듈로서,
    배선, 제어 입력 단자, 전원 입력 단자, 및 복수의 전원 출력 단자를 포함하는 실장 기판;
    상기 실장 기판 상에 실장된 제어 IC; 및
    상기 실장 기판 상에 실장된 복수의 반도체 칩
    을 포함하고,
    상기 복수의 반도체 칩의 각각은 직렬로 접속된 제1 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 상기 반도체 칩의 공통의 반도체 기판을 갖고,
    상기 제1 트랜지스터의 제1 전극 및 상기 제2 트랜지스터의 제1 전극은 상기 반도체 칩의 이면측에 형성되는 공통 전극이고,
    상기 제1 트랜지스터의 제2 전극은 상기 전원 입력 단자에 접속되고 상기 제2 트랜지스터의 제2 전극은 상기 복수의 전원 출력 단자 중 하나의 전원 출력 단자에 접속되고,
    상기 제어 IC로부터의 제어 신호는 상기 배선을 통해 상기 제1 트랜지스터의 제어 전극 및 상기 제2 트랜지스터의 제어 전극에 공급되어, 상기 전원 입력 단자와 상기 전원 출력 단자 사이의 접속이 제어되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 모두 n-채널 파워 MOS 트랜지스터들이거나 모두 p-채널 파워 MOS 트랜지스터들이고,
    상기 제1 전극은 드레인 전극이고, 상기 제2 전극은 소스 전극이고, 상기 제어 전극은 게이트 전극이고,
    상기 제1 트랜지스터의 소스와 드레인 사이의 기생 다이오드와 상기 제2 트랜지스터의 소스와 드레인 사이의 기생 다이오드는 서로 반대 방향으로 접속되는, 반도체 모듈.
  9. 전기적 접속체로서,
    제1항에 따른 반도체 모듈;
    상기 반도체 모듈이 실장된 인터페이스 기판; 및
    상기 제2 트랜지스터의 상기 제2 전극에 접속된 복수의 프로브를 포함하는 프로브 기판
    을 포함하는, 전기적 접속체.
  10. 제9항에 있어서,
    상기 반도체 모듈에 접속된 프로브의 접속 단자는 상기 반도체 모듈의 바로 아래에 위치하는, 전기적 접속체.
  11. 검사 장치로서,
    제9항 또는 제10항에 따른 상기 전기적 접속체; 및
    상기 전기적 접속체에 전원 채널로부터 테스트 전원을 공급하는 테스터
    를 포함하는, 검사 장치.
KR1020177004049A 2014-07-17 2015-07-16 반도체 모듈, 전기적 접속체 및 검사 장치 KR101901076B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2014-146427 2014-07-17
JP2014146427 2014-07-17
PCT/JP2015/003588 WO2016009652A1 (ja) 2014-07-17 2015-07-16 半導体モジュール、電気的接続体、及び検査装置

Publications (2)

Publication Number Publication Date
KR20170032389A KR20170032389A (ko) 2017-03-22
KR101901076B1 true KR101901076B1 (ko) 2018-09-20

Family

ID=55078158

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177004049A KR101901076B1 (ko) 2014-07-17 2015-07-16 반도체 모듈, 전기적 접속체 및 검사 장치

Country Status (6)

Country Link
US (1) US10101365B2 (ko)
JP (1) JP6286550B2 (ko)
KR (1) KR101901076B1 (ko)
CN (1) CN106716154B (ko)
TW (1) TWI572861B (ko)
WO (1) WO2016009652A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210055958A (ko) * 2019-11-08 2021-05-18 주식회사 레오엘에스아이 스위치 회로 및 그 제어 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018021216A1 (ja) * 2016-07-28 2018-02-01 日本電産リード株式会社 検査治具、基板検査装置、及び検査治具の製造方法
TWI641839B (zh) * 2017-08-18 2018-11-21 中華精測科技股份有限公司 偵測裝置
KR101944693B1 (ko) * 2018-12-04 2019-02-01 황동원 반도체 소자 테스트용 bga 소켓장치
CN110534437B (zh) * 2019-08-29 2021-03-16 宜兴市三鑫电子有限公司 一种基于igbt模块的母排的新型制备工艺
KR20210107411A (ko) 2020-02-24 2021-09-01 삼성전자주식회사 반도체 패키지 테스트 방법, 반도체 패키지 테스트 장치 및 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005024253A (ja) * 2003-06-30 2005-01-27 Nec Micro Systems Ltd オープン検査回路を備えた半導体装置及び該検査回路を用いたオープン検査方法
JP2011007743A (ja) * 2009-06-29 2011-01-13 Micronics Japan Co Ltd プローブカード及び検査装置
US20130099812A1 (en) * 2011-10-21 2013-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Probe Cards for Probing Integrated Circuits
JP2014025761A (ja) 2012-07-25 2014-02-06 Micronics Japan Co Ltd プローブカード、及び検査装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288436A (ja) 1985-06-17 1986-12-18 Hitachi Ltd スイツチング・マトリクス構造体
JPH06151531A (ja) * 1992-11-13 1994-05-31 Tokyo Electron Ltd プローブ装置
JP2004214249A (ja) 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
JP4262996B2 (ja) * 2003-02-14 2009-05-13 パナソニック株式会社 半導体装置
JP3931153B2 (ja) * 2003-04-24 2007-06-13 松下電器産業株式会社 半導体装置
JP2009064908A (ja) * 2007-09-05 2009-03-26 Ibiden Co Ltd 配線基板およびその製造方法
US8344746B2 (en) * 2008-09-29 2013-01-01 Thermo Fisher Scientific Inc. Probe interface for electrostatic discharge testing of an integrated circuit
JP5412667B2 (ja) 2008-12-26 2014-02-12 独立行政法人産業技術総合研究所 積層ｌｓｉチップのシステム検査のための方法および検査システム
TWI420662B (zh) * 2009-12-25 2013-12-21 Sony Corp 半導體元件及其製造方法，及電子裝置
JP2012163466A (ja) * 2011-02-08 2012-08-30 Renesas Electronics Corp 半導体装置
KR20120102451A (ko) * 2011-03-08 2012-09-18 삼성전자주식회사 테스트 인터페이스 보드 및 이를 포함하는 테스트 시스템
US8922230B2 (en) * 2011-05-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC testing apparatus
JP2015006012A (ja) 2011-10-19 2015-01-08 パナソニック株式会社 昇降圧型整流回路システム
JP6374642B2 (ja) * 2012-11-28 2018-08-15 株式会社日本マイクロニクス プローブカード及び検査装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005024253A (ja) * 2003-06-30 2005-01-27 Nec Micro Systems Ltd オープン検査回路を備えた半導体装置及び該検査回路を用いたオープン検査方法
JP2011007743A (ja) * 2009-06-29 2011-01-13 Micronics Japan Co Ltd プローブカード及び検査装置
US20130099812A1 (en) * 2011-10-21 2013-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Probe Cards for Probing Integrated Circuits
JP2014025761A (ja) 2012-07-25 2014-02-06 Micronics Japan Co Ltd プローブカード、及び検査装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210055958A (ko) * 2019-11-08 2021-05-18 주식회사 레오엘에스아이 스위치 회로 및 그 제어 방법
KR102265325B1 (ko) 2019-11-08 2021-06-15 주식회사 레오엘에스아이 스위치 회로 및 그 제어 방법

Also Published As

Publication number Publication date
TW201606312A (zh) 2016-02-16
US10101365B2 (en) 2018-10-16
TWI572861B (zh) 2017-03-01
JP6286550B2 (ja) 2018-02-28
US20170168091A1 (en) 2017-06-15
JPWO2016009652A1 (ja) 2017-04-27
WO2016009652A1 (ja) 2016-01-21
CN106716154A (zh) 2017-05-24
CN106716154B (zh) 2019-08-20
KR20170032389A (ko) 2017-03-22

Similar Documents

Publication Publication Date Title
KR101901076B1 (ko) 반도체 모듈, 전기적 접속체 및 검사 장치
KR100466984B1 (ko) 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법
US20120229159A1 (en) Test interface board and test system including the same
US7105856B1 (en) Test key having a chain circuit and a kelvin structure
US8436635B2 (en) Semiconductor wafer having test modules including pin matrix selectable test devices
JP2020150116A (ja) 半導体装置およびその製造方法
US20140347083A1 (en) Silicon-on-insulator (soi) body-contact pass gate structure
US6900628B2 (en) Semiconductor integrated circuit allowing proper detection of pin contact failure
CN104991097B (zh) 一种探针卡
JP5529611B2 (ja) 半導体装置及び抵抗測定方法
US9575114B2 (en) Test system and device
JP4710443B2 (ja) マルチチップモジュール
KR101340510B1 (ko) 테스트 장치 및 반도체 집적 회로 장치
US20140320156A1 (en) Apparatus for detecting misalignment of test pad
JP3495835B2 (ja) 半導体集積回路装置及びその検査方法
TWI241670B (en) Semiconductor device
JP2006194676A (ja) 半導体装置およびその検査方法
JPH10199943A (ja) 半導体集積回路装置の検査方法及びプローブカード
KR20010110157A (ko) 모니터용 저항 소자 및 저항 소자의 상대적 정밀도의 측정방법
JP2012163466A (ja) 半導体装置
JP4744884B2 (ja) ウエハ検査装置及びウエハ検査方法
JPH04217341A (ja) 半導体集積回路装置
JP2010223791A (ja) 半導体装置及びその検査方法
JP2005077339A (ja) 複合半導体装置およびそのテスト方法
JP2024062542A (ja) 半導体装置および半導体装置の検査方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right