JP2007042986A - 半導体装置、半導体装置の動作方法、半導体装置の検査方法、及び実装基板 - Google Patents

Abstract

【課題】 従来と比べてパッドの配置密度を高くすることができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、信号が伝送される第１の配線３１と、複数のパッド１１，１２，１３と、電気的に互いに並列であり、パッド１１，１２，１３それぞれを第１の配線３１に接続する第１のスイッチング素子３３ａ，３３ｂ，３３ｃとを具備する。この半導体装置は、パッド１１，１２，１３それぞれに接続された第２のスイッチング素子３４ａ，３４ｂ，３４ｃと、前記複数の第２のスイッチング素子を互いに並列に接続する第２の配線３２とをさらに具備してもよい。
【選択図】 図２

Description

本発明は、半導体装置、半導体装置の動作方法、半導体装置の検査方法、及び実装基板に関する。特に本発明は、従来と比べてパッドの配置密度を高くすることができる半導体装置、半導体装置の動作方法、半導体装置の検査方法、及び実装基板に関する。

図９は、従来の半導体装置の構成を説明する為の平面図である。本図に示す半導体装置１００は表示装置のドライバであり、長方形である。半導体装置１００は入力パッド１０１及び出力パッド１０２をそれぞれ複数有している。入力パッド１０１は一方の長辺１００ａに沿って互い違いに２列に配置されており、出力パッド１０２は他方の長辺１００ｂに沿って互い違いに２列に配置されている。
特開２００４−２１４３７３号公報（図１）

近年、半導体装置の集積率が高くなってきており、それに伴ってパッドの配置密度を高くすることが要求されている。しかし、従来は、パッドに接続する配線が重なることを防ぐために、出力パッドを互い違いに配置する必要があった。このため、パッドの配置密度には限界があった。

本発明は上記のような事情を考慮してなされたものであり、その目的は、従来と比べてパッドの配置密度を高くすることができる半導体装置、半導体装置の動作方法、半導体装置の検査方法、及び実装基板を提供することにある。

上記課題を解決するため、本発明に係る半導体装置は、信号が伝送される第１の配線と、
前記第１の配線に対して並列に接続された第１、第２及び第３のスイッチング素子と、
前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドとを具備する。

この半導体装置によれば、前記第１乃至第３のスイッチング素子のオンオフ状態を制御することにより、前記第１の配線で伝送される信号を、前記第１乃至第３のパッドのいずれか一つのみに伝送することができる。このため、前記第１乃至第３のパッドに接続する配線の本数を減らすことができ、前記３つのパッドを高密度に配置することができる。

前記半導体装置の平面形状が略長方形である場合、前記第１乃至第３のパッドは、前記半導体装置の長辺に近接する位置に配置されており、かつ前記半導体装置の短辺に略平行な列を形成しているのが好ましい。

この場合、前記第１のパッドが前記第２のパッドより前記長辺に近い位置に配置されており、前記第２のパッドが前記第３のパッドより前記長辺に近い位置に配置されているのが好ましく、さらに、前記長辺に沿う方向における前記第２のパッドの幅が、前記長辺に沿う方向における前記第１のパッドの幅より広く、かつ、前記長辺に沿う方向における前記第３のパッドの幅より狭いのが好ましい。

前記半導体装置は、例えば異方性導電樹脂を介して実装基板に実装される。この際、前記第１乃至第３のパッドは、それぞれ実装基板の３つの配線に接続される。これら３つの配線は相互間が絶縁されている必要がある。前記長辺に沿う方向において、前記第１乃至第３のパッドそれぞれの幅が少しずつ変化している場合、実装基板の３つ配線を前記長辺に沿う方向に少しずつ位置を変えて配置することにより、３つの配線相互間の絶縁を確保することができる。

前記第１の配線は、例えば出力信号を伝送する配線であり、前記第１乃至第３のパッドは、例えば前記出力信号を外部に出力する出力パッドである。前記第１乃至第３のパッドは半導体基板の上方に形成されており、前記第１乃至第３のスイッチング素子は、それぞれ前記半導体基板に形成されたトランジスタである。前記半導体装置は、例えば表示装置のドライバである。

第２の配線と、前記第１のパッドを前記第２の配線に接続する第４のスイッチング素子と、前記第２のパッドを前記第２の配線に接続する第５のスイッチング素子と、前記第３のパッドを前記第２の配線に接続する第６のスイッチング素子とをさらに具備してもよい。

この場合、前記第１乃至第６のスイッチング素子それぞれのオンオフ状態を制御することにより、前記第２又は第３のパッドに伝送された信号も、前記第２の配線を介して前記第１のパッドに伝送することができる。従って、前記第１のパッドにプローブ針を接触させることにより、前記第１乃至第３のパッドすべてに関するプローブ検査を行うことができる。この場合、前記プローブ針が接触する前記パッドは、残りの二つのいずれよりも大きいのが好ましい。

前記第１乃至第３のパッドは、半導体基板の上方に形成されており、前記第４乃至第６のスイッチング素子は、例えば前記半導体基板に形成されたトランジスタである。

本発明に係る他の半導体装置は信号が伝送される第１の配線と、
前記第１の配線に対して並列に接続された第１のスイッチング素子及び第２のスイッチング素子と、
前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドとを具備する。

本発明に係る他の半導体装置は、それぞれ信号が伝送される第１及び第２の配線と、
前記第１の配線に接続された第１のスイッチング素子と、
前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
前記第２の配線に接続された第２のパッドと、
第３の配線と、
前記第１のパッドを前記第３の配線に接続する第２のスイッチング素子と、
前記第２のパッドを前記第３の配線に接続する第３のスイッチング素子と、
を具備する。

この半導体装置によれば、前記第１のスイッチング素子をオフにし、かつ前記第２及び第３のスイッチング素子をそれぞれオンにすることにより、前記第２のパッドに伝送された信号を、前記第３の配線を介して前記第１のパッドに伝送することができる。従って、前記第１のパッドにプローブ針を接触させることにより、前記第２のパッドに関する検査も行うことができる。

本発明に係る半導体装置の動作方法は、前記半導体装置が、信号が伝送される第１の配線と、
前記第１の配線に対して並列に接続された第１、第２及び第３のスイッチング素子と、
前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドとを具備し、
前記第１のスイッチング素子をオンにして、前記第２及び第３のスイッチング素子をそれぞれオフにすることにより、前記第１の配線から前記第１のパッドに前記信号を伝送する。

本発明に係る半導体装置の検査方法は、前記半導体装置が、信号が伝送される第１の配線と、
前記第１の配線に対して並列に接続された第１、第２及び第３のスイッチング素子と、
前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドと、
第２の配線と、
前記第１のパッドを前記第２の配線に接続する第４のスイッチング素子と、
前記第２のパッドを前記第２の配線に接続する第５のスイッチング素子と、
前記第３のパッドを前記第２の配線に接続する第６のスイッチング素子とを具備し、
前記第１のパッドにプローブ針を接続する工程と、
前記第１のスイッチング素子をオンにし、かつ、前記第２乃至第５のスイッチング素子をオフにすることにより、前記第１のパッドを用いたプローブ検査を行う工程と、
前記第２、第４及び第５のスイッチング素子をオンにし、前記第１、第３及び第６のスイッチング素子をオフにすることにより、前記第２のパッドを用いたプローブ検査を行う工程とを具備する。
前記第１のパッドは、前記第２及び第３のパッドより大きいのが好ましい。

本発明に係る他の半導体装置の検査方法は、前記半導体装置が、信号が伝送される第１の配線と、
前記第１の配線に対して並列に接続された第１、第２及び第３のスイッチング素子と、
前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドと、
第２の配線と、
前記第１のパッドを前記第２の配線に接続する第４のスイッチング素子と、
前記第２のパッドを前記第２の配線に接続する第５のスイッチング素子と、
前記第３のパッドを前記第２の配線に接続する第６のスイッチング素子とを具備し、前記第１乃至第３のパッドはこの順に並んで配置されており、
前記第１のパッドにプローブ針を接続する工程と、
前記第２、第４、及び第６のスイッチング素子をオンにし、前記第１、第３及び第５のスイッチング素子をオフにし、かつ前記プローブ針と前記第１の配線の一方にハイレベル電圧を印加し、他方にローレベル電圧を印加することにより、前記第１のパッドと前記第２のパッドの間、又は前記第２のパッドと前記第３のパッドの間で電流がリークするか否かを検査する工程とを具備する。

本発明に係る他の半導体装置の検査方法は、前記半導体装置が、
それぞれ信号が伝送される第１の配線及び第２の配線と、
前記第１の配線に並列に接続された第１乃至第３のスイッチング素子と、
前記第２の配線に並列に接続された第４乃至第６のスイッチング素子と、
前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドと、
前記第４のスイッチング素子を介して前記第２の配線に接続された第４のパッドと、
前記第５のスイッチング素子を介して前記第２の配線に接続された第５のパッドと、
前記第６のスイッチング素子を介して前記第２の配線に接続された第６のパッドと、
第３及び第４の配線と、
前記第１のパッドを前記第３の配線に接続する第７のスイッチング素子と、
前記第２のパッドを前記第３の配線に接続する第８のスイッチング素子と、
前記第３のパッドを前記第３の配線に接続する第９のスイッチング素子と、
前記第４のパッドを前記第４の配線に接続する第１０のスイッチング素子と、
前記第５のパッドを前記第４の配線に接続する第１１のスイッチング素子と、
前記第６のパッドを前記第４の配線に接続する第１２のスイッチング素子と、
を具備し、
前記第２、第５、前記７乃至第１２のスイッチング素子をオンにし、前記第１、第３、第４、及び第６のスイッチング素子をオフにし、かつ前記第１の配線にハイレベル電圧を入力するとともに、前記第２の配線にローレベル電圧を入力することにより、互いに隣接する前記パッドの間で電流がリークするか否かを検査する工程とを具備する。

本発明に係る他の半導体装置の検査方法は、前記半導体装置が、
それぞれ信号が伝送される第１の配線及び第２の配線と、
前記第１の配線に並列に接続された第１乃至第３のスイッチング素子と、
前記第２の配線に並列に接続された第４乃至第６のスイッチング素子と、
前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドと、
前記第４のスイッチング素子を介して前記第２の配線に接続された第４のパッドと、
前記第５のスイッチング素子を介して前記第２の配線に接続された第５のパッドと、
前記第６のスイッチング素子を介して前記第２の配線に接続された第６のパッドと、
第３及び第４の配線と、
前記第１のパッドを前記第３の配線に接続する第７のスイッチング素子と、
前記第２のパッドを前記第３の配線に接続する第８のスイッチング素子と、
前記第３のパッドを前記第３の配線に接続する第９のスイッチング素子と、
前記第４のパッドを前記第４の配線に接続する第１０のスイッチング素子と、
前記第５のパッドを前記第４の配線に接続する第１１のスイッチング素子と、
前記第６のパッドを前記第４の配線に接続する第１２のスイッチング素子と、
を具備し、
前記第１のパッドに第１のプローブ針を接続する工程と、
前記第２、前記７乃至第１２のスイッチング素子をオンにし、前記第１、第３乃至第６のスイッチング素子をオフにし、かつ前記第１のプローブ針または前記第２の配線の一方にハイレベル電圧を入力するとともに、他方にローレベル電圧を入力することにより、互いに隣接する前記パッドの間で電流がリークするか否かを検査する工程とを具備する。
前記第１のパッドは前記第２及び第３のパッドよりいのが好ましい。

本発明に係る実装基板は、第１のパッド、第２のパッド、及び第３のパッドを有する略長方形の半導体チップが実装される実装基板であって、
前記半導体チップは、前記第１のパッド、前記第２のパッド、及び前記第３のパッドが、この順に、前記半導体チップの長辺に垂直な方向に沿って配置されており、かつ、前記長辺に沿う方向における前記第２のパッドの幅が、前記長辺に沿う方向における前記第１のパッドの幅より広く、かつ前記長辺に沿う方向における前記第３のパッドの幅より狭く、
前記実装基板は、それぞれ前記半導体装置の長辺に略垂直な方向に延伸する第１乃至第３の配線を具備し、
前記半導体基板が前記半導体基板に実装された場合に、前記第１の配線は前記第１のパッドに接続し、前記第２の配線は前記第２のパッドに接続し、前記第３の配線は前記第３のパッドに接続する。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１（Ａ）は第1の実施形態に係る半導体装置の平面図である。この半導体装置１は表示装置のドライバであり、略長方形である。半導体装置１は入力パッド１４及び出力パッド１１，１２，１３をそれぞれ複数有している。出力パッド１１，１２，１３は、それぞれ長方形であるが、互いの形状は異なっている。入力パッド１４は、半導体装置１の一方の長辺１ａに沿って互い違いに２列に配置されている。

出力パッド１１，１２，１３は、半導体装置１の他方の長辺１ｂの近傍に配置されている。複数の出力パッド１１、複数の出力パッド１２、及び複数の出力パッド１３それぞれが、長辺１ｂと略平行な列を形成している。出力パッド１２の列は出力パッド１１の列より半導体装置１の内側に位置しており、出力パッド１３の列は出力パッド１２の列より内側に位置している。

また、出力パッド１１，１２，１３は、長辺１ｂに沿う方向において同一の位置に配置されており、出力パッド１１，１２，１３の組によって短辺１ｃと略平行なパッドの列が形成されている。このため、パッドを互い違いに配置する従来例と比べて出力パッド１１，１２，１３を高密度に配置することができる。

図１（Ｂ）は、図１（Ａ）において円Ａで囲んだ領域を拡大した図である。長辺１ｂに沿う方向における出力パッドの幅は、出力パッド１１より出力パッド１２が広く、出力パッド１２より出力パッド１３が広い。短辺１ｃに沿う方向における出力パッド１１，１２，１３の幅は略等しいため、出力パッド１３の面積は、出力パッド１１，１２の面積より広い。

図１（Ｃ）は、図１（Ｂ）のＢ−Ｂ断面を示す図である。出力パッド１１，１２，１３は、最上層の層間絶縁膜２０上に位置しており、層間絶縁膜２０上に形成されたＡｌ合金膜２１ａ及びＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２２の上に、金合金をパターニングすることにより形成される。層間絶縁膜２０上にはパッシベーション膜２１が形成されているが、出力パッド１１，１２，１３は、パッシベーション膜２１から突出している。

図２は、出力パッド１１，１２，１３を含む回路の構成を説明する図である。出力パッド１１，１２，１３は、それぞれ第１のスイッチング素子３３ａ，３３ｂ，３３ｃを介して第１の配線３１に接続されている。第１の配線３１は、表示装置の制御信号を増幅するオペアンプ３５に接続している。オペアンプ３５は、Ｒ（赤），Ｇ（緑），Ｂ（青）それぞれの制御信号を出力する。第１のスイッチング素子３３ａ，３３ｂ，３３ｃのオンオフ状態が切り替えられることにより、Ｒの制御信号は、例えば出力パッド１１のみに出力され、Ｇの制御信号は、例えば出力パッド１２のみに出力され、Ｂの出力信号は、例えば出力パッド１３のみに出力される。

このように、３つの出力パッド１１，１２，１３が、一本の第１の配線３１及び一つのオペアンプ３５に接続しているため、出力パッド１１，１２，１３を高密度に配置することができる。

また、出力パッド１１，１２，１３は、それぞれ第２のスイッチング素子３４ａ，３４ｂ，３４ｃに接続している。第２のスイッチング素子３４ａ，３４ｂ，３４ｃは、第２の配線３２によって互いに並列に接続されている。第２のスイッチング素子３４ａ，３４ｂ，３４ｃは、半導体装置１のプローブ検査を行う場合に、第１のスイッチング素子３３ａ〜３３ｃとともに制御される。
尚、出力パッド１１，１２，１３からＲ，Ｇ，Ｂの制御信号が出力される場合、第２のスイッチング素子３４ａ〜３４ｃは、全てオフになる。

第１のスイッチング素子３３ａ，３３ｂ，３３ｃ及び第２のスイッチング素子３４ａ，３４ｂ，３４ｃは、それぞれ例えば半導体装置１のシリコン基板に形成されたトランジスタであり、半導体装置１が有する配線（図示しない）を介して、外部（例えば実装基板に形成された制御装置又は半導体検査装置）によって制御される。

図３（Ａ）は、オペアンプ３５がＲの制御信号を出力する場合の各スイッチング素子のオンオフ状態を示している。本図において、第１のスイッチング素子３３ａはオンになっているが、残りの第１のスイッチング素子３３ｂ，３３ｃ及び全ての第２のスイッチング素子３４ａ〜３４ｃはオフになっている。このようにすることにより、Ｒの制御信号は出力パッド１１のみに伝送される。

図３（Ｂ）は、オペアンプ３５がＧの制御信号を出力する場合の各スイッチング素子のオンオフ状態を示している。本図において、第１のスイッチング素子３３ｂはオンになっているが、残りの第１のスイッチング素子３３ａ，３３ｃ及び全ての第２のスイッチング素子３４ａ〜３４ｃはオフになっている。このようにすることにより、Ｇの制御信号は出力パッド１２のみに伝送される。

図３（Ｃ）は、オペアンプ３５がＢの制御信号を出力する場合の各スイッチング素子のオンオフ状態を示している。本図において、第１のスイッチング素子３３ｃはオンになっているが、残りの第１のスイッチング素子３３ａ，３３ｂ及び全ての第２のスイッチング素子３４ａ〜３４ｃはオフになっている。このようにすることにより、Ｂの制御信号は出力パッド１３のみに伝送される。

図４の各図は、出力パッド１１，１２，１３から正常に制御信号が出力されるか否かをプローブ検査する場合における、各スイッチング素子のオンオフ状態を示している。出力パッド１１，１２，１３のいずれを検査する場合においても、プローブ針（図示せず）は、面積が最も大きい出力パッド１３に接触する。

図４（Ａ）は、出力パッド１１から正常に制御信号が出力されるか否かを検査する場合における、各スイッチング素子のオンオフ状態を示している。本図において、第１のスイッチング素子３３ａ及び第２のスイッチング素子３４ａ，３４ｃはオンになっているが、残りの第１のスイッチング素子３３ｂ，３３ｃ及び第２のスイッチング素子３４ｂは、それぞれオフになっている。このようにすることにより、出力パッド１１から出力されるべき信号は、第２の配線３２を介して出力パッド１３に伝送され、前記したプローブ針に出力される。また、出力パッド１１から出力されるべき信号が、他の出力パッド１２，１３によって影響されることを防止できる。

図４（Ｂ）は、出力パッド１２から正常に制御信号が出力されるか否かを検査する場合における、各スイッチング素子のオンオフ状態を示している。本図において、第１のスイッチング素子３３ｂ及び第２のスイッチング素子３４ｂ，３４ｃはオンになっているが、残りの第１のスイッチング素子３３ａ，３３ｃ及び第２のスイッチング素子３４ａは、それぞれオフになっている。このようにすることにより、出力パッド１２から出力されるべき信号は、第２の配線３２を介して出力パッド１３に伝送され、前記したプローブ針に出力される。また、出力パッド１２から出力されるべき信号が、他の出力パッド１１，１３によって影響されることを防止できる。

図４（Ｃ）は、出力パッド１３から正常に制御信号が出力されるか否かを検査する場合における、各スイッチング素子のオンオフ状態を示している。本図において、第１のスイッチング素子３３ｃはオンになっているが、残りの第１のスイッチング素子３３ａ，３３ｂ及びすべての第２のスイッチング素子３４ａ，３４ｂ，３４ｂは、それぞれオフになっている。このようにすることにより、出力パッド１３に伝達された信号は、直接前記したプローブ針に出力され、かつ、出力パッド１３から出力されるべき信号が、他の出力パッド１１，１２によって影響されることを防止できる。

第２の配線３２及び第２のスイッチング素子３４ａ〜３４ｃを設けずに、出力パッド１１，１２，１３それぞれにプローブ針を接触させることも考えられる。しかし、出力パッド１１，１２，１３の相互間が狭いため、全ての出力パッドに対して同時にプローブ針を接触させることができず、出力パッド別にプローブカード及びプローブ針を形成する必要がある。この場合、コストが高くなる。また、検査の工程数が増える。

これに対し本実施形態では、出力パッド１１，１２から出力されるべき信号が出力パッド１３に伝送されるため、出力パッド１１，１２に接触するプローブ針を形成する必要がない。従って、一つのプローブカードに全てのプローブ針を配置することができる。また、検査の工程数が増加しない。

図５（Ａ）は、出力パッド１１，１２相互間又は出力パッド１２，１３相互間で、電流のリークが生じているか否かを検査する場合における、各出力パッドの電位を説明する図である。出力パッド１１，１２，１３相互間の電流リークを検査する場合、出力パッド１１，１３にはハイレベル電圧が印加され、出力パッド１２にはローレベル電圧が印加される。

そして、出力パッド１１，１３に電圧を印加している装置（図示せず）、又は出力パッド１２にローレベル電圧を印加している装置（図示せず）のいずれかにおいて、電流を測定する。これにより、出力パッド１１，１２相互間又は出力パッド１２，１３相互間で、電流のリークが生じているか否かを検査することができる。

図５（Ｂ）は、図５（Ａ）の状態における各スイッチング素子のオンオフ状態を説明する回路図である。第１のスイッチング素子３３ｂ及び第２のスイッチング素子３４ａ，３４ｃはオンされており、第１のスイッチング素子３３ａ，３３ｃ及び第２のスイッチング素子３４ｂはオフされている。この状態において、出力パッド１３にプローブ針（図示せず）を接触させ、ハイレベル電圧を印加する。これにより、出力パッド１１，１３にはハイレベル電圧が印加される。また、出力パッド１２には、第１の配線３１を介してローレベル電圧が印加される。なお、リーク電流の有無は、例えば、第１の配線３１に電気的に接続している外部電圧印加装置（図示せず）の電流計を用いて測定される。

図６（Ａ）は、隣接する出力パッド１１相互間、隣接する出力パッド１２相互間、又は隣接する出力パッド１３相互間で、電流のリークが生じているか否かを検査する場合における、各出力パッドの電位を説明する図である。出力パッド１１, １２，１３には、それぞれ一つおきにハイレベル電圧が印加され、残りの出力パッドにはローレベル電圧が印加される。長辺１ｂに沿う方向において、同一の位置にある出力パッド１１，１２，１３には、同一の電圧が印加される。

そして、出力パッド１１，１２，１３にローレベル電圧を印加している端子（図示せず）、又は出力パッド１１，１２，１３にハイレベル電圧を印加している端子（図示せず）のいずれかにおいて、電流を測定する。これにより、隣接する出力パッド１１相互間、隣接する出力パッド１２相互間、又は隣接する出力パッド相互間で、電流のリークが生じているか否かを検査することができる。

図６（Ｂ）は、図６（Ａ）の状態における、各スイッチング素子の第１のオンオフ状態を説明する回路図である。本図において、出力パッド１１，１２，１３を有する回路が２つ（１０ａ，１０ｂ）示されている。長辺１ｂに沿う方向において同一の位置にある出力パッド１１，１２，１３は、同一の回路に属している。また、回路１０ａ，１０ｂに属する出力パッドは、互いに隣接している。

回路１０ａ，１０ｂそれぞれにおいて、第１のスイッチング素子３３ｂ及び全ての第２のスイッチング素子３４ａ，３４ｂ，３４ｃはオンしており、残りの第１のスイッチング素子３３ａ，３３ｃはオフしている。この状態において、回路１０ａの第１の配線３１にはローレベル電圧が印加され、回路１０ｂの第１の配線３１にはハイレベル電圧が印加される。これにより、回路１０ａの出力パッド１１，１２，１３にはローレベル電圧が印加され、回路１０ｂの出力パッド１１，１２，１３にはハイレベル電圧が印加される。なお、リーク電流の有無は、例えば回路１０ａの第１の配線３１に電気的に接続している外部電圧印加装置（図示せず）の電流計を用いて測定される。

図６（Ｃ）は、図６（Ａ）の状態における、各スイッチング素子の第２のオンオフ状態を説明する回路図である。回路１０ａにおいて、全ての第２のスイッチング素子３４ａ，３４ｂ，３４ｃはオンしており、全ての第１のスイッチング素子３３ａ，３３ｂ，３３ｃはオフしている。また、回路１０ｂにおいて、第１のスイッチング素子３３ｂ及び全ての第２のスイッチング素子３４ａ，３４ｂ，３４ｃはオンしており、残りの第１のスイッチング素子３３ａ，３３ｃはオフしている。

この状態において、回路１０ａの出力パッド１３にプローブ針（図示せず）を接触させ、このプローブ針から出力パッド１３にローレベル電圧を印加する。これにより、回路１０ａの出力パッド１１，１２，１３にはローレベル電圧が印加される。また、回路１０ｂの第１の配線３１にはハイレベル電圧が印加される。これにより、回路１０ｂの出力パッド１１，１２，１３にはハイレベル電圧が印加される。なお、リーク電流の有無は、例えば出力パッド１３に接触するプローブ針に電圧を印加する外部電圧印加装置（図示せず）の電流計を用いて測定される。

尚、図５及び図６のいずれの検査においても、長辺１ｂに沿う方向において隣接する位置にある出力パッド１１，１２相互間、及び出力パッド１２，１３相互間（すなわち斜めに隣接しているパッド間）における、電流のリークを検出することができる。

図７（Ａ）は、半導体装置１を実装基板６０に実装した状態を示す断面図である。実装基板６０に実装される場合、半導体装置１は、異方性導電樹脂７０を用いて実装基板６０に固定される。

実装基板６０にはランド６１，６２，６３が形成されている。ランド６１，６２，６３と出力パッド１１，１２，１３は、互いの間に異方性導電樹脂７０の導電フィラー７１が挟まれることにより、電気的に接続される。

図７（Ｂ）は、実装基板６０の平面拡大図である。実装基板６０のランド６１，６２，６３は、それぞれ複数、図中Ｘ軸方向（すなわち実装される半導体装置１の長辺１ａ，１ｂに沿う方向）に並んで配置されている。

ランド６１，６２，６３それぞれには、図中Ｙ軸方向（すなわち実装される半導体装置１の短辺１ｃに沿う方向）に延伸する配線６４ａ，６４ｂ，６４ｃが接続している。配線６４ａ，６４ｂ，６４ｃは、ランド６１，６２，６３それぞれから、実装される半導体装置１の外側に向けて延伸している。

Ｘ軸方向において、ランド６２の幅はランド６１の幅より広く，ランド６３の幅はランド６３の幅より広い。このため、配線６４ａ，６４ｂ，６４ｃを、互いに重ならないように配置することができる。

以上、本発明の第１の実施形態によれば、３つの出力パッド１１，１２，１３が、一本の第１の配線３１及び一つのオペアンプ３５に接続しているため、出力パッド１１，１２，１３を３列に配置することができる。このため、出力パッド１１，１２，１３を高密度に配置することができる。

また、出力パッド１１，１２，１３それぞれは、第１のスイッチング素子３３ａ，３３ｂ，３３ｃを介して第１の配線に接続している。従って、第１のスイッチング素子３３ａ，３３ｂ，３３ｃのオンオフ状態を制御することにより、Ｒ，Ｇ，Ｂの制御信号を、それぞれ出力パッド１１，１２，１３のいずれか一つに出力することができる。

また、出力パッド１１，１２，１３には、それぞれ第２のスイッチング素子３４ａ，３４ｂ，３４ｃが接続している。第２のスイッチング素子３４ａ，３４ｂ，３４ｃは、第２の配線３２によって互いに並列に接続されている。従って、第１のスイッチング素子３３ａ，３３ｂ，３３ｃ及び第２のスイッチング素子３４ａ，３４ｂ，３４ｃのオンオフ状態を制御することにより、第１の配線３１から出力パッド１１，１２に伝達された信号を、出力パッド１３に伝達することができる。

このため、半導体装置の検査時に、検査用のプローブ針を、出力パッド１１，１２に接触させる必要がなくなる。従って、出力パッド１１，１２，１３それぞれ毎にプローブカードを準備する必要がなくなる。また、出力パッド１３が出力パッド１１，１２より大きいため、容易にプローブ針を出力パッド１３に接触させることができる。また、プローブ針の数を少なくすることができるため、半導体検査装置のテスタチャンネルの数を少なくすることができる。

図８は、本発明の第２の実施形態に係る半導体装置の出力パッドの回路図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

本実施形態において、出力パッド１１，１２，１３は同一の形状であり、互いに異なる第１の配線３１及びオペアンプ３５に接続している。出力パッド１１，１２，１３は、例えば第１の実施形態の図１で示した入力パッド１４と同様に、２列に互い違いに配置されている。

出力パッド１３に接続する第１の配線３１には、第１のスイッチング素子３３ｃが設けられているが、他の第１の配線３１には、第１の実施形態とは異なり、第１のスイッチング素子が設けられていない。一方、第２のスイッチング素子３４ａ、３４ｂ，３４ｃ及び第２の配線３２は設けられている。

本実施形態においても、第１の実施形態と同様に第１のスイッチング素子３３ｃ及び第２のスイッチング素子３４ａ，３４ｂ，３４ｃそれぞれのオンオフ状態を制御することにより、第１の配線３１から出力パッド１１，１２に伝達された信号を、出力パッド１３に伝達することができる。従って、検査用のプローブ針を、出力パッド１１，１２に接触させる必要がなくなる。

尚、本実施形態において、出力パッド１３を出力パッド１１，１２より大きくしてもよい。この場合、プローブ針を容易に出力パッド１３に接触させることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第１の実施形態では、長辺１ａに沿う方向において、出力パッド１１，１２，１３を互いに同一の位置に配置したが、出力パッド１１，１２を、それぞれ出力パッド１３より狭ピッチに配置してもよい。

また、半導体装置が表示装置のドライバではない場合、出力パッド１３、第１のスイッチング素子３３ｃ、及び第２のスイッチング素子３４ｃを設けなくてもよい。また、第４の出力パッドを、第１の配線３１及び第２の配線３２それぞれに接続してもよい。この場合においても、第４の出力パッドと第１の配線３１の間には第１のスイッチング素子が設けられ、第４の出力パッドと第２の配線３２の間には第２のスイッチング素子が設けられる。

（Ａ）は第1の実施形態に係る半導体装置の平面図、（Ｂ）は（Ａ）において円Ａで囲んだ領域を拡大した図、（Ｃ）は（Ｂ）のＢ−Ｂ断面図。 出力パッド１１，１２，１３を含む回路の構成を説明する図。 （Ａ），（Ｂ），（Ｃ）は、それぞれオペアンプ３５がＲ、Ｇ、又はＢの制御信号を出力する場合の各スイッチング素子のオンオフ状態を示す図。 （Ａ），（Ｂ），（Ｃ）は、それぞれ出力パッド１１，１２，１３から正常に制御信号が出力されるか否かをプローブ検査する場合における、各スイッチング素子のオンオフ状態を示す図。 （Ａ）は、出力パッド相互間で電流のリークが生じているか否かを検査する場合における各出力パッドの電位の第１の例を説明する図、（Ｂ）は（Ａ）の状態における各スイッチング素子のオンオフ状態を説明する回路図。 （Ａ）は、出力パッド相互間で電流のリークが生じているか否かを検査する場合における各出力パッドの電位の第２の例を説明する図、（Ｂ）は（Ａ）の状態における各スイッチング素子の第１のオンオフ状態を説明する回路図、（Ｃ）は（Ａ）の状態における、各スイッチング素子の第２のオンオフ状態を説明する回路図。 （Ａ）は半導体装置１を実装基板６０に実装した状態を示す断面図、（Ｂ）は実装基板６０の平面拡大図。 第２の実施形態に係る半導体装置の出力パッドの回路図。 従来の半導体装置の構成を説明する為の平面図。

符号の説明

１，１００…半導体装置、１ａ，１ｂ，１００ａ，１００ｂ…長辺、１ｃ…短辺、１０ａ，１０ｂ…回路、１１，１２，１３，１０２…出力パッド、１４，１０１…入力パッド、２０…層間絶縁膜、２１…パッシベーション膜、２１ａ…Ａｌ合金膜、２２…ＵＢＭ、３１…第１の配線、３２…第２の配線、３３ａ，３３ｂ、３３ｃ…第１のスイッチング素子、３４ａ，３４ｂ，３４ｃ…第２のスイッチング素子、３５…オペアンプ、６０…実装基板、６１，６２，６３…ランド、６４ａ，６４ｂ，６４ｃ…配線、７０…異方性導電樹脂、７１…導電フィラー

Claims (19)

1. 信号が伝送される第１の配線と、
   前記第１の配線に対して並列に接続された第１、第２及び第３のスイッチング素子と、
   前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
   前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
   前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドと、
   を具備する半導体装置。
2. 前記半導体装置の平面形状は略長方形であり、
   前記第１乃至第３のパッドは、前記半導体装置の長辺に近接する位置に配置されており、かつ前記半導体装置の短辺に略平行な列を形成している請求項１に記載の半導体装置。
3. 前記第１のパッドは前記第２のパッドより前記長辺に近い位置に配置されており、前記第２のパッドは前記第３のパッドより前記長辺に近い位置に配置されており、
   前記長辺に沿う方向における前記第２のパッドの幅は、前記長辺に沿う方向における前記第１のパッドの幅より広く、かつ、前記長辺に沿う方向における前記第３のパッドの幅より狭い請求項２に記載の半導体装置。
4. 前記第１の配線は、出力信号を伝送する配線であり、
   前記第１乃至第３のパッドは、それぞれ前記出力信号を外部に出力する出力パッドである請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記第１乃至第３のパッドは半導体基板の上方に形成されており、
   前記第１乃至第３のスイッチング素子は、それぞれ前記半導体基板に形成されたトランジスタである請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記半導体装置は表示装置のドライバである請求項１〜５に記載の半導体装置。
7. 第２の配線と、
   前記第１のパッドを前記第２の配線に接続する第４のスイッチング素子と、
   前記第２のパッドを前記第２の配線に接続する第５のスイッチング素子と、
   前記第３のパッドを前記第２の配線に接続する第６のスイッチング素子と、
   をさらに具備する請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記第１乃至第３のパッドのいずれか一つは、残りの二つのいずれよりも大きい請求項７に記載の半導体装置。
9. 前記第１乃至第３のパッドは、半導体基板の上方に形成されており、
   前記第４乃至第６のスイッチング素子は、それぞれ前記半導体基板に形成されたトランジスタである請求項７又は８に記載の半導体装置。
10. 信号が伝送される第１の配線と、
    前記第１の配線に対して並列に接続された第１のスイッチング素子及び第２のスイッチング素子と、
    前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
    前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
    を具備する半導体装置。
11. それぞれ信号が伝送される第１及び第２の配線と、
    前記第１の配線に接続された第１のスイッチング素子と、
    前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
    前記第２の配線に接続された第２のパッドと、
    第３の配線と、
    前記第１のパッドを前記第３の配線に接続する第２のスイッチング素子と、
    前記第２のパッドを前記第３の配線に接続する第３のスイッチング素子と、
    を具備する半導体装置。
12. 半導体装置の動作方法であって、
    前記半導体装置は、
    信号が伝送される第１の配線と、
    前記第１の配線に対して並列に接続された第１、第２及び第３のスイッチング素子と、
    前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
    前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
    前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドとを具備し、
    前記第１のスイッチング素子をオンにして、前記第２及び第３のスイッチング素子をそれぞれオフにすることにより、前記第１の配線から前記第１のパッドに前記信号を伝送する、半導体装置の動作方法。
13. 半導体装置の検査方法であって、
    前記半導体装置は、
    信号が伝送される第１の配線と、
    前記第１の配線に対して並列に接続された第１、第２及び第３のスイッチング素子と、
    前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
    前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
    前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドと、
    第２の配線と、
    前記第１のパッドを前記第２の配線に接続する第４のスイッチング素子と、
    前記第２のパッドを前記第２の配線に接続する第５のスイッチング素子と、
    前記第３のパッドを前記第２の配線に接続する第６のスイッチング素子とを具備し、
    前記第１のパッドにプローブ針を接続する工程と、
    前記第１のスイッチング素子をオンにし、かつ、前記第２乃至第５のスイッチング素子をオフにすることにより、前記第１のパッドを用いたプローブ検査を行う工程と、
    前記第２、第４及び第５のスイッチング素子をオンにし、前記第１、第３及び第６のスイッチング素子をオフにすることにより、前記第２のパッドを用いたプローブ検査を行う工程と、
    を具備する半導体装置の検査方法。
14. 前記第１のパッドは、前記第２及び第３のパッドより大きい請求項１３に記載の半導体装置の検査方法。
15. 半導体装置の検査方法であって、
    前記半導体装置は、
    信号が伝送される第１の配線と、
    前記第１の配線に対して並列に接続された第１、第２及び第３のスイッチング素子と、
    前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
    前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
    前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドと、
    第２の配線と、
    前記第１のパッドを前記第２の配線に接続する第４のスイッチング素子と、
    前記第２のパッドを前記第２の配線に接続する第５のスイッチング素子と、
    前記第３のパッドを前記第２の配線に接続する第６のスイッチング素子とを具備し、前記第１乃至第３のパッドはこの順に並んで配置されており、
    前記第１のパッドにプローブ針を接続する工程と、
    前記第２、第４、及び第６のスイッチング素子をオンにし、前記第１、第３及び第５のスイッチング素子をオフにし、かつ前記プローブ針と前記第１の配線の一方にハイレベル電圧を印加し、他方にローレベル電圧を印加することにより、前記第１のパッドと前記第２のパッドの間、又は前記第２のパッドと前記第３のパッドの間で電流がリークするか否かを検査する工程と、
    を具備する半導体装置の検査方法。
16. 半導体装置の検査方法であって、
    前記半導体装置は、
    それぞれ信号が伝送される第１の配線及び第２の配線と、
    前記第１の配線に並列に接続された第１乃至第３のスイッチング素子と、
    前記第２の配線に並列に接続された第４乃至第６のスイッチング素子と、
    前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
    前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
    前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドと、
    前記第４のスイッチング素子を介して前記第２の配線に接続された第４のパッドと、
    前記第５のスイッチング素子を介して前記第２の配線に接続された第５のパッドと、
    前記第６のスイッチング素子を介して前記第２の配線に接続された第６のパッドと、
    第３及び第４の配線と、
    前記第１のパッドを前記第３の配線に接続する第７のスイッチング素子と、
    前記第２のパッドを前記第３の配線に接続する第８のスイッチング素子と、
    前記第３のパッドを前記第３の配線に接続する第９のスイッチング素子と、
    前記第４のパッドを前記第４の配線に接続する第１０のスイッチング素子と、
    前記第５のパッドを前記第４の配線に接続する第１１のスイッチング素子と、
    前記第６のパッドを前記第４の配線に接続する第１２のスイッチング素子と、
    を具備し、
    前記第２、第５、前記７乃至第１２のスイッチング素子をオンにし、前記第１、第３、第４、及び第６のスイッチング素子をオフにし、かつ前記第１の配線にハイレベル電圧を入力するとともに、前記第２の配線にローレベル電圧を入力することにより、互いに隣接する前記パッドの間で電流がリークするか否かを検査する工程と、
    を具備する半導体装置の検査方法。
17. 半導体装置の検査方法であって、
    前記半導体装置は、
    それぞれ信号が伝送される第１の配線及び第２の配線と、
    前記第１の配線に並列に接続された第１乃至第３のスイッチング素子と、
    前記第２の配線に並列に接続された第４乃至第６のスイッチング素子と、
    前記第１のスイッチング素子を介して前記第１の配線に接続された第１のパッドと、
    前記第２のスイッチング素子を介して前記第１の配線に接続された第２のパッドと、
    前記第３のスイッチング素子を介して前記第１の配線に接続された第３のパッドと、
    前記第４のスイッチング素子を介して前記第２の配線に接続された第４のパッドと、
    前記第５のスイッチング素子を介して前記第２の配線に接続された第５のパッドと、
    前記第６のスイッチング素子を介して前記第２の配線に接続された第６のパッドと、
    第３及び第４の配線と、
    前記第１のパッドを前記第３の配線に接続する第７のスイッチング素子と、
    前記第２のパッドを前記第３の配線に接続する第８のスイッチング素子と、
    前記第３のパッドを前記第３の配線に接続する第９のスイッチング素子と、
    前記第４のパッドを前記第４の配線に接続する第１０のスイッチング素子と、
    前記第５のパッドを前記第４の配線に接続する第１１のスイッチング素子と、
    前記第６のパッドを前記第４の配線に接続する第１２のスイッチング素子と、
    を具備し、
    前記第１のパッドに第１のプローブ針を接続する工程と、
    前記第２、前記７乃至第１２のスイッチング素子をオンにし、前記第１、第３乃至第６のスイッチング素子をオフにし、かつ前記第１のプローブ針または前記第２の配線の一方にハイレベル電圧を入力するとともに、他方にローレベル電圧を入力することにより、互いに隣接する前記パッドの間で電流がリークするか否かを検査する工程と、
    を具備する半導体装置の検査方法。
18. 前記第１のパッドは前記第２及び第３のパッドより大きい請求項１７に記載の半導体装置の検査方法。
19. 第１のパッド、第２のパッド、及び第３のパッドを有する略長方形の半導体チップが実装される実装基板であって、
    前記半導体チップは、前記第１のパッド、前記第２のパッド、及び前記第３のパッドが、この順に、前記半導体チップの長辺に垂直な方向に沿って配置されており、かつ、前記長辺に沿う方向における前記第２のパッドの幅が、前記長辺に沿う方向における前記第１のパッドの幅より広く、かつ前記長辺に沿う方向における前記第３のパッドの幅より狭く、
    前記実装基板は、それぞれ前記半導体装置の長辺に略垂直な方向に延伸する第１乃至第３の配線を具備し、
    前記半導体基板が前記半導体基板に実装された場合に、前記第１の配線は前記第１のパッドに接続し、前記第２の配線は前記第２のパッドに接続し、前記第３の配線は前記第３のパッドに接続する実装基板。

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