WO2014046099A1 - 画像表示装置およびその実装検査方法 - Google Patents

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fpc
pad
image display
chip
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洋介 梶川
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シャープ株式会社
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    • G—PHYSICS
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    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels

Definitions

  • the present invention relates to an image display device including an IC chip for driving an image display panel and an FPC, and in particular, an image display device for inspecting connection after mounting an image display panel in which an IC chip is COG mounted on a TFT array substrate, and It relates to the mounting inspection method.
  • a COG mounting method in which an IC chip is directly mounted on a glass substrate is widely used.
  • an ACF connection method is adopted in which an IC chip is fixed by thermocompression bonding with an anisotropic conductive film on a wiring connection pad provided on a glass substrate.
  • an inspection process for confirming this electrical connection is provided after COG mounting.
  • this mounting inspection method for example, a method of observing indentations generated on a glass substrate by conductive particles contained in an anisotropic conductive film, or at least two or more connection terminal pads short-circuited in a mounted IC chip are externally provided. A method of inspecting the COG mounting state by drawing out to the surface and measuring the electrical resistance during this period is known.
  • At least two dummy pads for measuring electrical resistance are provided on an IC chip to be mounted on COG, and these are short-circuited in the IC chip, and connected to a test pad provided on an FPC via a lead wire, and a resistance value is applied to the test pad.
  • a mounting inspection method in which a confirmation inspection probe is electrically connected to measure an electrical resistance between dummy pads (see, for example, Patent Document 1).
  • the configuration in which the short-circuit wiring is provided on the IC chip reduces the wiring width and increases the resistance value of the wiring itself. There is a problem that it is difficult to determine the resistance value between the two.
  • the wiring design for short-circuiting between the dummy pads provided on the IC chip can be facilitated, the resistance value of the wiring itself can be lowered, and the mounting state of the IC chip can be confirmed.
  • a mounting inspection method that facilitates the above.
  • an object of the present invention is to provide an image display device and a mounting inspection method thereof that make it easy to check the COG mounting state of an IC chip that is COG mounted on a substrate.
  • the present invention provides an image display panel having a TFT array substrate, an IC chip mounted COG on the image display panel, and an FPC electrically connected to the IC chip.
  • the IC chip includes a plurality of dummy pads
  • the FPC includes an FPC side connection pad
  • the TFT array substrate is connected to the dummy pads for a plurality of ICs.
  • a first connection wiring having a pad and an FPC connection pad that is ACF-connected to the FPC side connection pad, and electrically connecting the IC connection pad and the FPC connection pad to the TFT array substrate;
  • the resistance value related to the COG mounting state of the IC chip can be grasped by measuring the electrical resistance between the test pads provided in the FPC, and it can be checked whether the COG mounting state of the IC chip is good or not. .
  • the short circuit wiring for short-circuiting the dummy pads provided on the IC chip is provided in the FPC, the wiring design in the IC chip is not complicated and is easy.
  • the FPC since there are fewer wiring design restrictions than in the IC chip, a high degree of design freedom can be obtained.
  • the FPC uses a low-resistance metal material, the wiring resistance is reduced and the mounting state of the IC chip can be easily confirmed. That is, it is possible to obtain an image display device that facilitates confirmation of the COG mounting state of the IC chip.
  • Each of the dummy pads includes a first connection dummy pad that is electrically connected to the first connection wiring, and a short-circuit dummy pad that is electrically connected to the short-circuit wiring, and the FPC-side connection pad includes the first connection wiring.
  • a second connection pad electrically connected to the connection dummy pad and the test pad; a second short circuit pad electrically connected to the short-circuit dummy pad and the short-circuit wiring; and via the short-circuit wiring provided in the FPC. Therefore, it is preferable that the mounting state of the IC chip can be inspected.
  • a plurality of the IC chips are COG-mounted on the image display panel, and the dummy pad, the IC connection pad, the FPC side connection pad, the first connection wiring, and the test are provided for each IC chip.
  • a configuration in which a pad, the second connection wiring, and the short-circuit wiring are provided may be employed.
  • the plurality of IC chips are COG mounted on the image display panel, and the dummy pads, the IC connection pads, the FPC side connection pads, the first connection wirings, and the A second connection wiring and the short-circuit wiring are provided, a connection short-circuit wiring for electrically connecting the FPC-side connection pads corresponding to the IC chips adjacent to each other is provided, and a common pair of the plurality of IC chips is provided.
  • the structure provided with the said test pad may be sufficient.
  • a chip resistor may be disposed on the connection short-circuit wiring, and the second connection wiring may be extended to the input terminal portion of the FPC.
  • the present invention is a mounting inspection method for an image display device having the above-described configuration, wherein the mounting state of the IC chip is inspected by measuring the electrical resistance between the test pads via a short-circuit wiring provided in the FPC. It is characterized by that. According to this configuration, it is possible to obtain a mounting inspection method for an image display device that facilitates confirmation of the COG mounting state of the IC chip.
  • a plurality of IC chips are COG mounted on the image display panel, and the FPC side connection pads of adjacent IC chips are electrically connected to each other.
  • a configuration may be employed in which the mounting state of the plurality of IC chips is collectively checked by providing wiring on the FPC and measuring the electrical resistance between the test pads corresponding to the plurality of IC chips.
  • connection wiring may be extended to the input terminal portion of the FPC, and the COG mounting state of the IC chip may be inspected at the same time at each inspection such as lighting inspection of the image display panel.
  • the present invention it is possible to confirm the COG mounting state of the IC chip by measuring the electrical resistance between the test pads provided in the FPC.
  • the short circuit wiring for short-circuiting the dummy pads provided on the IC chip is provided in the FPC, the wiring design in the IC chip is not complicated and is easy.
  • the FPC since there are fewer wiring design restrictions than in the IC chip, a high degree of design freedom can be obtained.
  • the FPC uses a low-resistance metal material, the wiring resistance is reduced and the mounting state of the IC chip can be easily confirmed. That is, it is possible to obtain an image display device and its mounting inspection method that facilitate confirmation of the IC chip COG mounting state.
  • FIG. 1 is a schematic plan view illustrating a configuration of an image display device according to the present invention. It is a schematic sectional drawing explaining the mounting structure of an IC chip. It is a principal part enlarged view explaining the connection relation of IC chip and FPC. It is a schematic explanatory drawing explaining the connection relation of IC chip of 1st Embodiment which concerns on this invention, and FPC. It is a schematic explanatory drawing explaining the connection relation of IC chip of 2nd Embodiment which concerns on this invention, and FPC. It is a schematic explanatory drawing explaining the connection relation of IC chip of 3rd Embodiment which concerns on this invention, and FPC. It is a principal part enlarged view explaining the connection relation of the conventional IC chip and FPC.
  • An image display device 1 includes an image display panel 2 having a TFT array substrate, an IC chip 5 (5A, 5B, 5C) that is COG mounted on the image display panel 2, and an electrical connection to the IC chip. It is a display apparatus provided with FPC6 by which it is used, For example, it is used suitably for the liquid crystal display device used for a mobile telephone, a smart phone, a tablet terminal, etc.
  • the image display panel 2 includes a TFT array substrate 3 that is an active matrix substrate including a switching element such as a TFT (Thin Film Transistor), and a counter substrate 4 facing the TFT array substrate 3, and a liquid crystal is provided between these substrates. Is configured.
  • a switching element such as a TFT (Thin Film Transistor)
  • a counter substrate 4 facing the TFT array substrate 3
  • a liquid crystal is provided between these substrates. Is configured.
  • the TFT array substrate 3 has a TFT array structure and predetermined wiring formed on a glass substrate, and connection portions such as electrodes and connection pads are provided at predetermined positions.
  • a plurality of IC chips 5 (5A, 5B, 5C) are COG-mounted on this connection portion, and a control signal, a video signal, a power supply, and the like are supplied via the FPC 6 (flexible printed wiring board).
  • a COG mounting method for directly mounting an IC chip on a substrate is used as a mounting method for the IC chip 5 described above. Further, an ACF connection method is adopted in which an IC chip is fixed by thermocompression bonding with an anisotropic conductive film (ACF) on a connection portion provided on the substrate.
  • ACF anisotropic conductive film
  • a resistance measuring instrument is connected to test pads 41 and 42 provided on the FPC 6, and the FPC 6, TFT array substrate 3, and IC chip are connected from the test pad 41 to the test pad 42.
  • 5 (5A, 5B, 5C) is measured to measure whether the IC chip 5 (5A, 5B, 5C) is correctly mounted.
  • test pads are provided on the IC chips 5A, 5B, and 5C, respectively, and these are electrically connected via the short-circuit wirings 23 (23A, 23B, and 23C) provided on the FPC 6, respectively.
  • dummy pads are provided on the IC chips 5A, 5B, and 5C, respectively, and these are electrically connected via the short-circuit wirings 23 (23A, 23B, and 23C) provided on the FPC 6, respectively.
  • These test pads 41, 42 are connected to a pair of test pads 41, 42 on the left and right sides, and the electrical resistance between these test pads 41, 42 is measured to simultaneously inspect the mounting state of the IC chips 5A, 5B, 5C. .
  • Each IC chip 5A, 5B, and 5C can be provided with a test pad to inspect the mounting state independently. Before explaining these mounting inspection methods, first, FIG. The mounting configuration of the IC chip will be described with reference to FIG.
  • the IC chip 5 (5A, 5B, 5C) is mounted via the anisotropic conductive film 7 on the TFT array substrate 3 protruding outward not facing the counter substrate 4.
  • the FPC 6 is mounted on the outside via an anisotropic conductive film 7, and the FPC 6 and the IC chip 5 (5A, 5B, 5C) are electrically connected via connection wiring.
  • an FPC connection pad 11 and an IC connection pad 12 (12a, 12b) are provided on the TFT array substrate 3, and an FPC side connection pad 60 is provided on the FPC 6, and the IC chip 5 (5A 5B, 5C) are provided with dummy pads 50 (51, 52), for example, and these pads are electrically connected to each other by ACF connection.
  • the dummy pads 50 are ACF connected to the IC connection pads 12 (12a, 12b), and the FPC side connection pads 60 are ACF connected to the FPC connection pads 11 via the anisotropic conductive film 7.
  • the FPC connection pad 11 and the IC connection pad 12 are connected via a connection wiring (first connection wiring 21).
  • the IC chip 5 (5A, 5B, 5C), the TFT array substrate 3, and the FPC 6 are electrically connected.
  • the FPC-side connection pad 60 is connected to a connection wiring (second connection wiring 22), and a test pad described later is connected to the second connection wiring 22.
  • FIG. 3 shows a state in which the IC chip 5 and the FPC 6 are electrically connected on the TFT array substrate 3.
  • Dummy pads 50 are provided on both ends of the IC chip 5 respectively.
  • the dummy pad 50 includes a first dummy pad 51 and a second dummy pad 52. Both dummy pads are electrically connected to each other and short-circuited.
  • the FPC 6 is provided with FPC-side connection pads 60 corresponding to the dummy pads 50, and a first connection pad 61 and a second dummy pad that are electrically connected to the first dummy pad 51, respectively.
  • a second connection pad 62 electrically connected to 52.
  • the first dummy pad 51 and the first connection pad 61 are electrically connected via the first connection wiring 21A, and the second dummy pad 52 and the second connection pad 62 are first connection wiring. It is electrically connected via 21B.
  • the first connection pads 61 are connected to the test pads 41 and 42 via the second connection wiring 22, and the second connection pads 62 at both ends are connected to each other via the short-circuit wiring 23 provided on the FPC 6 side. Electrically connected.
  • the second connection pad 62 corresponds to the short-circuit side, it is referred to as a second short-circuit pad 62.
  • the first connection pad 61 is called the second connection pad 61 because it is connected to the first dummy pad 51 and the test pads 41, 42.
  • the first dummy pad 51 connected to the second connection pad 61 is referred to as a first connection dummy pad 51
  • the second dummy pad 52 connected to the second short-circuit pad 62 is referred to as a short-circuit dummy pad 52.
  • each of the dummy pads 50 includes a first connection dummy pad 51 that is electrically connected to the first connection wiring 21 and a short-circuit dummy pad 52 that is electrically connected to the short-circuit wiring 23, and the FPC-side connection pad 60.
  • the mounting state of the IC chip 5 can be inspected via the short-circuit wiring 23 provided in the FPC 6.
  • test pad 41 ⁇ second connection wiring 22 ⁇ second connection pad 61 ⁇ first connection wiring 21A ⁇ first connection dummy pad 51 ⁇ short circuit dummy pad 52 ⁇ second connection.
  • the electrical flow between the test pads 41 and 42 includes the FPC 6, the ACF connection between the FPC 6 and the TFT array substrate 3, the ACF connection between the IC chip 5 mounted with the COG and the TFT array substrate 3,
  • the electric flow reflects the connection state between the IC chip 5 and the TFT array substrate 3. Therefore, by measuring the electrical resistance between the test pads 41 and 42, it is possible to confirm whether or not the connection state of the ACF connection portion is good.
  • the electrical resistance between the test pads 41 and 42 shows a predetermined low resistance value, but if the IC chip 5 has a poor COG mounting state, A high resistance value will be exhibited.
  • the mounting condition of the IC chip 5 is determined by measuring the electrical resistance between the test pads 41 and 42 via the short-circuit wiring 23 and the test pads 41 and 42 provided in the FPC 6. Can be confirmed.
  • a conventional image display device 1A in which short-circuit wiring is provided on the IC chip 5 or the panel will be described with reference to FIG.
  • the wiring design of the IC chip 5 becomes complicated and the degree of freedom in design is limited.
  • the wiring resistance increases as compared with the case where the short-circuit wiring 23 is provided in the FPC 6, which causes a problem.
  • the wiring pattern of the IC chip becomes complicated, it becomes impossible to easily cope with high density and high functionality of circuit components, which is disadvantageous for downsizing and downsizing of the device.
  • the short-circuit wiring 23 is provided on the panel side, it is the same that the wiring design of the panel becomes complicated and the degree of freedom in design is limited.
  • the short circuit wiring 23 and the test pads 41 and 42 are provided in the FPC 6, the wiring design in the IC chip and the wiring design of the panel are not complicated and easy. Further, since the FPC 6 uses a low-resistance metal material, the wiring resistance is reduced, and the mounting state of the IC chip can be easily confirmed. In addition, when a plurality of IC chips are COG mounted on one image display panel, test pads 41 and 42 may be provided for each IC chip, and the mounting of each may be confirmed individually. Since a plurality of IC chips may be simultaneously confirmed through the test pads 41 and 42, each embodiment of these mounting inspection methods will be described below.
  • FIG. 4 is a schematic explanatory view for explaining the connection relationship between the IC chip and the FPC according to the first embodiment.
  • Test pads 41 and 42 are provided for each IC chip of the plurality of IC chips, respectively. Each of them is configured to check the mounting individually.
  • test pads are provided on these IC chips 5A, 5B, and 5C, respectively.
  • 41 (41A, 41B, 41C) and 42 (42A, 42B, 42C) are provided to form a circuit that enables inspection of mounting confirmation.
  • a pair of dummy pads 50 (first connection dummy pad 51 and short-circuit dummy pad 52) is provided on each IC chip 5A, 5B, 5C.
  • the FPC 6 is connected to the FPC-side connection pads 60 (second connection pads 61, second short-circuit pads 62), short-circuit wirings 23 (23A, 23B, 23C) and test pads 41, 42, respectively, with the IC chips 5A, 5B, 5C.
  • the electrical resistance between the test pads 41A and 42A is measured to confirm the mounting state of the IC chip 5A
  • the electrical resistance between the test pads 41B and 42B is measured to confirm the mounting state of the IC chip 5B
  • the test pad The mounted state of the IC chip 5C can be confirmed by measuring the electrical resistance between 41C and 42C.
  • FIG. 5 is a schematic explanatory diagram for explaining the connection relationship between the IC chip and the FPC according to the second embodiment.
  • a common pair of test pads 41 and 42 are provided for a plurality of IC chips, In this configuration, the mounting state of the IC chip is confirmed at the same time.
  • a pair of dummy pads 50 (first connection dummy pad 51, short circuit dummy pad 52) is provided on each IC chip 5A, 5B, 5C, and FPC side connection pad 60 (second connection pad 61, second connection pad 61) is provided on FPC 6.
  • the provision of the two short-circuit pads 62), the short-circuit wiring 23 (23A, 23B, 23C) and the test pads 41, 42 is the same as in the first embodiment.
  • test pads 41 and 42 are provided for a plurality of IC chips, and the test pads 41 are connected to the first connection dummy pads 51 and the second connection pads 61 on the IC chip 5A side.
  • the test pad 42 is connected to the first connection dummy pad 51 and the second connection pad 61 on the IC chip 5C side.
  • each IC chip 5A, 5B, 5C is electrically connected in series via the connection short-circuit wiring 24 mounted on the FPC 6.
  • the second connection pad 61 on the right end side for the IC chip 5A and the second connection pad 61 on the left end side for the IC chip 5B are connected via the connection short-circuit wiring 24, and the second connection pad 61 on the right end side for the IC chip 5B is connected.
  • the two connection pads 61 and the second connection pad 61 on the left end side for the IC chip 5 ⁇ / b> C are connected via the connection short-circuit wiring 24.
  • a chip resistor 25 (0 ⁇ jumper) on the connection short-circuit wiring 24.
  • the chip resistor 25 (0 ⁇ jumper) is temporarily removed, and the resistance value of each pad is measured. By using it as a pad, the mounting state of each IC chip 5A, 5B, 5C can be confirmed individually.
  • FIG. 6 is a schematic explanatory view for explaining the connection relationship between the IC chip and the FPC according to the third embodiment.
  • a pair of test pads 41 and 42 are provided for a plurality of IC chips, and all the IC chips are provided. It is the same as that of said 2nd Embodiment that it was set as the structure which confirms the mounting state of these simultaneously.
  • the present embodiment is different in that the second connection wiring 22 is extended from the test pads 41 and 42 to the input terminal portion 63 of the FPC 6.
  • connection wirings 26 and 26 extending from the test pads 41 and 42 to the input terminal portion 63 of the FPC 6 are provided.
  • the mounting state of the IC chips 5A, 5B, and 5C is obtained by connecting an electrical resistance measuring instrument to the input terminal portion 63 and measuring the electrical resistance between both terminals of the connection wirings 26 and 26. Can be checked at a time.
  • the electrical resistance between the connection wirings 26 and 26 is measured at the same time, so that the IC chip 5A is simultaneously checked with the lighting of each light emitting element. 5B and 5C can be confirmed.
  • the dummy pads are provided on the IC chip to be COG mounted on the image display panel, and the short-circuit wiring for short-circuiting the dummy pads is provided in the FPC.
  • Wiring design in the IC chip is not complicated and easy.
  • the FPC since there are fewer wiring design restrictions than in the IC chip, a high degree of design freedom can be obtained. Further, since the FPC uses a low-resistance metal material, the wiring resistance is reduced and the mounting state of the IC chip can be easily confirmed.
  • the electrical resistance between the test pads is measured via the test pads provided on the FPC and the short-circuit wiring, so that the IC chip mounted on the substrate is COG-mounted. Since the quality of the mounting state can be confirmed, wiring design for confirmation is facilitated, the wiring resistance is reduced, and the mounting state of the IC chip can be accurately confirmed.
  • the mounting state of the IC chip mounted on the substrate can be easily inspected via the test pad and short-circuit wiring provided on the FPC, so the design of the test pad and short-circuit wiring for mounting inspection can be facilitated and the device can be made compact. And can easily cope with downsizing.
  • the image display apparatus and the mounting inspection method according to the present invention can achieve downsizing of the apparatus and reduction in manufacturing cost.
  • the image display apparatus and the mounting inspection method according to the present invention can easily inspect the mounting state of the IC chip mounted on the substrate by COG, and can be suitably used for an image display apparatus that is required to be more compact. .

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Abstract

基板にＣＯＧ実装されるＩＣチップのＣＯＧ実装状態の確認が容易となる画像表示装置およびその実装検査方法を提供する。ＴＦＴアレイ基板を有する画像表示パネルと該画像表示パネルにＣＯＧ実装されるＩＣチップ（５）と、該ＩＣチップに電気的に接続されるＦＰＣ（６）と、を備えた画像表示装置（１）において、ＴＦＴアレイ基板（３）にＩＣ接続用パッドとＦＰＣ接続用パッドとを電気的に接続する第１接続配線（２１）を設け、ＦＰＣに、テストパッド（４１、４２）と、該テストパッドとＦＰＣ側接続パッド（６０）とを電気的に接続する第２接続配線（２２）と、ＦＰＣ側接続パッドを介してダミーパッド同士を短絡する短絡配線（２３）と、を設けた構成とし、テストパッド間の電気抵抗を測定することにより、ＩＣチップの実装状態を検査する実装検査方法とした。

Description

画像表示装置およびその実装検査方法
　本発明は、画像表示パネルを駆動するＩＣチップおよびＦＰＣを備えた画像表示装置に関し、特に、ＴＦＴアレイ基板上にＩＣチップをＣＯＧ実装した画像表示パネルの実装後の接続を検査する画像表示装置およびその実装検査方法に関する。
　近年、ＩＣチップ（半導体チップ）等の電子部品を搭載した基板を備える電子機器が多く出回っている。例えば、液晶表示装置の液晶表示パネルを駆動するための基板にはこれらの電子部品が多く実装されている。
　この実装方法として、ガラス基板上に直接ＩＣチップを実装するＣＯＧ実装方法が広く用いられている。また、ガラス基板上に設ける配線接続パッドの上に異方性導電膜を介装してＩＣチップを加熱圧着して固定するＡＣＦ接続方法が採用されている。
　液晶表示装置などの画像表示装置においては、１枚のパネルに多数のＡＣＦ接続部分があり、この中で１箇所でも接続不良があると、画像が正しく表示されず画像表示装置の信頼性が悪化する。そのために、ＣＯＧ実装後に、この電気的な接続を確認する検査工程が設けられている。
　この実装検査方法として、例えば、異方性導電膜に含まれる導電粒子によりガラス基板に生じる圧痕を観察する方法や、実装されたＩＣチップ内で短絡された少なくとも２つ以上の接続端子パッドを外部へ引き出して、この間の電気抵抗を測定することによりＣＯＧ実装状態を検査する方法が知られている。
　例えば、ＣＯＧ実装するＩＣチップに電気抵抗測定用のダミーパッドを少なくとも２個設け、これらをＩＣチップ内で短絡させると共に、ＦＰＣに設けるテストパッドに引出配線を介して接続し、テストパッドに抵抗値確認用検査プローブを電気的に接続して、ダミーパッド間の電気抵抗を測定する実装検査方法が既に提案されている（例えば、特許文献１参照）。
特開２００９－２８２２８５号公報
　しかしながら、特許文献１に記載された実装検査方法では、ＩＣチップに設けるダミーパッド同士をＩＣチップ内で短絡させるようにしているので、その配線設計に対する制約が厳しくなってしまい、余裕を持った配線設計は困難となる。
　また、上記配線を設けることができたとしても、ＩＣチップに短絡配線を設ける構成では配線幅が小さくなってしまい、配線自体の抵抗値が高くなって、本来確認すべきＣＯＧ実装されたダミーパッド間の抵抗値の判定が困難になるという問題がある。
　そのために、ＩＣチップのＣＯＧ実装状態を検査する際に、ＩＣチップに設けるダミーパッド間を短絡するための配線設計を容易とし、配線自体の抵抗値も低くできて、ＩＣチップの実装状態の確認が容易となる実装検査方法が望まれている。
　そこで本発明は、上記問題点に鑑み、基板にＣＯＧ実装されるＩＣチップのＣＯＧ実装状態の確認が容易となる画像表示装置およびその実装検査方法を提供することを目的とする。
　上記目的を達成するために本発明は、ＴＦＴアレイ基板を有する画像表示パネルと該画像表示パネルにＣＯＧ実装されるＩＣチップと、該ＩＣチップに電気的に接続されるＦＰＣと、を備えた画像表示装置であって、前記ＩＣチップは、複数のダミーパッドを有し、前記ＦＰＣは、ＦＰＣ側接続パッドを有し、前記ＴＦＴアレイ基板は、前記ダミーパッドとＡＣＦ接続される複数のＩＣ接続用パッド、および、前記ＦＰＣ側接続パッドとＡＣＦ接続されるＦＰＣ接続用パッドを有し、前記ＴＦＴアレイ基板に、前記ＩＣ接続用パッドと前記ＦＰＣ接続用パッドとを電気的に接続する第１接続配線を設け、前記ＦＰＣに、テストパッドと、該テストパッドと前記ＦＰＣ側接続パッドとを電気的に接続する第２接続配線と、前記ＦＰＣ側接続パッドを介して前記ダミーパッド同士を短絡する短絡配線と、を設けたことを特徴としている。
　この構成によると、ＦＰＣに設けるテストパッド間の電気抵抗を測定することによりＩＣチップのＣＯＧ実装状態に係る抵抗値を把握することができ、ＩＣチップのＣＯＧ実装状態が良好か否かを検査できる。また、ＩＣチップに設けるダミーパッド同士を短絡する短絡配線をＦＰＣに設けているので、ＩＣチップ内における配線設計が複雑にならず容易になる。また、ＦＰＣ上であれば、ＩＣチップ内と比較して配線設計の制約が少ないので高い設計自由度を得ることができる。さらに、ＦＰＣは低抵抗の金属材料を用いているので、配線抵抗が小さくなって、ＩＣチップの実装状態の確認を容易に行うことができる。すなわち、ＩＣチップのＣＯＧ実装状態の確認が容易となる画像表示装置を得ることができる。
　前記ダミーパッドは、それぞれ、第１接続配線に電気的に接続する第１接続ダミーパッドと、前記短絡配線に電気的に接続する短絡ダミーパッドを有し、前記ＦＰＣ側接続パッドは、前記第１接続ダミーパッドおよび前記テストパッドに電気的に接続する第２接続パッドと、前記短絡ダミーパッドおよび前記短絡配線に電気的に接続する第２短絡パッドを有し、ＦＰＣに設けた前記短絡配線を介して、ＩＣチップの実装状態を検査可能にしていることが好ましい。
　また、前記画像表示パネルに複数の前記ＩＣチップをＣＯＧ実装し、それぞれの前記ＩＣチップ毎に、それぞれ前記ダミーパッドと前記ＩＣ接続用パッドと前記ＦＰＣ側接続パッドと前記第１接続配線と前記テストパッドと前記第２接続配線と前記短絡配線とを設けた構成でもよい。
　また、前記画像表示パネルに複数の前記ＩＣチップをＣＯＧ実装し、それぞれの前記ＩＣチップ毎に、それぞれ前記ダミーパッドと前記ＩＣ接続用パッドと前記ＦＰＣ側接続パッドと、前記第１接続配線と前記第２接続配線と前記短絡配線とを設け、互いに隣り合うＩＣチップに対応した前記ＦＰＣ側接続パッド同士を電気的に接続する接続短絡配線を設け、複数の前記ＩＣチップに対して共通した一対の前記テストパッドを設けた構成であってもよい。
　また、前記接続短絡配線にチップ抵抗器を配設してもよく、第２接続配線を前記ＦＰＣの入力端子部まで延設した構成であってもよい。
　また本発明は、上記構成の画像表示装置の実装検査方法であって、ＦＰＣに設けた短絡配線を介して、前記テストパッド間の電気抵抗を測定することにより、ＩＣチップの実装状態を検査することを特徴としている。この構成によると、ＩＣチップのＣＯＧ実装状態の確認が容易となる画像表示装置の実装検査方法を得ることができる。
　また本発明は上記構成の画像表示装置の実装検査方法において、前記画像表示パネルに複数のＩＣチップをＣＯＧ実装し、互いに隣り合うＩＣチップのＦＰＣ側接続用パッド同士を電気的に接続する接続短絡配線をＦＰＣに設け、複数のＩＣチップに対応したテストパッド間の電気抵抗を測定することにより、複数の前記ＩＣチップの実装状態を一括に検査する構成であってもよい。
　また、第２接続配線をＦＰＣの入力端子部まで延設し、画像表示パネルの点灯検査などの各検査時にＩＣチップのＣＯＧ実装状態も同時に検査する構成であってもよい。
　本発明によれば、ＦＰＣに設けるテストパッド間の電気抵抗を測定することによりＩＣチップのＣＯＧ実装状態を確認することが可能になる。また、ＩＣチップに設けるダミーパッド同士を短絡する短絡配線をＦＰＣに設けているので、ＩＣチップ内における配線設計が複雑にならず容易になる。また、ＦＰＣ上であれば、ＩＣチップ内と比較して配線設計の制約が少ないので高い設計自由度を得ることができる。さらに、ＦＰＣは低抵抗の金属材料を用いているので、配線抵抗が小さくなって、ＩＣチップの実装状態の確認を容易に行うことができる。すなわち、ＩＣチップのＣＯＧ実装状態の確認が容易となる画像表示装置およびその実装検査方法を得ることができる。
本発明に係る画像表示装置の構成を説明する概略平面図である。 ＩＣチップの実装構成を説明する概略断面図である。 ＩＣチップとＦＰＣとの接続関係を説明する要部拡大図である。 本発明に係る第１実施形態のＩＣチップとＦＰＣとの接続関係を説明する概略説明図である。 本発明に係る第２実施形態のＩＣチップとＦＰＣとの接続関係を説明する概略説明図である。 本発明に係る第３実施形態のＩＣチップとＦＰＣとの接続関係を説明する概略説明図である。 従来のＩＣチップとＦＰＣとの接続関係を説明する要部拡大図である。
　以下に本発明の実施形態を図面を参照して説明するが、本発明はこれにより何ら制限されるものではない。また、同一構成部材については同一の符号を用い、重複する説明は適宜省略する。まず本実施形態に係る画像表示装置の一例について、図１を用いて説明する。
　本発明に係る画像表示装置１は、ＴＦＴアレイ基板を有する画像表示パネル２と該画像表示パネル２にＣＯＧ実装されるＩＣチップ５（５Ａ、５Ｂ、５Ｃ）と、該ＩＣチップに電気的に接続されるＦＰＣ６と、を備えた表示装置であって、例えば、携帯電話やスマートフォンやタブレット端末などに用いられる液晶表示装置に好適に用いられる。
　画像表示パネル２は、ＴＦＴ（Thin　Film　Transistor）等のスイッチング素子を含むアクティブマトリックス基板であるＴＦＴアレイ基板３と、このＴＦＴアレイ基板３に対向する対向基板４とを備え、これらの基板間に液晶が封入されて構成される。
　ＴＦＴアレイ基板３はガラス基板にＴＦＴアレイ構造と所定の配線が形成されており、所定の位置に電極や接続パッドなどの接続部が設けられている。そして、この接続部の上に複数のＩＣチップ５（５Ａ、５Ｂ、５Ｃ）がＣＯＧ実装されており、ＦＰＣ６（フレキシブルプリント配線基板）を介して制御信号や映像信号や電源などが供給される。
　上記のＩＣチップ５の実装方法として、基板上に直接ＩＣチップを実装するＣＯＧ実装方法を用いる。また、基板上に設ける接続部の上に異方性導電膜（ＡＣＦ）を介装してＩＣチップを加熱圧着して固定するＡＣＦ接続方法が採用される。
　そして、ＣＯＧ実装後に、この電気的な接続を確認する検査工程が設けられている。例えば、図１に示す画像表示装置１の場合は、ＦＰＣ６に設けるテストパッド４１、４２に抵抗測定器を接続して、テストパッド４１からテストパッド４２に至る、ＦＰＣ６とＴＦＴアレイ基板３とＩＣチップ５（５Ａ、５Ｂ、５Ｃ）とを流れる電流の電気抵抗を測定することにより、ＩＣチップ５（５Ａ、５Ｂ、５Ｃ）が正しく実装されているか否かを測定可能な構成とされる。
　例えば、ＩＣチップ５Ａ、５Ｂ、５Ｃに検査用のパッド（ダミーパッドと称する）をそれぞれ設け、これらをＦＰＣ６に設ける短絡配線２３（２３Ａ、２３Ｂ、２３Ｃ）を介してそれぞれ電気的に接続し、これらを連結して、左右に一対のテストパッド４１、４２に接続して、これらのテストパッド４１、４２間の電気抵抗を測定することにより、ＩＣチップ５Ａ、５Ｂ、５Ｃの実装状態を同時に検査する。
　また、それぞれのＩＣチップ５Ａ、５Ｂ、５Ｃ毎に、それぞれテストパッドを設けて、それぞれ単独に実装状態を検査することが可能であり、これらの実装検査方法について説明する前に、先ず、図２を用いてＩＣチップの実装構成について説明する。
　図２に示すように、対向基板４に対向していない外側に突出しているＴＦＴアレイ基板３に異方性導電膜７を介してＩＣチップ５（５Ａ、５Ｂ、５Ｃ）が実装される。また、その外側に、ＦＰＣ６が異方性導電膜７を介して実装されており、ＦＰＣ６とＩＣチップ５（５Ａ、５Ｂ、５Ｃ）は接続配線を介して電気的に接続されている。
　すなわち、ＴＦＴアレイ基板３上にはＦＰＣ接続用パッド１１とＩＣ接続用パッド１２（１２ａ、１２ｂ）が設けられており、ＦＰＣ６にはＦＰＣ側接続パッド６０が設けられており、ＩＣチップ５（５Ａ、５Ｂ、５Ｃ）には、例えば、ダミーパッド５０（５１、５２）が設けられていて、これらのパッド同士をＡＣＦ接続により電気的に接続している。
　例えば、ダミーパッド５０（５１、５２）はＩＣ接続用パッド１２（１２ａ、１２ｂ）にＡＣＦ接続され、ＦＰＣ側接続パッド６０はＦＰＣ接続用パッド１１に異方性導電膜７を介してＡＣＦ接続される。ＦＰＣ接続用パッド１１とＩＣ接続用パッド１２とは接続配線（第１接続配線２１）を介して接続される。
　上記構成により、ＩＣチップ５（５Ａ、５Ｂ、５Ｃ）とＴＦＴアレイ基板３とＦＰＣ６とが電気的に接続される。また、ＦＰＣ側接続パッド６０は、接続配線（第２接続配線２２）に接続しており、この第２接続配線２２に後述するテストパッドを接続している。
　次に、ＩＣチップ５の実装状態の確認を容易に行うことができる本実施形態に係るＩＣチップとＦＰＣとの接続関係について、図３に示す要部拡大図を用いて説明する。
　図３には、ＩＣチップ５とＦＰＣ６とがＴＦＴアレイ基板３上で電気的に接続された状態を示している。ＩＣチップ５の両端側にそれぞれダミーパッド５０が設けられている。また、このダミーパッド５０は第１のダミーパッド５１と第２のダミーパッド５２をそれぞれ備えている。この両ダミーパッドは互いに電気的に接続され短絡している。
　ＦＰＣ６には、ダミーパッド５０に対応してＦＰＣ側接続パッド６０が設けられており、それぞれ、第１のダミーパッド５１に電気的に接続される第１の接続用パッド６１と第２のダミーパッド５２に電気的に接続される第２の接続用パッド６２を備える。
　第１のダミーパッド５１と第１の接続用パッド６１とは第１接続配線２１Ａを介して電気的に接続し、第２のダミーパッド５２と第２の接続用パッド６２とは第１接続配線２１Ｂを介して電気的に接続している。そして、第１の接続用パッド６１は第２接続配線２２を介してテストパッド４１、４２に接続しており、両端の第２の接続用パッド６２同士はＦＰＣ６側に設ける短絡配線２３を介して電気的に接続している。
　すなわち、第２の接続用パッド６２は短絡側に相当するので第２短絡パッド６２と称する。第１の接続用パッド６１は第１のダミーパッド５１とテストパッド４１、４２とに接続されるので第２接続パッド６１と称する。また、この第２接続パッド６１に接続する第１のダミーパッド５１は第１接続ダミーパッド５１と称し、第２短絡パッド６２に接続する第２のダミーパッド５２は短絡ダミーパッド５２と称することにする。
　すなわち、ダミーパッド５０は、それぞれ、第１接続配線２１に電気的に接続する第１接続ダミーパッド５１と、短絡配線２３に電気的に接続する短絡ダミーパッド５２を有し、ＦＰＣ側接続パッド６０は、第１接続ダミーパッド５１およびテストパッド４１、４２に電気的に接続する第２接続パッド６１と、短絡ダミーパッド５２および短絡配線２３に電気的に接続する第２短絡パッド６２を有し、ＦＰＣ６に設けた短絡配線２３を介して、ＩＣチップ５の実装状態を検査可能にしている。
　従って、テストパッド４１、４２間の電気的な接続は、テストパッド４１→第２接続配線２２→第２接続パッド６１→第１接続配線２１Ａ→第１接続ダミーパッド５１→短絡ダミーパッド５２→第１接続配線２１Ｂ→第２短絡パッド６２→短絡配線２３→第２短絡パッド６２→第１接続配線２１Ｂ→短絡ダミーパッド５２→第１接続ダミーパッド５１→第１接続配線２１Ａ→第２接続パッド６１→第２接続配線２２→テストパッド４２と接続されている。
　上記したように、テストパッド４１、４２間の電気流れは、ＦＰＣ６と、このＦＰＣ６とＴＦＴアレイ基板３とのＡＣＦ接続と、ＣＯＧ実装されたＩＣチップ５とＴＦＴアレイ基板３とのＡＣＦ接続と、ＩＣチップ５と、ＴＦＴアレイ基板３との接続状態を反映した電気流れとなる。従って、テストパッド４１、４２間の電気抵抗を測定することにより、ＡＣＦ接続部の接続状態が良好であるか否かを確認できる構成となる。
　すなわち、ＩＣチップ５のＣＯＧ実装状態が良好であれば、テストパッド４１、４２間の電気抵抗は所定の低い抵抗値を示すが、ＩＣチップ５のＣＯＧ実装状態が良好でない場合には、比較的高い抵抗値を示すことになる。
　上記したように、本実施形態においては、ＦＰＣ６に設けた短絡配線２３およびテストパッド４１、４２を介してテストパッド４１、４２間の電気抵抗を測定することにより、ＩＣチップ５の実装状態の良否を確認することができる。一方、短絡配線をＩＣチップ５またはパネルに設けた従来構成の画像表示装置１Ａについて図７を用いて説明する。
　図７に示すように、例えば、ＩＣチップ５内に短絡配線２３を設けた構成では、ＩＣチップ５の配線設計が複雑になってしまい設計自由度が制限されて問題となる。また、短絡配線２３をＦＰＣ６に設けることに比較して配線抵抗が大きくなってしまい問題となる。また、ＩＣチップの配線パターンが複雑になれば、回路部品の高密度化、高機能化に対して容易には対応できなくなってしまい、装置のコンパクト化や小型化に対して不利になる。パネル側に短絡配線２３を設ける場合でも、パネルの配線設計が複雑になってしまい設計自由度が制限されて問題となることは同じである。
　本実施形態においては、ＦＰＣ６に短絡配線２３およびテストパッド４１、４２を設けているので、ＩＣチップ内における配線設計やパネルの配線設計が複雑にならず容易になる。また、ＦＰＣ６は低抵抗の金属材料を用いているので、配線抵抗が小さくなって、ＩＣチップの実装状態の確認を容易に行うことができる。また、一枚の画像表示パネルに複数のＩＣチップをＣＯＧ実装した場合には、それぞれのＩＣチップ毎に、それぞれテストパッド４１、４２を設けて、それぞれを個別に実装確認してもよく、共通のテストパッド４１、４２を介して複数のＩＣチップを同時に実装確認する構成であってもよいので、これらの実装検査方法の各実施形態について以下説明する。
〈第１実施形態〉
　図４を用いて第１実施形態の画像表示装置の実装検査方法について説明する。この図４は、第１実施形態のＩＣチップとＦＰＣとの接続関係を説明する概略説明図であって、複数のＩＣチップのそれぞれのＩＣチップ毎に、それぞれテストパッド４１、４２を設けて、それぞれを個別に実装確認する構成としたものである。
　例えば、ＴＦＴアレイ基板３と対向基板４とを備えた画像表示パネル２が３個のＩＣチップ５Ａ、５Ｂ、５Ｃを設けた構成であれば、これらのＩＣチップ５Ａ、５Ｂ、５Ｃにそれぞれテストパッド４１（４１Ａ、４１Ｂ、４１Ｃ）、４２（４２Ａ、４２Ｂ、４２Ｃ）を設けて実装確認の検査を可能にする回路を形成する。
　すなわち、それぞれのＩＣチップ５Ａ、５Ｂ、５Ｃに、ダミーパッド５０（第１接続ダミーパッド５１、短絡ダミーパッド５２）をそれぞれ一対設ける。また、ＦＰＣ６に、ＦＰＣ側接続パッド６０（第２接続パッド６１、第２短絡パッド６２）と短絡配線２３（２３Ａ、２３Ｂ、２３Ｃ）とテストパッド４１、４２をそれぞれのＩＣチップ５Ａ、５Ｂ、５Ｃに対応して設ける。
　そして、テストパッド４１Ａ、４２Ａ間の電気抵抗を測定してＩＣチップ５Ａの実装状態を確認し、テストパッド４１Ｂ、４２Ｂ間の電気抵抗を測定してＩＣチップ５Ｂの実装状態を確認し、テストパッド４１Ｃ、４２Ｃ間の電気抵抗を測定してＩＣチップ５Ｃの実装状態を確認することができる。
〈第２実施形態〉
　次に、図５を用いて第２実施形態の画像表示装置の実装検査方法について説明する。この図５は、第２実施形態のＩＣチップとＦＰＣとの接続関係を説明する概略説明図であって、複数のＩＣチップに対して共通の一対のテストパッド４１、４２を設けて、全てのＩＣチップの実装状態を同時に確認する構成としたものである。
　すなわち、それぞれのＩＣチップ５Ａ、５Ｂ、５Ｃに、ダミーパッド５０（第１接続ダミーパッド５１、短絡ダミーパッド５２）をそれぞれ一対設け、ＦＰＣ６に、ＦＰＣ側接続パッド６０（第２接続パッド６１、第２短絡パッド６２）と短絡配線２３（２３Ａ、２３Ｂ、２３Ｃ）とテストパッド４１、４２を設けることは、上記の第１実施形態と同じである。
　ただし、本実施形態では、複数のＩＣチップに対して共通した一対のテストパッド４１、４２を設け、テストパッド４１をＩＣチップ５Ａ側の第１接続ダミーパッド５１と第２接続パッド６１に連接し、テストパッド４２をＩＣチップ５Ｃ側の第１接続ダミーパッド５１と第２接続パッド６１に連接している点が異なる。
　また、それぞれのＩＣチップ５Ａ、５Ｂ、５Ｃを、ＦＰＣ６に実装した接続短絡配線２４を介して電気的に一連に接続して点が異なる。例えば、ＩＣチップ５Ａ用の右端側の第２接続パッド６１とＩＣチップ５Ｂ用の左端側の第２接続パッド６１とを接続短絡配線２４を介して接続し、ＩＣチップ５Ｂ用の右端側の第２接続パッド６１とＩＣチップ５Ｃ用の左端側の第２接続パッド６１とを接続短絡配線２４を介して接続する。
　上記構成の接続関係であれば、ＦＰＣ６に設けた一対のテストパッド４１、４２間の抵抗値を測定することで、ＩＣチップ５Ａ、５Ｂ、５Ｃの実装状態が正常か否かを一度に確認することができる。
　また、この接続短絡配線２４にチップ抵抗器２５（０Ωジャンパー）を配設しておくことが好ましい。この構成であれば、測定した抵抗値が高くて、ＩＣチップ５Ａ、５Ｂ、５Ｃの実装状態が不良であれば、チップ抵抗器２５（０Ωジャンパー）を一旦取り外して、それぞれのパッドを抵抗値測定用のパッドとして用いることで、それぞれのＩＣチップ５Ａ、５Ｂ、５Ｃの実装状態を個別に確認することができる。
〈第３実施形態〉
　次に、図６を用いて第３実施形態の画像表示装置の実装検査方法について説明する。この図６は、第３実施形態のＩＣチップとＦＰＣとの接続関係を説明する概略説明図であって、複数のＩＣチップに対して一対のテストパッド４１、４２を設けて、全てのＩＣチップの実装状態を同時に確認する構成としたことは、上記の第２実施形態と同じである。
　ただし、本実施形態は、第２接続配線２２をテストパッド４１、４２からＦＰＣ６の入力端子部６３まで延設した点が異なる。すなわち、第２実施形態における第２接続配線２２に加えてテストパッド４１、４２からＦＰＣ６の入力端子部６３に至る接続配線２６、２６を設けた構成としている。このような構成であれば、この入力端子部６３に電気抵抗測定器具を接続して接続配線２６、２６の両端子間の電気抵抗を測定することにより、ＩＣチップ５Ａ、５Ｂ、５Ｃの実装状態が正常か否かを一度に確認することができる。
　また、入力端子部６３にその他の測定器を装着して画像表示装置の各種検査を行う際に、同時に接続配線２６、２６が接続される両端子間の電気抵抗を測定することでも、ＩＣチップ５Ａ、５Ｂ、５Ｃの実装状態が正常か否かを確認することが可能になる。
　例えば、画像表示パネル２を実際に点灯して点灯検査を行う際に、同時に接続配線２６、２６間の電気抵抗を測定する構成とすることにより、各発光素子の点灯確認と同時に、ＩＣチップ５Ａ、５Ｂ、５Ｃの実装状態を確認することができる。
　すなわち、ＦＰＣ６の入力端子部６３まで延設した接続配線間の電気抵抗を測定することによりテストパッド４１、４２間の電気抵抗を測定したことと同じになって、ＩＣチップ５Ａ、５Ｂ、５Ｃの実装状態を確認することができる。
　上記の説明では、複数のＩＣチップ５を実装する例として３個のＩＣチップ５Ａ、５Ｂ、５Ｃを実装した例を示したが、３個に限定されるものではなく、実装する個数は２個でも４個でも４個以上であってもよいことは明らかである。
　上記したように、本発明に係る画像表示装置であれば、画像表示パネルにＣＯＧ実装するＩＣチップにダミーパッドを設け、このダミーパッド同士を短絡する短絡配線をＦＰＣに設けた構成としているので、ＩＣチップ内における配線設計が複雑にならず容易になる。また、ＦＰＣ上であれば、ＩＣチップ内と比較して配線設計の制約が少ないので高い設計自由度を得ることができる。さらに、ＦＰＣは低抵抗の金属材料を用いているので、配線抵抗が小さくなって、ＩＣチップの実装状態の確認を容易に行うことができる。
　また、本発明に係る画像表示装置の実装検査方法によれば、ＦＰＣに設けたテストパッドと短絡配線を介して、テストパッド間の電気抵抗を測定することにより、基板にＣＯＧ実装したＩＣチップの実装状態の良否を確認できるので、確認のための配線設計が容易となり、配線抵抗も小さくなって、ＩＣチップの実装状態の確認を精度よく行うことが可能になる。
　すなわち、本発明によれば、ＩＣチップのＣＯＧ実装状態の確認が容易となる画像表示装置およびその実装検査方法を得ることができる。
　また、ＦＰＣに設けたテストパッドと短絡配線を介して、基板にＣＯＧ実装したＩＣチップの実装状態を容易に検査できるので、実装検査用のテストパッドや短絡配線の設計が容易となり装置のコンパクト化や小型化にも容易に対応可能になる。
　また、ＩＣチップには左右両端に設けるダミーパッド同士を電気的に接続する短絡配線を設けなくてよいので、ＩＣチップの配線パターンが複雑にならず、ＩＣチップの小型化を図ることができる。そのため、回路部品の高密度化、高機能化に対応可能になり、装置の高性能化・小型化、およびコストダウンにも対応容易となる。すなわち、本発明に係る画像表示装置およびその実装検査方法であれば、装置のコンパクト化と製造コストの低減を図ることができる。
　そのために、本発明に係る画像表示装置およびその実装検査方法は、基板にＣＯＧ実装されるＩＣチップの実装状態を容易に検査でき、よりコンパクト化が求められる画像表示装置に好適に利用可能となる。
　　　１　　画像表示装置
　　　２　　画像表示パネル
　　　３　　ＴＦＴアレイ基板
　　　４　　対向基板
　　　５、５Ａ、５Ｂ、５Ｃ　　ＩＣチップ
　　　６　　ＦＰＣ
　　　７　　異方性導電膜
　　１１　　ＦＰＣ接続用パッド
　　１２　　ＩＣ接続用パッド
　　２１　　第１接続配線
　　２２　　第２接続配線
　　２３　　短絡配線
　　２４　　接続短絡配線
　　２５　　チップ抵抗器
　　４１　　テストパッド
　　４２　　テストパッド
　　５０　　ダミーパッド
　　５１　　第１接続ダミーパッド
　　５２　　短絡ダミーパッド
　　６０　　ＦＰＣ側接続パッド
　　６１　　第２接続パッド
　　６２　　第２短絡パッド
　　６３　　入力端子部

Claims (9)

  1. ＴＦＴアレイ基板を有する画像表示パネルと該画像表示パネルにＣＯＧ実装されるＩＣチップと、該ＩＣチップに電気的に接続されるＦＰＣと、を備えた画像表示装置であって、
    　前記ＩＣチップは、複数のダミーパッドを有し、
    　前記ＦＰＣは、ＦＰＣ側接続パッドを有し、
    　前記ＴＦＴアレイ基板は、前記ダミーパッドとＡＣＦ接続される複数のＩＣ接続用パッド、および、前記ＦＰＣ側接続パッドとＡＣＦ接続されるＦＰＣ接続用パッドを有し、
    　前記ＴＦＴアレイ基板に、前記ＩＣ接続用パッドと前記ＦＰＣ接続用パッドとを電気的に接続する第１接続配線を設け、
    　前記ＦＰＣに、テストパッドと、該テストパッドと前記ＦＰＣ側接続パッドとを電気的に接続する第２接続配線と、前記ＦＰＣ側接続パッドを介して前記ダミーパッド同士を短絡する短絡配線と、を設けたことを特徴とする画像表示装置。
  2. 前記ダミーパッドは、それぞれ、前記第１接続配線に電気的に接続する第１接続ダミーパッドと、前記短絡配線に電気的に接続する短絡ダミーパッドを有し、前記ＦＰＣ側接続パッドは、前記第１接続ダミーパッドおよび前記テストパッドに電気的に接続する第２接続パッドと、前記短絡ダミーパッドおよび前記短絡配線に電気的に接続する第２短絡パッドを有し、ＦＰＣに設けた前記短絡配線を介して、ＩＣチップの実装状態を検査可能にしたことを特徴とする請求項１に記載の画像表示装置。
  3. 前記画像表示パネルに複数の前記ＩＣチップをＣＯＧ実装し、それぞれの前記ＩＣチップ毎に、それぞれ前記ダミーパッドと前記ＩＣ接続用パッドと前記ＦＰＣ側接続パッドと前記第１接続配線と前記テストパッドと前記第２接続配線と前記短絡配線とを設けたことを特徴とする請求項１または２に記載の画像表示装置。
  4. 前記画像表示パネルに複数の前記ＩＣチップをＣＯＧ実装し、それぞれの前記ＩＣチップ毎に、それぞれ前記ダミーパッドと前記ＩＣ接続用パッドと前記ＦＰＣ側接続パッドと、前記第１接続配線と前記第２接続配線と前記短絡配線とを設け、互いに隣り合うＩＣチップに対応した前記ＦＰＣ側接続パッド同士を電気的に接続する接続短絡配線を設け、複数の前記ＩＣチップに対して共通した一対の前記テストパッドを設けたことを特徴とする請求項１または２に記載の画像表示装置。
  5. 前記接続短絡配線にチップ抵抗器を配設したことを特徴とする請求項４に記載の画像表示装置。
  6. 前記第２接続配線を前記ＦＰＣの入力端子部まで延設したことを特徴とする請求項４または５に記載の画像表示装置。
  7. 請求項１から６のいずれかに記載の画像表示装置の実装検査方法であって、前記ＦＰＣに設けた前記短絡配線を介して、前記テストパッド間の電気抵抗を測定することにより、前記ＩＣチップの実装状態を検査することを特徴とする画像表示装置の実装検査方法。
  8. 前記画像表示パネルに複数の前記ＩＣチップをＣＯＧ実装し、互いに隣り合う前記ＩＣチップの前記ＦＰＣ側接続パッド同士を電気的に接続する接続短絡配線を前記ＦＰＣに設け、複数の前記ＩＣチップに対応した前記テストパッド間の電気抵抗を測定することにより、複数の前記ＩＣチップの実装状態を一括に検査することを特徴とする請求項７に記載の画像表示装置の実装検査方法。
  9. 前記第２接続配線を前記ＦＰＣの入力端子部まで延設し、画像表示パネルの点灯検査などの各検査時にＩＣチップのＣＯＧ実装状態も同時に検査することを特徴とする請求項８に記載の画像表示装置の実装検査方法。
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