JP2015111061A - 接合位置検査システム、方法、および回路基板 - Google Patents
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Abstract
Description
すなわち、接合されたチップ裏面の形状からその位置を推定することはできるが、ダイシング等により切り出されたチップ形状は、ばらつきが大きく、また、接合面に形成されたパッドとのチップ裏面形状の相対的な位置精度が保障されていないため、フリップチップ接合したチップの位置ずれ有無を容易に確認することが困難である。
[第1の実施の形態]
まず、図1〜図3を参照して、本発明の第1の実施の形態にかかる接合位置検査システム1について説明する。図1は、第1の実施の形態にかかる接合位置検査システムの構成を示す説明図である。図2は、第1の実施の形態にかかる検査用電極と検査用バンプの位置関係を示す平面図である。図3は、図2のIII−III断面図である。
この回路基板10の基板表面10Aには、チップ20の検査用バンプ21が当接する当接領域22の周部に、互いに離間して4つの検査用電極11A,11B,11C,11Dが、CuやAuなどの導体パターンにより形成されている。
このチップ20には、回路基板10の基板表面10Aと対向する接合面20Aに、導体パターンから成る電極パッド24を介して、基板表面10Aへの接合時に基板表面10Aに当接する検査用バンプ21が形成されている。この検査用バンプ21は、例えば、Auスタッドバンプなど、フリップチップ接合技術で用いられる一般的なバンプからなり、基本的には、電子回路内のいずれの電位にも接続されておらず、電気的に絶縁された状態となっている。
検査時、検査装置30に接続されたプローブユニット40のプローブ41が、これらプローブパッド13にそれぞれ接触する。これにより検査用電極11A,11B,11C,11Dと検査装置30とが電気的に接続される。
したがって、この検査結果に基づき、チップ20の位置ずれ有無を検査することができる。
また、表示部32は、LEDやLCDからなる表示回路を用いればよい。また、検査結果については、パーソナルコンピュータなどの検査装置30の上位装置へ出力して、この上位装置で画面表示するようにしてもよい。
一般に、検査用バンプ21のうち回路基板10の基板表面10Aと当接する当接領域22は、平面視略円形状をなしており、チップ20の接合位置に応じて、この当接領域22の位置がずれることになる。ここでは、チップ20が基準接合位置に接合された場合における、当接領域22すなわち基準当接領域22Pの中心点をPとする。また、当接領域22の半径をR(例えば、R=20〜25μm)とし、検査用電極11Aから検査用電極11Cへ向う方向をX方向とし、検査用電極11Dから検査用電極11Bへ向かう方向をY方向とし、これらX,Y方向と直交する方向(接合方向)をZ方向とする。
先端部11Sの形状については、検査用電極11A,11B,11C,11Dの幅が、基準当接領域22Pの外側幅に比べて内側幅が狭い、ミクロン単位の凸形状であればよく、図2に示すような、内側幅が徐々に狭くなる三角形状のほか、内側幅が一定の線形状であってもよい。
これにより、検査用電極11A,11B,11C,11Dから順次選択した検査用電極間のすべてにおいて、検査用バンプ21を介して導通電流Iが流れる状態となり、電気的に導通状態となる。
なお、図1の例では、チップ20の角部に、検査用バンプ21と検査用電極11A,11B,11C,11Dとの組からなる電極セットを配置した場合を例として説明したが、これに限定されるものではなく、チップ20のいずれの位置に配置してもよい。
したがって、表示部32や上位装置へ出力する検査結果については、検査用電極の組合せごとに導通/非導通を出力してもよく、特定した位置ずれ方向、さらにはこれら両方を出力してもよい。
このように、本実施の形態は、チップ20のうち基板表面10Aと対向する接合面20Aに、基板表面10Aへの接合時に基板表面10Aに当接する検査用バンプ21を形成するとともに、基板表面10Aのうち検査用バンプ21が当接する当接領域22の周部に、チップ20の位置ずれの距離または方向に応じてそれぞれ個別に検査用バンプ22と電気的に接触状態または非接触状態となる複数の検査用電極11A,11B,11C,11Dを、互いに離間して形成し、検査装置30が、これら検査用電極間の電気的導通を確認することにより、チップ20の位置ずれ有無を検査するようにしたものである。
これにより、各検査用電極の電気的導通の検査を自動化することができ、効率よく位置ずれ検査を実施することができる。
次に、図6〜図8を参照して、本発明の第2の実施の形態にかかる接合位置検査システム1について説明する。図6は、第2の実施の形態にかかる検査用電極の構成例(2検査用電極)を示す平面図である。図7は、第2の実施の形態にかかる検査用電極の他の構成例(3検査用電極)を示す平面図である。図8は、第2の実施の形態にかかる検査用電極の他の構成例(8検査用電極)を示す平面図である。
まず、図6は、X方向に中心点Pを挟んで対向する位置に、2つの検査用電極11A,11Bが形成されている。この場合、中心点Pから見たこれら検査用電極の等配角度θは180°となる。この場合も、各検査用電極の先端部11Sは、許容位置ずれ量εに相当する長さだけ、中心点Pに向けて基準当接領域22P内に挿入されている。
このような構成によれば、X,Y方向に沿った方向だけでなく、その間の斜め方向についても、許容位置ずれ量εに基づき精度よくチップ20の位置ずれ有無を検査することが可能である。
次に、図9を参照して、本発明の第3の実施の形態にかかる接合位置検査システム1について説明する。図9は、第3の実施の形態にかかる検査用電極と検査用バンプの位置関係を示す平面図である。
チップ20の位置ずれが回転成分を含んでいる場合、特定の位置では許容位置ずれ量ε以内の位置ずれであっても、他の位置でε以上の位置ずれが発生する場合がある。
これら電極セット25A,25Bの位置関係は、図9の配置例が、最も精度よく回転ずれを検査できるが、チップ20の周部であって略対向位置であれば、一定の精度で回転ずれを検査することができる。
次に、図10〜図12を参照して、本発明の第4の実施の形態にかかる接合位置検査システム1について説明する。図10は、第4の実施の形態にかかる接合位置検査システムの構成を示す説明図である。図11は、第4の実施の形態にかかる検査用電極と検査用バンプの位置関係を示す平面図である。図12は、図11のXI−XI断面図である。
例えば、中心点Pに共通電極11Pを形成しておき、この共通電極11Pと検査用電極11A,11B,11C,11Dのそれぞれとの間の導通を導通検査回路31により検査するようにしてもよい。
この回路基板10の基板表面10Aには、チップ20の検査用バンプ21が当接する当接領域22の周部に、互いに離間して4つの検査用電極11A,11B,11C,11Dが、CuやAuなどの導体パターンにより形成されている。
このチップ20には、回路基板10の基板表面10Aと対向する接合面20Aに、導体パターンから成る電極パッド24を介して、基板表面10Aへの接合時に基板表面10Aに当接する検査用バンプ21が形成されている。この検査用バンプ21は、例えば、Auスタッドバンプなど、フリップチップ接合技術で用いられる一般的なバンプからなり、基本的には、電子回路内のいずれの電位にも接続されておらず、電気的に絶縁された状態となっている。
また、共通電極11Pは、回路基板10の内層あるいは裏面に形成された共通電極配線12Pを介してそれぞれ個別のプローブパッド13に接続されている。
検査時、検査装置30に接続されたプローブユニット40のプローブ41が、これらプローブパッド13にそれぞれ接触する。これにより検査用電極11A,11B,11C,11Dおよび共通電極11Pと検査装置30とが電気的に接続される。
したがって、この検査結果に基づき、チップ20の位置ずれ有無を検査することができる。
一般に、検査用バンプ21のうち回路基板10の基板表面10Aと当接する当接領域22は、平面視略円形状をなしており、チップ20の接合位置に応じて、この当接領域22の位置がずれることになる。ここでは、チップ20が基準接合位置に接合された場合における、当接領域22すなわち基準当接領域22Pの中心点をPとする。また、当接領域22の半径をR(例えば、R=20〜25μm)とし、検査用電極11Aから検査用電極11Cへ向う方向をX方向とし、検査用電極11Dから検査用電極11Bへ向かう方向をY方向とし、これらX,Y方向と直交する方向(接合方向)をZ方向とする。
先端部11Sの形状については、検査用電極11A,11B,11C,11Dの幅が、基準当接領域22Pの外側幅に比べて内側幅が狭い、ミクロン単位の凸形状であればよく、図11に示すような、内側幅が徐々に狭くなる三角形状のほか、内側幅が一定の線形状であってもよい。
これにより、チップ20の位置ずれ量がε以内であれば、検査用電極11A,11B,11C,11Dから順次選択した検査用電極のすべてと共通電極11Pと間において、検査用バンプ21を介して導通電流Iが流れる状態となり、電気的に導通状態となる。
また、チップ20の位置ずれと検査用電極11A,11B,11C,11Dおよび共通電極11P間の導通との関係など、その他の構成については、第1の実施の形態と同様であり、ここでの詳細な説明は省略する。
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
Claims (7)
- 回路基板の基板表面にバンプを介してフリップチップ接合されたチップの位置ずれ有無を検査する接合位置検査システムであって、
前記チップのうち前記基板表面と対向する接合面に形成されて、前記基板表面への接合時に前記基板表面に当接する検査用バンプと、
前記基板表面のうち前記検査用バンプが当接する当接領域の周部に互いに離間して形成され、前記チップの位置ずれの距離または方向に応じてそれぞれ個別に当該検査用バンプと電気的に接触状態または非接触状態となる複数の検査用電極と、
前記検査用電極間の電気的導通を確認することにより、前記チップの位置ずれ有無を検査する検査装置と
を備えることを特徴とする接合位置検査システム。 - 請求項1に記載の接合位置検査システムにおいて、
前記当接領域は平面視略円形状をなし、
前記各検査用電極は、前記チップが基準接合位置に接合された際の当接領域である基準当接領域の周部に2つ以上等配された電極からなり、これら検査用電極の先端部が、前記チップの許容位置ずれ量に相当する長さだけ当該基準当接領域内に挿入されている
ことを特徴とする接合位置検査システム。 - 請求項1または請求項2に記載の接合位置検査システムにおいて、
前記検査用バンプと前記検査用電極との組からなる電極セットが、前記チップの周部の略対向位置に複数形成されていることを特徴とする接合位置検査システム。 - 請求項1〜請求項3のいずれか1つに記載の接合位置検査システムにおいて、
前記検査装置は、前記検査用電極から任意の2つの検査用電極を順次切替選択するスイッチを有し、当該スイッチにより選択された検査用電極間の電気的導通を順次検査することを特徴とする接合位置検査システム。 - 請求項1に記載の接合位置検査システムにおいて、
前記当接領域の中心位置に前記各検査用電極と離間して形成された共通電極をさらに備え、
前記検査装置は、前記検査用電極間に代えて、これら検査用電極のそれぞれと前記共通電極との間の電気的導通を確認することにより、前記チップの位置ずれ有無を検査する
ことを特徴とする接合位置検査システム。 - 回路基板の基板表面にバンプを介してフリップチップ接合するチップの位置ずれ有無を検査する接合位置検査方法であって、
前記チップのうち前記基板表面と対向する接合面に形成された検査用バンプが、前記基板表面への接合時に前記基板表面に当接するステップと、
前記基板表面のうち前記検査用バンプが当接する当接領域の周部に互いに離間して形成された複数の検査用電極が、前記チップの位置ずれの距離または方向に応じてそれぞれ個別に当該検査用バンプと電気的に接触状態または非接触状態となるステップと、
検査装置が、前記検査用電極間の電気的導通を確認することにより、前記チップの位置ずれ有無を検査する検査ステップと
を備えることを特徴とする接合位置検査方法。 - 基板表面にバンプを介してフリップチップ接合されたチップの位置ずれを検査する接合位置検査システムで用いられる回路基板であって、
前記基板表面のうち、前記基板表面への接合時に前記チップに形成された検査用バンプが当接する当接領域の周部に、互いに離間して形成された複数の検査用電極を備え、
前記各検査用電極は、前記チップの位置ずれの距離または方向に応じてそれぞれ個別に当該検査用バンプと電気的に接触状態または非接触状態となることを特徴とする回路基板。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019117846A (ja) * | 2017-12-26 | 2019-07-18 | シャープ株式会社 | 位置ずれ検出方法、位置ずれ検出装置、および表示装置 |
US11222873B2 (en) | 2019-12-13 | 2022-01-11 | Samsung Electronics Co., Ltd. | Semiconductor packages including stacked substrates and penetration electrodes |
JP7474964B2 (ja) | 2020-08-05 | 2024-04-26 | パナソニックIpマネジメント株式会社 | デバイス製造装置の検査方法及びデバイス製造装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01215034A (ja) * | 1988-02-24 | 1989-08-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2003195249A (ja) * | 2001-12-28 | 2003-07-09 | Optrex Corp | 液晶表示素子およびその検査方法 |
-
2013
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01215034A (ja) * | 1988-02-24 | 1989-08-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2003195249A (ja) * | 2001-12-28 | 2003-07-09 | Optrex Corp | 液晶表示素子およびその検査方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019117846A (ja) * | 2017-12-26 | 2019-07-18 | シャープ株式会社 | 位置ずれ検出方法、位置ずれ検出装置、および表示装置 |
CN110034033A (zh) * | 2017-12-26 | 2019-07-19 | 夏普株式会社 | 位置偏移检测方法、位置偏移检测装置以及显示装置 |
JP7152150B2 (ja) | 2017-12-26 | 2022-10-12 | シャープ株式会社 | 位置ずれ検出方法、位置ずれ検出装置、および表示装置 |
CN110034033B (zh) * | 2017-12-26 | 2023-06-27 | 夏普株式会社 | 位置偏移检测方法、位置偏移检测装置以及显示装置 |
US11222873B2 (en) | 2019-12-13 | 2022-01-11 | Samsung Electronics Co., Ltd. | Semiconductor packages including stacked substrates and penetration electrodes |
US11621250B2 (en) | 2019-12-13 | 2023-04-04 | Samsung Electronics Co., Ltd. | Semiconductor packages |
US11935873B2 (en) | 2019-12-13 | 2024-03-19 | Samsung Electronics Co., Ltd. | Methods of inspection of semiconductor packages including measurement of alignment accuracy among semiconductor chips |
JP7474964B2 (ja) | 2020-08-05 | 2024-04-26 | パナソニックIpマネジメント株式会社 | デバイス製造装置の検査方法及びデバイス製造装置 |
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