JP2007010600A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

【課題】 半導体集積回路装置の製造技術によって形成された探針を有する薄膜プローブの電気特性を向上する。
【解決手段】 薄膜シート中に形成される複数の配線２３のうち、基準電位（接地電位）と電気的に接続する配線２３Ｇを信号送信に用いられる複数の配線２３Ｓ間に配置し、可能な限りプローブ７Ａ、７Ｂの近傍まで延在するパターンとする。また、複数の配線２３のうち、同系統の電源と電気的に接続する複数の電源系の配線２３Ｐを互いに接続したパターンとする。
【選択図】 図２４

Description

本発明は、半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置の電極パッドにプローブカードの探針を押し当てて行う半導体集積回路の電気的検査に適用して有効な技術に関するものである。

日本特開平７−２８３２８０号公報（特許文献１）、日本特開平８−５０１４６号公報（特許文献２（対応ＰＣＴ国際公開ＷＯ９５−３４０００））、日本特開平８−２０１４２７号公報（特許文献３）、日本特開平１０−３０８４２３号公報（特許文献４）、日本特開平１１−２３６１５号公報（特許文献５（対応米国特許公報ＵＳＰ６，３０５，２３０））、日本特開平１１−９７４７１号公報（特許文献６（対応欧州特許公報ＥＰ１０２２７７５））、日本特開２０００−１５０５９４号公報（特許文献７（対応欧州特許公報ＥＰ０９９９４５１））、および日本特開２００１−１５９６４３号公報（特許文献８）には、半導体集積回路装置の製造技術を用いて形成された探針（接触端子）、絶縁フィルムおよび引き出し用配線を有するプローバの構造と、その製造方法と、テストパッドが狭ピッチ化したチップに対してもそのプローバを用いることによってプローブ検査の実施を可能とする技術とが開示されている。
特開平７−２８３２８０号公報 特開平８−５０１４６号公報 特開平８−２０１４２７号公報 特開平１０−３０８４２３号公報 特開平１１−２３６１５号公報 特開平１１−９７４７１号公報 特開２０００−１５０５９４号公報 特開２００１−１５９６４３号公報

半導体集積回路装置の検査技術としてプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。プローブ検査においては、ウエハ出荷対応（品質の差別化）、ＫＧＤ（Known Good Die）対応（ＭＣＰ（Multi-Chip Package）の歩留り向上）、およびトータルコスト低減などの要求から、ウエハ状態でプローブ検査を行う技術が用いられている。

近年、半導体集積回路装置の多機能化が進行し、１個の半導体チップ（以下、単にチップと記す）に複数の回路を作りこむことが進められている。また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（以下、単にチップと記す）の面積を小さくし、半導体ウエハ（以下、単にウエハと記す）１枚当たりの取得チップ数を増加することが進められている。そのため、テストパッド（ボンディングパッド）数が増加するだけでなく、テストパッドの配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。このようなテストパッドの狭ピッチ化に伴って、上記プローブ検査にカンチレバー状の探針を有するプローバを用いようとした場合には、探針をテストパッドの配置位置に合わせて設置することが困難になってしまう課題が存在する。

本発明者らは、半導体集積回路装置の製造技術を用いて形成された探針を有するプローバを用いることにより、テストパッドが狭ピッチ化したチップに対してもプローブ検査が実現できる技術について検討している。その中で、本発明者らは、以下のような課題を見出した。

すなわち、上記探針は、半導体集積回路装置の製造技術を用いて金属膜およびポリイミド膜の堆積や、それらのパターニング等を実施することにより形成された薄膜プローブの一部であり、検査対象であるチップと対向する薄膜プローブの主面側に設けられている。このような薄膜プローブを用いたプローブ検査においては、プローブ検査の高速処理化が求められていることから、薄膜プローブの電気特性を向上することが課題となっている。

本願に開示された一つの代表的な発明の一つの目的は、半導体集積回路装置の製造技術によって形成された探針を有する薄膜プローブの電気特性を向上できる技術を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

１．本発明による半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）複数の第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線の周囲に配置され基準電位と電気的に接続する１つ以上の第３配線が形成され、前記複数の第２配線および前記第３配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。

２．また、本発明による半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）複数の第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。

ここで、前記複数の第２配線のうち、電源が同一系統である複数の第４配線は、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有する。

３．また、本発明による半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）複数の第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。

ここで、前記複数の第２配線のうち、同じ電気信号が伝達される複数の第５配線は、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有する。

４．また、本発明による半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）複数の第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。

ここで、前記複数の第２配線は複数層の配線層で形成され、
前記複数の第２配線は、電源供給を行う複数の第４配線および信号伝達を行う複数の第５配線を含み、
前記複数の第４配線は、第１配線層に形成され、
前記複数の第５配線は、前記第１配線層とは異なる第２配線層に形成されている。

５．また、本発明による半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）複数の第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。

ここで、前記複数の第２配線は、電源供給を行う複数の第４配線を含み、
１つの前記第４配線は、電源が同一系統である２つ以上の前記第１配線と電気的に接続されている。

また、本願に開示されたその他の概要を項に分けて簡単に説明するとすれば、以下の通りである。

項１．複数の第１配線が形成された第１配線基板と、
半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線の周囲に配置され基準電位と電気的に接続する１つ以上の第３配線が形成され、前記複数の第２配線および前記第３配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有するプローブカード。

項２．項１記載のプローブカードにおいて、
前記第３配線は、前記第２配線と同じ配線層で形成されている。

項３．項１記載のプローブカードにおいて、
前記基準電位は、接地電位である。

項４．項１記載のプローブカードにおいて、
前記半導体ウエハは、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する前記複数の第１電極が形成され、
前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う際には、前記複数の第２配線に電気信号が伝達される。

項５．項４記載のプローブカードにおいて、
前記半導体集積回路は、高周波数で動作する。

項６．複数の第１配線が形成された第１配線基板と、
半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有し、
前記複数の第２配線のうち、電源が同一系統である複数の第４配線は、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有するプローブカード。

項７．項６記載のプローブカードにおいて、
前記第２位置における前記第４配線は、前記第１位置より相対的に大きな幅を有する。

項８．項６記載のプローブカードにおいて、
前記半導体ウエハは、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する前記複数の第１電極が形成され、
前記半導体集積回路は、高周波数で動作する。

項９．複数の第１配線が形成された第１配線基板と、
半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有し、
前記複数の第２配線のうち、同じ電気信号が伝達される複数の第５配線は、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有するプローブカード。

項１０．項９記載のプローブカードにおいて、
前記第２位置における前記第５配線は、前記第１位置より相対的に大きな幅を有する。

項１１．項１０記載のプローブカードにおいて、
前記半導体ウエハは、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する前記複数の第１電極が形成され、
前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う際には、前記複数の接触端子は２つの前記チップ領域に配置された前記複数の第１電極と接触する。

項１２．項９記載のプローブカードにおいて、
前記第５配線の周囲には、基準電位と電気的に接続する１つ以上の第３配線が形成されている。

項１３．項１２記載のプローブカードにおいて、
前記基準電位は、接地電位である。

項１４．項９記載のプローブカードにおいて、
前記半導体ウエハは、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する前記複数の第１電極が形成され、
前記半導体集積回路は、高周波数で動作する。

項１５．複数の第１配線が形成された第１配線基板と、
半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有し、
前記複数の第２配線は複数層の配線層で形成され、
前記複数の第２配線は、電源供給を行う複数の第４配線および信号伝達を行う複数の第５配線を含み、
前記複数の第４配線は、第１配線層に形成され、
前記複数の第５配線は、前記第１配線層とは異なる第２配線層に形成されているプローブカード。

項１６．項１５記載のプローブカードにおいて、
前記半導体ウエハは、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する前記複数の第１電極が形成され、
前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う際には、前記複数の接触端子は２つの前記チップ領域に配置された前記複数の第１電極と接触する。

項１７．項１５記載のプローブカードにおいて、
前記複数の第４配線のうち、電源が同一系統であるものは、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有する。

項１８．項１７記載のプローブカードにおいて、
前記第２位置における前記第４配線は、前記第１位置より相対的に大きな幅を有する。

項１９．項１５記載のプローブカードにおいて、
前記複数の第５配線のうち、同じ電気信号が伝達されるものは、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有する。

項２０．項１９記載のプローブカードにおいて、
前記第２位置における前記第５配線は、前記第１位置より相対的に大きな幅を有する。

項２１．項１５記載のプローブカードにおいて、
前記複数の第４配線は、基準電位と電気的に接続する１つ以上の第３配線を含む。

項２２．項２１記載のプローブカードにおいて、
前記基準電位は、接地電位である。

項２３．項１５記載のプローブカードにおいて、
前記半導体ウエハは、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する前記複数の第１電極が形成され、
前記半導体集積回路は、高周波数で動作する。

項２４．複数の第１配線が形成された第１配線基板と、
半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有し、
前記複数の第２配線は、電源供給を行う複数の第４配線を含み、
１つの前記第４配線は、電源が同一系統である２つ以上の前記第１配線と電気的に接続されているプローブカード。

項２５．項２４記載のプローブカードにおいて、
前記複数の第４配線のうち、電源が同一系統であるものは、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有する。

項２６．項２５記載のプローブカードにおいて、
前記第２位置における前記第４配線は、前記第１位置より相対的に大きな幅を有する。

項２７．項２４記載のプローブカードにおいて、
前記複数の第４配線は、基準電位と電気的に接続する１つ以上の第３配線を含む。

項２８．項２７記載のプローブカードにおいて、
前記基準電位は、接地電位である。

項２９．項２４記載のプローブカードにおいて、
前記半導体ウエハは、複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する前記複数の第１電極が形成され、
前記半導体集積回路は、高周波数で動作する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、半導体集積回路装置の製造技術によって形成された探針を有する薄膜プローブの電気特性を向上することができる。

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。

ウエハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。

デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。

接触端子またはプローブとは、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部を一体的に形成したものをいう。

薄膜プローブ（membrane probe）、薄膜プローブカード、または突起針配線シート複合体とは、検査対象と接触する前記接触端子（突起針）とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、たとえば厚さ１０μｍ〜１００μｍ程度のものをいう。

プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、プローバもしくは半導体検査装置とは、フロッグリング、プローブカードおよび検査対象となるウエハを載せるウエハステージを含む試料支持系を有する検査装置をいう。

プローブ検査とは、ウエハ工程が完了したウエハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。各チップに分割してから（またはパッケージング完了後）行われる選別テスト（最終テスト）とは区別される。

ポゴピン（POGO pin）またはスプリングプローブとは、接触ピン（プランジャ（接触針））をばね（コイルスプリング）の弾性力で電極（端子）に押し当てる構造を有し、必要に応じてその電極への電気的接続を行うようにした接触針をいい、たとえば金属製の管（保持部材）内に配置されたばねが金属ボールを介して接触ピンへ弾性力を伝える構成となっている。

テスタ（Test System）とは、半導体集積回路を電気的に検査するものであり、所定の電圧および基準となるタイミング等の信号を発生するものをいう。

テスタヘッドとは、テスタと電気的に接続し、テスタより送信された電圧および信号を受け、電圧および詳細なタイミング等の信号を半導体集積回路に対して発生し、ポゴピンなどを介してプローブカードへ信号を送るものをいう。

フロッグリングとは、ポゴピンなどを介してテスタヘッドおよびプローブカードと電気的に接続し、テスタヘッドより送られてきた信号を後述するプローブカードへ送るものをいう。

ジャンパー線とは、たとえば銅などの導体線の周囲を絶縁性材料で被覆して形成された配線をいい、回路の二次元（平面）パターンにおいて、配線を電気的に接続しないように交差させなければならない個所で用いるものである。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態を説明するための全図においては、各部材の構成をわかりやすくするために、平面図であってもハッチングを付す場合がある。

また、本願で使用する半導体リソグラフィ技術による薄膜プローブの各詳細については、本発明者および関連する発明者等による以下の特許出願に開示されているので、特に必要な時以外はそれらの内容は繰り返さない。前記特許出願、すなわち、日本特願平６−２２８８５号、日本特開平７−２８３２８０号公報、日本特開平８−５０１４６号公報、日本特開平８−２０１４２７号公報、日本特願平９−１１９１０７号、日本特開平１１−２３６１５号公報、日本特開２００２−１３９５５４号公報、日本特開平１０−３０８４２３号公報、日本特願平９−１８９６６０号、日本特開平１１−９７４７１号公報、日本特開２０００−１５０５９４号公報、日本特開２００１−１５９６４３号公報、日本特許出願第２００２−２８９３７７号（対応米国出願番号第１０／６７６，６０９号；米国出願日２００３．１０．２）、日本特開２００４−１３２６９９号公報、日本特開２００５−２４３７７号公報、日本特開２００４−２８８６７２号公報（対応米国出願番号第１０／７６５，９１７号；米国出願日２００４．１．２９）、日本特開２００４−１４４７４２号公報（対応米国公開番号第２００４／０７０，４１３号）、日本特開２００４−１５７１２７号公報、日本特開２００４−１４４７４２号公報（対応米国公開番号第２００４／０７０，４１３号）、日本特開２００４−１５７１２７号公報、日本特許出願第２００３−３７１５１５号（対応米国出願番号第１０／９６８，２１５号；米国出願日２００４．１０．２０）、日本特許出願第２００３−３７２３２３号（対応米国出願番号第１０／９６８，４３１号；米国出願日２００４．１０．２０）、日本特許出願第２００４−１１５０４８号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００４／１７１６０号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００５／４３４４号、日本特許出願第２００４−３７８５０４号、日本特許出願第２００５−１０９３５０号、日本特許出願第２００５−１６８１１２号および日本特許出願第２００５−１８１０８５号である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は、本実施の形態１のプローブカード（第１カード）の要部断面図である。図１に示すように、本実施の形態１のプローブカードは、多層配線基板（第１配線基板）１、薄膜シート（第１シート）２、テスタヘッドＴＨＤ、フロッグリングＦＧＲおよびカードホルダＣＨＤなどから形成されている。テスタヘッドＴＨＤとフロッグリングＦＧＲとの間、およびフロッグリングＦＧＲと多層配線基板１との間は、それぞれ複数本のポゴピンＰＧＰを介して電気的に接続され、それによりテスタヘッドＴＨＤと多層配線基板１との間が電気的に接続されている。カードホルダＣＨＤは、多層配線基板１をプローバに機械的に接続するもので、かつポゴピンＰＧＰからの圧力によって多層配線基板１に反りが生じてしまうことを防ぐ機械的強度を持つ。

図２は本実施の形態のプローブカードの下面の要部平面図であり、図３は図２中のＡ−Ａ線に沿った断面図である。

図２および図３に示すように、本実施の形態のプローブカードは、図１で示した部材の他に、たとえばプランジャ３などを含んでいる。薄膜シート２は押さえリング４によって多層配線基板１の下面に固定され、プランジャ３は多層配線基板１の上面に取り付けられている。多層配線基板１の中央部には開口部５が設けられ、この開口部５内において、薄膜シート２とプランジャ３とは接着リング６を介して接着されている。

薄膜シート２の下面には、たとえば４角錐型または４角錐台形型の複数のプローブ（接触端子）７が形成されている。薄膜シート２内には、プローブ７の各々と電気的に接続し、各々のプローブ７から薄膜シート２の探部まで延在する複数の配線（第２配線）が形成されている。多層配線基板１の下面または上面には、この複数の配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されており、この複数の受け部は、多層配線基板１内に形成された配線（第１配線）を通じて多層配線基板１の上面に設けられた複数のポゴ（POGO）座８と電気的に接続している。このポゴ座８は、テスタからの信号をプローブカードへ導入するピンを受ける機能を有する。

本実施の形態１において、薄膜シート２は、たとえばポリイミドを主成分とする薄膜から形成されている。このような薄膜シート２は柔軟性を有することから、本実施の形態１では、チップ（半導体集積回路装置）のパッドにすべてのプローブ７を接触させるために、プローブ７が形成された領域の薄膜シート２を上面（裏面）から押圧具（押圧機構）９を介してプランジャ３が押圧する構造となっている。すなわち、プランジャ３内に配置されたばね３Ａの弾性力によって一定の圧力を押圧具９に加えるものである。本実施の形態において、押圧具９の材質としては、４２アロイを例示することができる。

ここで、検査対象のチップ表面に形成されたテストパッド（ボンディングパッド）数が増加すると、それに伴って各テストパッドのそれぞれに信号を送るためのポゴピンＰＧＰの本数が増加することになる。また、ポゴピンＰＧＰの本数が増加することによって、多層配線基板１に加わるポゴピンＰＧＰからの圧力も増加することになるので、多層配線基板１の反りを防ぐためにカードホルダＣＨＤを厚くする必要が生じる。さらに、薄膜シート２に形成された各プローブ７を対応するテストパッドに確実に接触させるために、薄膜シート２の中心領域ＩＡ（図３参照）および接着リングを境に外周側となり中心領域ＩＡを取り囲む外周領域ＯＡ（図３参照）のそれぞれに張力を加える構造とした場合には、多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴ（図１参照）に限界が生じる。その高さＨＴの限界値よりカードホルダＣＨＤの厚さのほうが大きくなった場合には、薄膜シート２がカードホルダＣＨＤ内に埋もれてしまうことになり、プローブ７をテストパッドに確実に接触させることができなくなる不具合が懸念される。

そこで、本実施の形態１では、上記薄膜シート２の中心領域ＩＡのみに張力を加えた状態で薄膜シート２と接着リング６とを接着し、外周領域ＯＡには張力を加えない構造とする。この時、接着リング６の材質としては、Ｓｉ（シリコン）と同程度の熱膨張率の金属（たとえば、４２アロイ）を選択し、薄膜シート２と接着リング６とを接着する接着剤としては、エポキシ系接着剤を用いることを例示できる。それにより、上記薄膜シート２のプローブ面までの高さＨＴを規定する接着リング６の高さを高くすることができるので、その高さＨＴも高くなり、薄膜シート２がカードホルダＣＨＤ内に埋もれてしまう不具合を避けることができる。すなわち、カードホルダＣＨＤが厚くなった場合でも、プローブ７をテストパッドに確実に接触させることが可能となる。

上記のような手段を用いる代わりに、図４に示すように、多層配線基板１の中央部に補助基板ＳＢを取り付け、その補助基板ＳＢに薄膜シート２を取り付ける構造として、多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴを向上させてもよい。多層配線基板１と同様に、補助基板ＳＢ内には複数の配線が形成され、さらにこれら配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されている。多層配線基板１に設けられた受け部と補助基板ＳＢに設けられた受け部とは、たとえばそれぞれ対応するもの同士がはんだによって電気的に接続されている。はんだを用いる代わりに、異方性導電ゴムを介して多層配線基板１と補助基板ＳＢとを圧着する手段、もしくは多層配線基板１および補助基板ＳＢのそれぞれの表面に上記受け部と電気的に接続するＣｕ（銅）めっき製の突起部を形成し、対応する突起部同士を圧着する手段を用いてもよい。

本実施の形態１において、上記プローブカードを用いてプローブ検査（電気的検査）を行う対象としては、ＬＣＤ（Liquid Crystal Display）ドライバが形成されたチップを例示することができる。図５は、それら複数のチップ（チップ領域）１０が区画されたウエハＷＨの平面図である。なお、本実施の形態１のプローブカードを用いたプローブ検査は、これら複数のチップ１０が区画されたウエハＷＨに対して行うものである。また、図６は、そのチップ１０の平面と、その一部を拡大したものを図示している。このチップ１０は、たとえば単結晶シリコン基板からなり、その主面にはＬＣＤドライバ回路が形成されている。また、チップ１０の主面の周辺部には、ＬＣＤドライバ回路と電気的に接続する多数のパッド（テストパッド（第１電極））１１、１２が配置されており、図５中におけるチップ１０の上側の長辺および両短辺に沿って配列されたパッド１１は出力端子となり、チップ１０の下側の長辺に沿って配列されたパッド１２は入力端子となっている。ＬＣＤドライバの出力端子数は入力端子数より多いことから、隣り合ったパッド１１の間隔をできる限り広げるために、パッド１１はチップ１０の上側の長辺および両短辺に沿って２列で配列され、チップ１０の上側の長辺および両短辺に沿って互いの列のパッド１１が互い違いに配列されている。本実施の形態１において、隣り合うパッド１１が配置されているピッチＬＰは、たとえば約６８μｍである。また、本実施の形態１において、パッド１１は平面矩形であり、チップ１０の外周と交差（直交）する方向に延在する長辺の長さＬＡは約６３μｍであり、チップ１０の外周に沿って延在する短辺の長さＬＢは約３４μｍである。また、隣り合うパッド１１が配置されているピッチＬＰが約６８μｍであり、パッド１１の短辺の長さＬＢが約３４μｍであることから、隣り合うパッド１１の間隔は約３４μｍとなる。

パッド１１、１２は、たとえばＡｕ（金）から形成されたバンプ電極（突起電極）であり、チップ１０の入出力端子（ボンディングパッド）上に、電解めっき、無電解めっき、蒸着あるいはスパッタリングなどの方法によって形成されたものである。図７は、パッド１１の斜視図である。パッド１１の高さＬＣは約１５μｍであり、パッド１２も同程度の高さを有する。

また、上記チップ１０は、ウエハの主面に区画された多数のチップ領域に半導体製造技術を使ってＬＣＤドライバ回路（半導体集積回路）や入出力端子（ボンディングパッド）を形成し、次いで入出力端子上に上記の方法でパッド１１、１２を形成した後、ウエハをダイシングしてチップ領域を個片化することにより製造することができる。また、本実施の形態１において、上記プローブ検査は、ウエハをダイシングする前に各チップ領域に対して実施するものである。なお、以後プローブ検査（パッド１１、１２とプローブ７とが接触する工程）を説明する際に、特に明記しない場合には、チップ１０はウエハをダイシングする前の各チップ領域を示すものとする。

図８は、上記チップ１０の液晶パネルへの接続方法を示す要部断面図である。図８に示すように、液晶パネルは、たとえば主面に画素電極１４、１５が形成されたガラス基板１６、液晶層１７、および液晶層１７を介してガラス基板１６と対向するように配置されたガラス基板１８などから形成されている。本実施の形態１においては、このような液晶パネルのガラス基板１６の画素電極１４、１５に、それぞれパッド１１、１２が接続するようにチップ１０をフェイスダウンボンディングすることによって、チップ１０を液晶パネルへ接続することを例示できる。

図９は上記薄膜シート２の下面のプローブ７が形成された領域の一部を拡大して示した要部平面図であり、図１０は図９中のＢ−Ｂ線に沿った要部断面図であり、図１１は図９中のＣ−Ｃ線に沿った要部断面図である。

上記プローブ７は、薄膜シート２中にて平面六角形状にパターニングされた金属膜２１Ａ、２１Ｂの一部であり、金属膜２１Ａ、２１Ｂのうちの薄膜シート２の下面に４角錐型または４角錐台形型に飛び出した部分である。プローブ７は、薄膜シート２の主面において上記チップ１０に形成されたパッド１１、１２の位置に合わせて配置されており、図９ではパッド１１に対応するプローブ７の配置について示している。これらプローブ７のうち、プローブ７Ａは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周に近い配列（以降、第１列と記す）のパッド１１に対応し、プローブ７Ｂは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周から遠い配列（以降、第２列と記す）のパッド１１に対応している。また、最も近い位置に存在するプローブ７Ａとプローブ７Ｂとの間の距離は、図９が記載された紙面の左右方向の距離ＬＸと上下方向の距離ＬＹとで規定され、距離ＬＸは前述の隣り合うパッド１１が配置されているピッチＬＰの半分の約３４μｍとなる。また、本実施の形態１において、距離ＬＹは、約９３μｍとなる。

金属膜２１Ａ、２１Ｂは、たとえば下層からロジウム膜およびニッケル膜が順次積層して形成されている。金属膜２１Ａ、２１Ｂ上にはポリイミド膜２２が成膜され、ポリイミド膜２２上には各金属膜２１Ａ、２１Ｂと電気的に接続する配線（第２配線）２３が形成されている。配線２３は、ポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｂと接触している。また、ポリイミド膜２２および配線２３上には、ポリイミド膜２５が成膜されている。

上記したように、金属膜２１Ａ、２１Ｂの一部は４角錐型または４角錐台形型に形成されたプローブ７Ａ、７Ｂとなり、ポリイミド膜２２には金属膜２１Ａ、２１Ｂに達するスルーホール２４が形成される。そのため、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンと、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンとが同じ方向で配置されるようにすると、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまい、プローブ７Ａ、７Ｂからそれぞれ独立した入出力を得られなくなってしまう不具合が懸念される。そこで、本実施の形態１では、図９に示すように、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンは、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンを１８０°回転したパターンとしている。それにより、平面でプローブ７Ａおよびスルーホール２４が配置された金属膜２１Ａの幅広の領域と、平面でプローブ７Ｂおよびスルーホール２４が配置された金属膜２１Ｂの幅広の領域とが、紙面の左右方向の直線上に配置されないようになり、金属膜２１Ａおよび金属膜２１Ｂの平面順テーパー状の領域が紙面の左右方向の直線上に配置されるようになる。その結果、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまう不具合を防ぐことができる。また、狭ピッチでパッド１１（図６参照）が配置されても、それに対応した位置にプローブ７Ａ、７Ｂを配置することが可能となる。

本実施の形態では、図６を用いてパッド１１が２列で配列されている場合について説明したが、図１２に示すように、１列で配列されているチップも存在する。そのようなチップに対しては、図１３に示すように、上記金属膜２１Ａの幅広の領域が紙面の左右方向の直線上に配置された薄膜シート２を用いることで対応することができる。また、このようにパッド１１が１列で配列され、たとえばチップ１０の外周と交差（直交）する方向に延在する長辺の長さＬＡが約１４０μｍであり、チップ１０の外周に沿って延在する短辺の長さＬＢが約１９μｍであり、隣り合うパッド１１が配置されているピッチＬＰが約３４μｍであり、隣り合うパッド１１の間隔が約１５μｍである場合には、図６に示したパッド１１に比べて長辺が約２倍以上となり、短辺方向でのパッド１１の中心位置を図６に示したパッド１１の中心位置と揃えることができるので、図９〜図１１を用いて説明した薄膜シート２を用いることが可能となり、図１４に示す位置ＰＯＳ１、ＰＯＳ２でプローブ７Ａ、７Ｂのそれぞれがパッド１１に接触することになる。

また、パッド１１の数がさらに多い場合には、３列以上で配列されている場合もある。図１５は３列で配列されたパッド１１に対応した薄膜シート２の要部平面図であり、図１６は４列で配列されたパッド１１に対応した薄膜シート２の要部平面図である。チップ１０のサイズが同じであれば、パッド１１の配列数が増えるに従って、図９を用いて説明した距離ＬＸがさらに狭くなるので、上記金属膜２１Ａ、２１Ｂを含む金属膜が接触してしまうことがさらに懸念される。そこで、図１５および図１６に示すように、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄを、たとえば図９に示した金属膜２１Ａの平面パターンを４５°回転させたものとすることで、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄが互いに接触してしまう不具合を防ぐことが可能となる。また、ここでは図９に示した金属膜２１Ａの平面パターンを４５°回転させた例について説明したが、４５°に限定するものではなく、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄの互いの接触を防ぐことができるのであれば他の回転角でもよい。なお、金属膜２１Ｃには、プローブ７Ｂが対応するパッド１１よりさらにチップ１０内の内側に配置されたパッド１１に対応するプローブ７Ｃが形成され、金属膜２１Ｄには、プローブ７Ｃが対応するパッド１１よりさらにチップ１０内の内側に配置されたパッド１１に対応するプローブ７Ｄが形成されている。

ここで、図１７は図１６中のＤ−Ｄ線に沿った要部断面図であり、図１８は図１６中のＥ−Ｅ線に沿った要部断面図である。図１６に示したように、４列のパッド１１に対応するプローブ７Ａ〜７Ｄを有する金属膜２１Ａ〜２１Ｄを配置した場合には、金属膜２１Ａ〜２１Ｄのそれぞれに上層から電気的に接続する配線のすべてを同一の配線層で形成することが困難になる。これは、上記距離ＬＸが狭くなることによって、金属膜２１Ａ〜２１Ｄのそれぞれ同士が接触する虞が生じるのと共に、金属膜２１Ａ〜２１Ｄに電気的に接続する配線同士も接触する虞が生じるからである。そこで、本実施の形態においては、図１７および図１８に示すように、それら配線を２層の配線層（配線２３、２６）から形成することを例示することができる。なお、配線（第２配線）２６およびポリイミド膜２５上には、ポリイミド膜２７が形成されている。相対的に下層の配線２３はポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｃと接触し、相対的に上層の配線２６はポリイミド膜２２、２５に形成されたスルーホール２８の底部で金属膜２１Ｂ、２１Ｄと接触している。それにより、同一の配線層においては、隣り合う配線２３または配線２６の間隔を大きく確保することが可能となるので、隣り合う配線２３または配線２６が接触してしまう不具合を防ぐことができる。また、パッド１１が５列以上となり、それに対応するプローブ数が増加して上記距離ＬＸが狭くなる場合には、さらに多層に配線層を形成することによって、配線間隔を広げてもよい。

次に、上記の本実施の形態１の薄膜シート２の構造について、その製造工程と併せて図１９〜図２６を用いて説明する。図１９〜図２６（図２３および図２４を除く）は、図９〜図１１を用いて説明した２列のパッド１１（図６参照）に対応したプローブ７Ａ、７Ｂを有する薄膜シート２の製造工程中の要部断面図である。なお、薄膜シートの構造および薄膜シートの製造工程と、上記プローブ７（プローブ７Ａ〜７Ｄ）と同様のプローブの構造および製造工程については、特願２００３−７５４２９号、特願２００３−３７１５１５号、特願２００３−３７２３２３号、特願２００４−１１５０４８号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００４／１７１６０号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００５／４３４４号、特願２００５−１０９３５０号、特願２００５−１６８１１２号および特願２００５−１８１０８５号にも記載がある。

まず、図１９に示すように、厚さ０．２ｍｍ〜０．６ｍｍ程度のシリコンからなるウエハ３１を用意し、熱酸化法によってこのウエハ３１の両面に膜厚０．５μｍ程度の酸化シリコン膜３２を形成する。続いて、フォトレジスト膜をマスクとしてウエハ３１の主面側の酸化シリコン膜３２をエッチングし、ウエハ３１の主面側の酸化シリコン膜３２にウエハ３１に達する開口部を形成する。次いで、残った酸化シリコン膜３２をマスクとし、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いてウエハ３１を異方的にエッチングすることによって、ウエハ３１の主面に（１１１）面に囲まれた４角錐型または４角錐台形型の穴３３を形成する。

次に、図２０に示すように、上記穴３３の形成時にマスクとして用いた酸化シリコン膜３２をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ３１に熱酸化処理を施すことにより、穴３３の内部を含むウエハ３１の全面に膜厚０．５μｍ程度の酸化シリコン膜３４を形成する。次いで、穴３３の内部を含むウエハ３１の主面に導電性膜３５を成膜する。この導電性膜３５は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜３５上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で金属膜２１Ａ、２１Ｂ（図９〜図１１参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成する。

次に、導電性膜３５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜３５上に硬度の高い導電性膜３７および導電性膜３８を順次堆積する。本実施の形態１においては、導電性膜３７をロジウム膜とし、導電性膜３８をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜３７、３８から前述の金属膜２１Ａ、２１Ｂを形成することができる。また、穴３３内の導電性膜３７、３８が前述のプローブ７Ａ、７Ｂとなる。なお、導電性膜３５は、後の工程で除去されるが、その工程については後述する。

金属膜２１Ａ、２１Ｂにおいては、後の工程で前述のプローブ７Ａ、７Ｂが形成された時に、ロジウム膜から形成された導電性膜３７が表面となり、導電性膜３７がパッド１１に直接接触することになる。そのため、導電性膜３７としては、硬度が高く耐磨耗性に優れた材質を選択することが好ましい。また、導電性膜３７はパッド１１に直接接触するため、プローブ７Ａ、７Ｂによって削り取られたパッド１１の屑が導電性膜３７に付着すると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてしまうことが懸念される。そのため、導電性膜３７としては、パッド１１を形成する材料が付着し難い材質を選択することが好ましい。そこで、本実施の形態１においては、導電性膜３７として、これらの条件を満たすロジウム膜を選択している。それにより、そのクリーニング工程を省略することができる。

次に、上記金属膜２１Ａ、２１Ｂ（導電性膜３７、３８）の成膜に用いたフォトレジスト膜を除去した後、図２１に示すように、金属膜２１Ａ、２１Ｂおよび導電性膜３５を覆うようにポリイミド膜２２（図１０および図１１も参照）を成膜する。続いて、そのポリイミド膜２２に金属膜２１Ａ、２１Ｂに達する前述のスルーホール２４を形成する。このスルーホール２４は、レーザを用いた穴あけ加工またはアルミニウム膜をマスクとしたドライエッチングによって形成することができる。

次に、図２２に示すように、スルーホール２４の内部を含むポリイミド膜２２上に導電性膜４２を成膜する。この導電性膜４２は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜４２上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜４２に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜４２上に導電性膜４３を成膜する。本実施の形態１においては、導電性膜４３として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。

次に、上記フォトレジスト膜を除去した後、導電性膜４３をマスクとして導電性膜４２をエッチングすることにより、導電性膜４２、４３からなる配線２３を形成する。配線２３は、スルーホール２４の底部にて金属膜２１Ａ、２１Ｂと電気的に接続することができる。

ここで、図２３は、１個のチップ１０に相当する領域における上記配線２３の要部平面パターンを示したものである。図２３中において、ＴＨＡで示した領域の配線２３下に前述のスルーホール２４が配置されており、さらにスルーホール２４下には金属膜２１Ａ、２１Ｂが配置されている。図２３に示す複数の配線２３には、薄膜シート２に剛性を持たせるために形成され、電気的にはプローブ７Ａ、７Ｂと接続されていないものも含まれる。また、図２４は、図２３中においてＰＳＬで示した領域を拡大して示したものである。

本実施の形態１においては、複数の配線２３のうち、基準電位（接地電位）と電気的に接続する配線（第３配線）２３Ｇが信号送信に用いられる複数の配線（第２配線）２３Ｓ間に配置されている。また、配線２３Ｇは、可能な限りプローブ７Ａ、７Ｂの近傍まで延在するように配置されている。このような配線２３Ｇ、２３Ｓのレイアウトとすることにより、信号伝達に用いられる配線２３Ｓを基準電位（接地電位）と電気的に接続する配線２３Ｇがシールドする構造となるので、チップ１０内に形成された半導体集積回路が、たとえば動作周波数１００ＭＨｚ以上の高速動作を行う場合でも、配線２３Ｓにノイズが発生し難くすることができる。それにより、本実施の形態１のプローブカードを用いたプローブ検査の歩留まりを向上することができる。

また、複数の配線２３のうち、同系統の電源と電気的に接続する複数の電源系の配線（第４配線）２３Ｐは、プローブ７（７Ａ、７Ｂ）を含む金属膜２１Ａ、２１Ｂと接続する位置（第１位置（スルーホール２４））からの延在方向上の第２位置にて互いに接続されている。それにより、複数の電源系の配線２３Ｐは、互いに電気特性を補う形となる。すなわち、本実施の形態１によれば、電源系の配線２３Ｐの電気特性を強化することが可能となる。その結果、配線２３Ｐにノイズが発生し難くすることができるので、本実施の形態１のプローブカードを用いたプローブ検査の歩留まりを向上することができる。

また、図示は省略するが、信号伝達に用いられる配線２３Ｓについても、同じ信号が伝達されるものについては、上記配線２３Ｐと同様に互いに接続してもよい。それにより、同じ信号が伝達される複数の配線２３Ｓについても互いに電気特性を補う形とすることができ、電気特性を強化することが可能となる。その結果、同じ信号が伝達される複数の配線２３Ｓについてもノイズが発生し難くすることができるので、本実施の形態１のプローブカードを用いたプローブ検査の歩留まりをさらに向上することができる。

上記配線２３を形成した後、図２５に示すように、ウエハ３１の主面に前述のポリイミド膜２５を成膜する。続いて、図２６に示すように、たとえばフッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ３１の裏面の酸化シリコン膜３４を除去する。続いて、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いたエッチングにより、薄膜シート２を形成するための型材であるウエハ３１を除去する。次いで、酸化シリコン膜３４および導電性膜３５を順次エッチングにより除去し、本実施の形態１の薄膜シート２を製造する。この時、酸化シリコン膜３４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜３５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜３５に含まれる銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ７Ａ、７Ｂを形成する導電性膜３７（図２０参照）であるロジウム膜がプローブ７Ａ、７Ｂの表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ７Ａ、７Ｂにおいては、プローブ７Ａ、７Ｂが接触するパッド１１の材料であるＡｕなどが付着し難く、Ｎｉより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。

必要に応じて、上記スルーホール２４、配線２３およびポリイミド膜２５を形成する工程を繰り返すことによって、さらに配線を多層に形成してもよい。

まず、図２７に示すように、図３を用いて前述した押圧具９を用意する。次いで、押圧具９の主面を上に向け、押圧具９の主面上に厚さ５０μｍ程度のシート状のエラストマ４５を配置する。このエラストマ４５は、多数のプローブ７Ａ、７Ｂの先端がパッド１１に接触する際の衝撃を緩和しつつ、個々のプローブ７Ａ、７Ｂの先端の高さのばらつきを局部的な変形によって吸収し、パッド１１の高さのばらつきに倣った均一な食い込みによってプローブ７Ａ、７Ｂとパッド１１との接触を実現するものである。

続いて、そのエラストマ４５上に厚さ１２．５μｍ程度のポリイミドシート４６を配置する。この時、ポリイミドシート４６下のエラストマ４５は、静電吸着力によって押圧具９の主面に吸着され、ポリイミドシート４６についても静電吸着力によってエラストマ４５に吸着される。そのため、押圧具９を逆さにした程度であれば、エラストマ４５およびポリイミドシート４６は押圧具９から脱落することはない。

次いで、図２８に示すように、押圧具９にエラストマ４５およびポリイミドシート４６を静電吸着させた状態で、押圧具９の主面を薄膜シート２の裏面（プローブ７が形成されている主面とは反対側の面）に配置する。この時、押圧具９が接着される領域は、主面側でプローブ７が形成されている領域である。

その後、上記のように押圧具９が接着された薄膜シート２を本実施の形態１のプローブカードに取り付け、調整を行う。ここで行う調整は、押圧具９からの押圧力による薄膜シート２の多層配線基板１の表面からの押し出し量（多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴ（図１参照）に相当）の調整、および各プローブ７の先端の位置合わせ（高さおよび対応するパッド１１、１２との平面での位置合わせ）である。

（実施の形態２）
本実施の形態２では、薄膜シート２に形成された複数のプローブ７が、検査対象のウエハＷＨ（図５参照）との１回の接触で、２つのチップ１０（図６および図１２参照）と接触する場合の配線２３のレイアウトについて説明する。

図２９は、本実施の形態２における配線２３のレイアウトについて説明する説明図である。また、図２９中において、一点差線で囲まれた領域は検査対象のチップ１０の外形に相当する領域であり、検査対象の２つのチップ１０がそれぞれの対角線の延在方向で隣接している場合のものである。

前記実施の形態１では、図２４を用いて同系統の電源と電気的に接続する複数の電源系の配線２３Ｐを互いに接続し、複数の電源系の配線２３Ｐを互いに電気特性を補う形とする場合について説明した。本実施の形態２においても、図２９に示すように、同系統の電源と電気的に接続する複数の電源系の配線２３Ｐを互いに接続したパターンとするが、プローブ７のうち、これら配線２３Ｐと電気的に接続するプローブ７Ｐの近傍までは、相対的に配線２３Ｐより幅の広い１本の配線２３Ｗが配置され、プローブ７Ｐの近傍で複数の配線２３Ｐに分岐するパターンとする。本実施の形態２においては、たとえば１本の配線２３Ｗが２本の配線２３Ｐへ分岐するレイアウトとなる場合には、配線２３Ｗの幅を配線２３Ｐの幅の２倍程度とすることを例示できる。薄膜シート２に形成された複数のプローブ７が、検査対象のウエハＷＨとの１回の接触で２つのチップ１０と接触する場合には、薄膜シート２中に設けられる配線２３の本数が増加し、薄膜シート２中における各配線２３の引き回しが困難になる不具合が懸念される。しかしながら、本実施の形態２の配線２３Ｗ、２３Ｐのレイアウトとすることにより、同系統の電源と電気的に接続する複数の電源系の配線２３Ｐは、相対的に幅の広い配線２３によって１本にまとめられて延在することになるので、電気特性を強化しつつ薄膜シート２中での引き回しを容易にすることができる。

また、相対的に幅の広い配線２３Ｗをプローブ７Ｐ上まで延在させ、スルーホール２４（図２２参照）を介してプローブ７Ｐと電気的に接続させる構造とした場合には、相対的に幅の広い配線２３Ｗが配置されたことによってプローブ７Ｐが配置された位置における薄膜シート２の剛性が高くなり、プローブ７Ｐがパッド１１、１２（図６および図１２参照）と接触できなくなってしまう不具合が懸念される。しかしながら、本実施の形態２によれば、その配線２３Ｗは、プローブ７Ｐの近傍で相対的に幅の狭い複数の配線２３Ｐへ分岐し、各配線２３Ｐ下にプローブ７Ｐが配置される構造となるので、プローブ７Ｐが配置された位置における薄膜シート２の剛性が高くなることを防ぐことができる。すなわち、プローブ検査時には、プローブ７Ｐを対応するパッド１１、１２に確実に接触させることができる。

上記の本実施の形態２では、２個のチップ１０に対してプローブ検査を行う場合における配線２３のレイアウトについて説明したが、１個のチップ１０に対してプローブ検査を行う場合でも本実施の形態２の配線２３Ｗ、２３Ｐのレイアウトを適用してもよい。

上記のような本実施の形態２によっても前記実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、本実施の形態３のプローブカードについて説明する。

図３０は、本実施の形態３のプローブカードと比較したプローブカードの下面の要部平面図であり、薄膜シート２中に延在する配線２３と多層配線基板１の端子（ポゴ座８）との電気的接続関係を説明するものである。また、図３０中において、“Ｓ”で示した端子は、配線２３のうち信号伝達に用いられる配線２３Ｓ（図２４参照）と電気的に接続する信号系の端子であり、“Ｖ”で示した端子は、配線２３のうち電源供給に用いられる配線２３Ｖ（配線２３Ｐ（図２４参照）および配線２３Ｇ（図２４参照）を含む）と電気的に接続する電源系の端子である。

図３０に示すように、多層配線基板１の面内において、上記信号系の端子および電源系の端子は、多層配線基板１の外周に沿って配置されている。また、それら信号系の端子および電源系の端子の多層配線基板１の外周に沿った配列中において、信号系の端子および電源系の端子は、たとえば信号系の端子が３個続いて配置された後に電源系の端子が２個続けて配置されるといったように、それぞれ一定の複数個が連続して配置される規則的な配列となっている。

ところで、薄膜シート２中において、信号系の配線２３Ｓおよび電源系の配線２３Ｖを同一配線層で形成しようとすると、上記信号系の端子および電源系の端子の配列に合わせてそれら信号系の配線２３Ｓおよび電源系の配線２３Ｖを薄膜シート２の外周に向かって引き出すことが困難になる。そのため、薄膜シート２の外周まで引き回された信号系の配線２３Ｓおよび電源系の配線２３Ｖは、ジャンパー線５１を介してそれぞれ対応する信号系の端子もしくは電源系の端子と電気的に接続される。その結果、平面では複数のジャンパー線５１が交差する個所が発生する場合があり、ジャンパー線５１の接続状態および配置状態が複雑になってしまう不具合を生じる虞がある。また、この傾向は、配線２３Ｓ、２３Ｖの数が多くなるに従って顕著になる。

そこで、本実施の形態３では、図３１に示すように、薄膜シート２中では、複数層（たとえば２層）の配線層で配線２３を形成し、信号系の配線２３Ｓと電源系の配線２３Ｖとは、それぞれ別の配線層で形成する。すなわち、配線２３Ｓは１層目の配線層で形成し、配線２３Ｖは２層目の配線層で形成するものである。また、配線２３Ｖは、配線２３Ｓと同じ１層目の配線層で形成した中継用の配線２３Ｍを介してプローブ７（７Ａ、７Ｂ）と電気的に接続される。なお、配線２３Ｖおよびポリイミド膜２５上には、ポリイミド膜２５Ａが形成される。それにより、各配線層における配線数を大幅に低減することができるので、薄膜シート２中における配線２３Ｓ、２３Ｖの引き回しの自由度を大幅に向上することが可能となる。その結果、図３２に示すように、上記多層配線基板１の信号系の端子および電源系の端子の配列に合わせて配線２３Ｓ、２３Ｖを薄膜シート２の外周に向かって引き出すことが可能となる。すなわち、多層配線基板１においては、平面で複数のジャンパー線５１を互いに交差しないように配置すること、もしくはジャンパー線５１自体の省略が可能となるので、ジャンパー線５１の接続状態および配置状態を大幅に簡略化することができる。

また、信号系の配線２３Ｓが上層になり、電源系の配線２３Ｖが下層となる構造としてもよい。その場合、信号系の配線２３Ｓは、中継用の配線２３Ｍを介してプローブ７（７Ａ、７Ｂ）と電気的に接続する構造とする。

上記のような本実施の形態３によっても、前記実施の形態１、２と同様の効果を得ることができる。

（実施の形態４）
図３３は、本実施の形態４のプローブカードの下面の要部平面図である。

図３３に示すように、本実施の形態４は、同系統の電源と電気的に接続する複数のプローブ７の数に対して、多層配線基板１側の対応する電源系の端子（ポゴ座８）の数が多い場合のものである。このような場合には、それらプローブ７の各々が多層配線基板１側の複数の電源系の端子と電気的に接続するように配線パターンを形成する。すなわち、プローブ７から引き出された電源系の配線２３Ｐ（図２４も参照）と、多層配線基板１側の複数の電源系の端子と電気的に接続する配線２３Ｐ２とを形成し、複数の配線２３Ｐ２が１つの配線２３Ｐと接続するように薄膜シート２中の配線２３のパターンを形成するものである。それにより、配線２３Ｐと電気的に接続する１つのプローブ７への許容電流値を大きくできるので、電源系の配線２３Ｐの電気特性を強化することが可能となる。その結果、配線２３Ｐにノイズが発生し難くすることができるので、本実施の形態４のプローブカードを用いたプローブ検査の歩留まりを向上することができる。

また、１つの配線２３Ｐに複数の配線２３Ｐ２が接続するので、１つの配線２３Ｐ２が切断してしまった場合でも、プローブ７へは他の配線２３Ｐ２から電源供給することができるので、本実施の形態４のプローブカードを用いたプローブ検査の歩留まりの低下を防ぐことができる。

上記のような本実施の形態４によっても、前記実施の形態１〜３と同様の効果を得ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態では、ＬＣＤドライバが形成されたチップが薄膜プローブを用いたプローブ検査の対象である場合について説明したが、ロジック回路およびＤＲＡＭ（Dynamic Random Access Memory）をはじめとしたメモリ回路等が形成されたチップについても薄膜プローブを用いてプローブ検査を実施してもよい。

本発明の半導体集積回路装置の製造方法は、半導体集積回路装置の製造工程におけるプローブ検査工程に広く適用することができる。

本発明の実施の形態１であるプローブカードの要部断面図である。 本発明の実施の形態１であるプローブカードの下面の要部平面図である。 図２中のＡ−Ａ線に沿った断面図である。 本発明の実施の形態１であるプローブカードの要部断面図である。 本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップ領域が形成された半導体ウエハの平面図である。 本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。 図６に示した半導体チップに形成されたパッドの斜視図である。 図６に示した半導体チップの液晶パネルへの接続方法を示す要部断面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図９中のＢ−Ｂ線に沿った断面図である。 図９中のＣ−Ｃ線に沿った断面図である。 本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップに設けられたバンプ電極上にてプローブが接触する位置を示した要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図１６中のＤ−Ｄ線に沿った断面図である。 図１６中のＥ−Ｅ線に沿った断面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの製造工程を説明する要部断面図である。 図１９に続く薄膜シートの製造工程中の要部断面図である。 図２０に続く薄膜シートの製造工程中の要部断面図である。 図２１に続く薄膜シートの製造工程中の要部断面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シート中に形成された配線パターンを説明する要部平面図である。 図２３中の一部を拡大して示した要部平面図である。 図２２に続く薄膜シートの製造工程中の要部断面図である。 図２５に続く薄膜シートの製造工程中の要部断面図である。 図１９〜図２６の工程で製造された薄膜シートをプローブカードに取り付ける工程を説明する要部断面図である。 図２７に続く薄膜シートをプローブカードに取り付ける工程を説明する要部断面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シート中に形成された配線のレイアウトを説明する説明図である。 本発明の実施の形態３であるプローブカードと比較したプローブカードの下面の要部平面図である。 本発明の実施の形態３であるプローブカードを形成する薄膜シートの要部断面図である。 本発明の実施の形態３であるプローブカードの下面の要部平面図である。 本発明の実施の形態４であるプローブカードの下面の要部平面図である。

符号の説明

１ 多層配線基板（第１配線基板）
２ 薄膜シート（第１シート）
３ プランジャ
３Ａ ばね
４ 押さえリング
５ 開口部
６ 接着リング
７、７Ａ、７Ｂ、７Ｃ、７Ｄ、７Ｐ プローブ（接触端子）
８ ポゴ座
９ 押圧具（押圧機構）
１０ チップ（チップ領域）
１１、１２ パッド（テストパッド（第１電極））
１４、１５ 画素電極
１６ ガラス基板
１７ 液晶層
１８ ガラス基板
２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ 金属膜
２２ ポリイミド膜
２３ 配線（第２配線）
２３Ｇ 配線（第３配線）
２３Ｍ 配線
２３Ｐ 配線（第４配線）
２３Ｐ２ 配線
２３Ｓ 配線（第２配線）
２３Ｖ、２３Ｗ 配線
２４ スルーホール（第１位置）
２４Ａ スルーホール
２５、２５Ａ ポリイミド膜
２６ 配線（第２配線）
２７ ポリイミド膜
２８ スルーホール
３１ ウエハ
３２ 酸化シリコン膜
３３ 穴
３４ 酸化シリコン膜
３５、３７、３８、４２、４３ 導電性膜
４５ エラストマ
４６ ポリイミドシート
５１ ジャンパー線
ＣＨＤ カードホルダ
ＦＧＲ フロッグリング
ＩＡ 中心領域
ＯＡ 外周領域
ＰＧＰ ポゴピン
ＰＯＳ１、ＰＯＳ２ 位置
ＰＳＬ 領域
ＳＢ 補助基板
ＴＨＡ 領域
ＴＨＤ テスタヘッド
ＷＨ ウエハ

Claims (29)

1. 以下の工程を含む半導体集積回路装置の製造方法：
   （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
   （ｂ）複数の第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線の周囲に配置され基準電位と電気的に接続する１つ以上の第３配線が形成され、前記複数の第２配線および前記第３配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
   （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。
2. 請求項１記載の半導体集積回路装置の製造方法において、
   前記第３配線は、前記第２配線と同じ配線層で形成されている。
3. 請求項１記載の半導体集積回路装置の製造方法において、
   前記基準電位は、接地電位である。
4. 請求項１記載の半導体集積回路装置の製造方法において、
   前記（ｃ）工程において、前記複数の第２配線には電気信号が伝達される。
5. 請求項１記載の半導体集積回路装置の製造方法において、
   前記半導体集積回路は、高周波数で動作する。
6. 以下の工程を含む半導体集積回路装置の製造方法：
   （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
   （ｂ）複数の第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
   （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。
   ここで、前記複数の第２配線のうち、電源が同一系統である複数の第４配線は、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有する。
7. 請求項６記載の半導体集積回路装置の製造方法において、
   前記第２位置における前記第４配線は、前記第１位置より相対的に大きな幅を有する。
8. 請求項６記載の半導体集積回路装置の製造方法において、
   前記半導体集積回路は、高周波数で動作する。
9. 以下の工程を含む半導体集積回路装置の製造方法：
   （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
   （ｂ）複数の第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
   （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。
   ここで、前記複数の第２配線のうち、同じ電気信号が伝達される複数の第５配線は、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有する。
10. 請求項９記載の半導体集積回路装置の製造方法において、
    前記第２位置における前記第５配線は、前記第１位置より相対的に大きな幅を有する。
11. 請求項１０記載の半導体集積回路装置の製造方法において、
    前記（ｃ）工程において、前記複数の接触端子は２つの前記チップ領域に配置された前記複数の第１電極と接触する。
12. 請求項９記載の半導体集積回路装置の製造方法において、
    前記第５配線の周囲には、基準電位と電気的に接続する１つ以上の第３配線が形成されている。
13. 請求項１２記載の半導体集積回路装置の製造方法において、
    前記基準電位は、接地電位である。
14. 請求項９記載の半導体集積回路装置の製造方法において、
    前記半導体集積回路は、高周波数で動作する。
15. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）複数の第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
    （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。
    ここで、前記複数の第２配線は複数層の配線層で形成され、
    前記複数の第２配線は、電源供給を行う複数の第４配線および信号伝達を行う複数の第５配線を含み、
    前記複数の第４配線は、第１配線層に形成され、
    前記複数の第５配線は、前記第１配線層とは異なる第２配線層に形成されている。
16. 請求項１５記載の半導体集積回路装置の製造方法において、
    前記（ｃ）工程において、前記複数の接触端子は２つの前記チップ領域に配置された前記複数の第１電極と接触する。
17. 請求項１５記載の半導体集積回路装置の製造方法において、
    前記複数の第４配線のうち、電源が同一系統であるものは、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有する。
18. 請求項１７記載の半導体集積回路装置の製造方法において、
    前記第２位置における前記第４配線は、前記第１位置より相対的に大きな幅を有する。
19. 請求項１５記載の半導体集積回路装置の製造方法において、
    前記複数の第５配線のうち、同じ電気信号が伝達されるものは、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有する。
20. 請求項１９記載の半導体集積回路装置の製造方法において、
    前記第２位置における前記第５配線は、前記第１位置より相対的に大きな幅を有する。
21. 請求項１５記載の半導体集積回路装置の製造方法において、
    前記複数の第４配線は、基準電位と電気的に接続する１つ以上の第３配線を含む。
22. 請求項２１記載の半導体集積回路装置の製造方法において、
    前記基準電位は、接地電位である。
23. 請求項１５記載の半導体集積回路装置の製造方法において、
    前記半導体集積回路は、高周波数で動作する。
24. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）複数の第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し、前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第１カードを用意する工程、
    （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。
    ここで、前記複数の第２配線は、電源供給を行う複数の第４配線を含み、
    １つの前記第４配線は、電源が同一系統である２つ以上の前記第１配線と電気的に接続されている。
25. 請求項２４記載の半導体集積回路装置の製造方法において、
    前記複数の第４配線のうち、電源が同一系統であるものは、前記接触端子と接続する第１位置からの延在方向上の第２位置で互いに接続および一体化したパターンを有する。
26. 請求項２５記載の半導体集積回路装置の製造方法において、
    前記第２位置における前記第４配線は、前記第１位置より相対的に大きな幅を有する。
27. 請求項２４記載の半導体集積回路装置の製造方法において、
    前記複数の第４配線は、基準電位と電気的に接続する１つ以上の第３配線を含む。
28. 請求項２７記載の半導体集積回路装置の製造方法において、
    前記基準電位は、接地電位である。
29. 請求項２４記載の半導体集積回路装置の製造方法において、
    前記半導体集積回路は、高周波数で動作する。

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