JP4800007B2 - 半導体集積回路装置の製造方法およびプローブカード - Google Patents

半導体集積回路装置の製造方法およびプローブカード Download PDF

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Description

本発明は、半導体集積回路装置の製造技術およびプローブカードに関し、特に、半導体集積回路装置の電極パッドにプローブカードの探針を押し当てて行う半導体集積回路の電気的検査に適用して有効な技術に関するものである。
日本特開平７−２８３２８０号公報（特許文献１）、日本特開平８−５０１４６号公報（特許文献２（対応ＰＣＴ国際公開ＷＯ９５−３４０００））、日本特開平８−２０１４２７号公報（特許文献３）、日本特開平１０−３０８４２３号公報（特許文献４）、日本特開平１１−２３６１５号公報（特許文献５（対応米国特許公報ＵＳＰ６，３０５，２３０））、日本特開平１１−９７４７１号公報（特許文献６（対応欧州特許公報ＥＰ１０２２７７５））、日本特開２０００−１５０５９４号公報（特許文献７（対応欧州特許公報ＥＰ０９９９４５１））、日本特開２００１−１５９６４３号公報（特許文献８）、日本特開２００４−１４４７４２号公報（特許文献９）、日本特開２００４−１３２６９９号公報（特許文献１０）、日本特開２００４−２８８６７２号公報（特許文献１１）、日本特開２００５−２４３７７号公報（特許文献１２）、日本特開２００５−１３６３０２号公報（特許文献１３）、および日本特開２００５−１３６２４６号公報（特許文献１４）には、半導体集積回路装置の製造技術を用いて形成された探針（接触端子）、絶縁フィルムおよび引き出し用配線を有するプローバの構造と、その製造方法と、テストパッドが狭ピッチ化したチップに対してもそのプローバを用いることによってプローブ検査の実施を可能とする技術とが開示されている。
特開平７−２８３２８０号公報 特開平８−５０１４６号公報 特開平８−２０１４２７号公報 特開平１０−３０８４２３号公報 特開平１１−２３６１５号公報 特開平１１−９７４７１号公報 特開２０００−１５０５９４号公報 特開２００１−１５９６４３号公報 特開２００４−１４４７４２号公報 特開２００４−１３２６９９号公報 特開２００４−２８８６７２号公報 特開２００５−２４３７７号公報 特開２００５−１３６３０２号公報 特開２００５−１３６２４６号公報
半導体集積回路装置の検査技術としてプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。プローブ検査においては、ウエハ出荷対応（品質の差別化）、ＫＧＤ（Known Good Die）対応（ＭＣＰ（Multi-Chip Package）の歩留り向上）、およびトータルコスト低減などの要求から、ウエハ状態でプローブ検査を行う技術が用いられている。
近年、半導体集積回路装置の多機能化が進行し、１個の半導体チップ（以下、単にチップと記す）に複数の回路を作りこむことが進められている。また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（以下、単にチップと記す）の面積を小さくし、半導体ウエハ（以下、単にウエハと記す）１枚当たりの取得チップ数を増加することが進められている。そのため、テストパッド（ボンディングパッド）数が増加するだけでなく、テストパッドの配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。このようなテストパッドの狭ピッチ化に伴って、上記プローブ検査にカンチレバー状の探針を有するプローバを用いようとした場合には、探針をテストパッドの配置位置に合わせて設置することが困難になってしまう課題が存在する。
また、半導体集積回路装置の一種であるメモリ製品の大容量化や、同じく半導体集積回路装置の一種であるメモリ内蔵ロジック製品の増加に伴い、ウエハ状態でのプローブ検査に要する時間が増大している。そのため、ウエハ状態でのプローブ検査のスループットを向上させることが求められている。このスループットを向上させるためには、ウエハ１枚当たりの検査に要する時間を短縮することが求められる。ウエハ１枚当たりの検査に要する時間Ｔ０は、たとえば、検査装置の１回の検査に要する時間をＴ１、プローバのインデックスに要する時間をＴ２、プローバが有する探針（プローブ針）とウエハとを接触させる回数（以下、タッチダウン回数と記す）をＮ、およびウエハの交換に要する時間をＴ３とすると、Ｔ０＝（Ｔ１＋Ｔ２）×Ｎ＋Ｔ３と表される。この式より、ウエハ状態でのプローブ検査のスループットを向上させるためには、タッチダウン回数を少なくすることが課題となる。なお、高温では熱ベント終息時間分待ち時間が増える。
本発明者らは、半導体集積回路装置の製造技術を用いて形成された探針を有するプローバを用いることにより、テストパッドが狭ピッチ化したチップに対してもプローブ検査が実現できる技術について検討しており、特に、複数のチップに対して一括してプローブ検査を実施できるプローバについて検討している。その中で、本発明者らは、以下のような課題を見出した。
すなわち、上記探針は、半導体集積回路装置の製造技術を用いて金属膜およびポリイミド膜の堆積や、それらのパターニング等を実施することにより形成された薄膜プローブの一部であり、検査対象であるチップと対向する薄膜プローブの主面側に設けられている。プローブ検査時には、たとえば４２アロイなどからなり押圧面が平坦な押圧具によって、探針が形成された領域の薄膜プローブを前記主面とは反対側の裏面から押圧する。この時、すべての探針の先端の高さおよび対応するテストパッドの高さに差が生じていると、接触できない探針と対応するテストパッドとが生じてしまう不具合が懸念される。そのため、プローブ検査時には、すべての探針と対応するテストパッドとを確実に接触させることが課題となっている。
また、複数のチップに対して一括してプローブ検査を実施可能な薄膜プローブを形成するには、探針と電気的に接続する配線を薄膜プローブ中に多数引き回すことになる。そのため、薄膜プローブ中で配線密度がばらつき、薄膜プローブの平坦性が低下してしまうことが懸念される。薄膜プローブの平坦性が低下すると、プローブ検査時に押圧具が薄膜プローブを押圧した際に探針の先端の高さにばらつきが生じ、先端の高さが低くなった探針はテストパッドと接触できなくなってしまう課題が生じる。
本願に開示された一つの代表的な発明の一つの目的は、半導体集積回路装置の製造技術によって形成された探針を有するプローバを用い、複数のチップに対して一括してプローブ検査を実施する際に、探針とテストパッドとを確実に接触させることができる技術を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
１．本発明による半導体集積回路装置の製造方法は、以下の工程を含む：
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第２配線および前記複数の接触端子とは電気的に接続しない複数の第３配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。
ここで、前記複数の第２配線および前記複数の第３配線は、前記第１シート中にて複数層の配線層から形成し、
前記複数層の配線層の各々において、前記複数の接触端子の各々の上部に相当する位置に前記第２配線もしくは前記第３配線を配置する。
２．また、本発明による半導体集積回路装置の製造方法は、以下の工程を含む：
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第２配線および前記複数の接触端子とは電気的に接続しない複数の第３配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。
ここで、前記複数の第２配線および前記複数の第３配線は、前記第１シート中にて複数層の配線層から形成し、
前記第１シート中において、前記複数の接触端子の各々の上部に相当する位置には、前記複数層の配線層のうちの最下層の第１配線層に含まれる前記第２配線のみを配置する。
３．また、本発明による半導体集積回路装置の製造方法は、以下の工程を含む：
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第２配線および前記複数の接触端子とは電気的に接続しない複数の第３配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。
ここで、前記複数の第２配線および前記複数の第３配線は、前記第１シート中にて１層の配線層から形成し、
前記（ｃ）工程は、前記半導体ウエハ内において互いに１つ以上の前記チップ領域分を離間して並列する２つ以上の前記チップ領域に対して一括して行う。
４．また、本発明によるプローブカードは、
第１配線が形成された第１配線基板と、
半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第２配線および前記複数の接触端子とは電気的に接続しない複数の第３配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有し、
前記複数の第２配線および前記複数の第３配線は、前記第１シート中にて複数層の配線層から形成され、
前記複数層の配線層の各々において、前記複数の接触端子の各々の上部に相当する位置に前記第２配線もしくは前記第３配線が配置されている。
５．また、本発明によるプローブカードは、
第１配線が形成された第１配線基板と、
半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第２配線および前記複数の接触端子とは電気的に接続しない複数の第３配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有し、
前記複数の第２配線および前記複数の第３配線は、前記第１シート中にて複数層の配線層から形成され、
前記第１シート中において、前記複数の接触端子の各々の上部に相当する位置には、前記複数層の配線層のうちの最下層の第１配線層に含まれる前記第２配線のみが配置されている。
６．また、本発明によるプローブカードは、
第１配線が形成された第１配線基板と、
半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第２配線および前記複数の接触端子とは電気的に接続しない複数の第３配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有し、
前記複数の第２配線および前記複数の第３配線は、前記第１シート中にて１層の配線層から形成され、
前記複数の接触端子が１度に接触する前記複数の第１電極は、前記半導体ウエハ内にて選択され互いに１つ以上のチップ領域分を離間して並列する複数の前記チップ領域内に形成されている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）シリコンウエハを半導体集積回路の製造に用いるのと同様なパターニング手法によって、配線層およびそれに電気的に接続された先端部を一体的に形成した複数の接触端子またはプローブを有し、複数の配線層を有する薄膜プローブにおいて、上下の配線層にて平面で配線が重なるように各配線の平面パターンを形成するので、各々の接触端子またはプローブの上部において薄膜プローブの厚さを均一にすることができる。それにより、
各々の接触端子またはプローブと検査対象の複数のチップに設けられたテストパッドとを確実に接触させることができる。
（２）シリコンウエハを半導体集積回路の製造に用いるのと同様なパターニング手法によって配線層およびそれに電気的に接続された先端部を一体的に形成した複数の接触端子またはプローブを有し複数の配線層を有する薄膜プローブにおいて、各配線層にて配線の配置間隔および配線の配置密度が均一になるように配線のパターンを形成するので、各々の接触端子またはプローブの上部において薄膜プローブの厚さおよび剛性を均一にすることができる。それにより、各々の接触端子またはプローブの近傍では薄膜プローブに皺および撓みが発生することを防ぐことができるので、各々の接触端子またはプローブと検査対象の複数のチップに設けられたテストパッドとのコンタクト性を向上することができる。
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
ウエハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、エピタキシャル基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
接触端子またはプローブとは、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部を一体的に形成したものをいう。
接触端子またはプローブとは、各チップ領域上に設けられた電極パッドに接触させて電気的特性の検査を行うための針、プローブ、突起等をいう。
薄膜プローブ（membrane probe）、薄膜プローブカード、または突起針配線シート複合体とは、上記のような検査対象と接触する前記接触端子（突起針）とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、たとえば厚さ１０μｍ〜１００μｍ程度のものをいい、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部（接触端子）を一体的に形成されたもの等を言う。もちろん、プロセスは複雑になるが、一部を別に形成して、後に合体させることも可能である。
プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、プローバもしくは半導体検査装置とは、フロッグリング、プローブカードおよび検査対象となるウエハを載せるウエハステージを含む試料支持系を有する検査装置をいう。
プローブ検査とは、ウエハ工程が完了したウエハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。各チップに分割してから（またはパッケージング完了後）行われる選別テスト（最終テスト）とは区別される。
ポゴピン（POGO pin）またはスプリングプローブとは、接触ピン（プランジャ（接触針））をばね（コイルスプリング）の弾性力で電極（端子）に押し当てる構造を有し、必要に応じてその電極への電気的接続を行うようにした接触針をいい、たとえば金属製の管（保持部材）内に配置されたばねが金属ボールを介して接触ピンへ弾性力を伝える構成となっている。
テスタ（Test System）とは、半導体集積回路を電気的に検査するものであり、所定の電圧および基準となるタイミング等の信号を発生するものをいう。
テスタヘッドとは、テスタと電気的に接続し、テスタより送信された電圧および信号を受け、電圧および詳細なタイミング等の信号を半導体集積回路に対して発生し、ポゴピンなどを介してプローブカードへ信号を送るものをいう。
フロッグリングとは、ポゴピンなどを介してテスタヘッドおよびプローブカードと電気的に接続し、テスタヘッドより送られてきた信号を後述するプローブカードへ送るものをいう。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態を説明するための全図においては、各部材の構成をわかりやすくするために、平面図であってもハッチングを付す場合がある。
また、本願で使用する半導体リソグラフィ技術による薄膜プローブの各詳細については、本発明者および関連する発明者等による以下の特許出願に開示されているので、特に必要な時以外はそれらの内容は繰り返さない。前記特許出願、すなわち、日本特願平６−２２８８５号、日本特開平７−２８３２８０号公報、日本特開平８−５０１４６号公報、日本特開平８−２０１４２７号公報、日本特願平９−１１９１０７号、日本特開平１１−２３６１５号公報、日本特開２００２−１３９５５４号公報、日本特開平１０−３０８４２３号公報、日本特願平９−１８９６６０号、日本特開平１１−９７４７１号公報、日本特開２０００−１５０５９４号公報、日本特開２００１−１５９６４３号公報、日本特許出願第２００２−２８９３７７号（対応米国出願番号第１０／６７６，６０９号；米国出願日２００３．１０．２）、日本特開２００４−１３２６９９号公報、日本特開２００５−２４３７７号公報、日本特開２００４−２８８６７２号公報（対応米国出願番号第１０／７６５，９１７号；米国出願日２００４．１．２９）、日本特開２００４−１４４７４２号公報（対応米国公開番号第２００４／０７０，４１３号）、日本特開２００４−１５７１２７号公報、日本特開２００４−１４４７４２号公報（対応米国公開番号第２００４／０７０，４１３号）、日本特開２００４−１５７１２７号公報、日本特開２００５−１３６２４６号公報（対応米国出願番号第１０／９６８，２１５号；米国出願日２００４．１０．２０）、日本特開２００５−１３６３０２号公報（対応米国出願番号第１０／９６８，４３１号；米国出願日２００４．１０．２０）、日本特許出願第２００４−１１５０４８号、日本特許出願第２００４−２０８２１３号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００４／１７１６０号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００５／４３４４号、日本特許出願第２００４−３７８５０４号、日本特許出願第２００５−１０９３５０号、日本特許出願第２００５−１６８１１２号、日本特許出願第２００５−１８１０８５号、日本特許出願第２００５−１９４５６１号、日本特許出願第２００５−２９１８８６号、および日本特許出願第２００５−３１５１１５号である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は、本実施の形態１のプローブカード（第１カード）の要部断面図である。図１に示すように、本実施の形態１のプローブカードは、多層配線基板（第１配線基板）１、薄膜シート（第１シート）２、テスタヘッドＴＨＤ、フロッグリングＦＧＲおよびカードホルダＣＨＤなどから形成されている。テスタヘッドＴＨＤとフロッグリングＦＧＲとの間、およびフロッグリングＦＧＲと多層配線基板１との間は、それぞれ複数本のポゴピンＰＧＰを介して電気的に接続され、それによりテスタヘッドＴＨＤと多層配線基板１との間が電気的に接続されている。カードホルダＣＨＤは、多層配線基板１をプローバに機械的に接続するもので、かつポゴピンＰＧＰからの圧力によって多層配線基板１に反りが生じてしまうことを防ぐ機械的強度を持つ。
図２は、本実施の形態１のプローブカードの下面の要部平面図であり、図３は図２中のＡ−Ａ線に沿った断面図である。
図２および図３に示すように、本実施の形態のプローブカードは、図１で示した部材の他に、たとえばプランジャ３などを含んでいる。薄膜シート２は押さえリング４によって多層配線基板１の下面に固定され、プランジャ３は多層配線基板１の上面に取り付けられている。多層配線基板１の中央部には開口部５が設けられ、この開口部５内において、薄膜シート２とプランジャ３とは接着リング６を介して接着されている。
薄膜シート２の下面には、たとえば４角錐型または４角錐台形型の複数のプローブ（接触端子）７が形成されている。薄膜シート２内には、プローブ７の各々と電気的に接続し、各々のプローブ７から薄膜シート２の探部まで延在する複数の配線（第２配線）が形成されている。多層配線基板１の下面または上面には、この複数の配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されており、この複数の受け部は、多層配線基板１内に形成された配線（第１配線）を通じて多層配線基板１の上面に設けられた複数のポゴ（POGO）座８と電気的に接続している。このポゴ座８は、テスタからの信号をプローブカードへ導入するピンを受ける機能を有する。
本実施の形態１において、薄膜シート２は、たとえばポリイミドを主成分とする薄膜から形成されている。このような薄膜シート２は柔軟性を有することから、本実施の形態１では、チップ（半導体集積回路装置）のパッドにすべてのプローブ７を接触させるために、プローブ７が形成された領域（第１領域）の薄膜シート２を上面（裏面）から押圧具（押圧機構）９を介してプランジャ３が押圧する構造となっている。すなわち、プランジャ３内に配置されたばね３Ａの弾性力によって一定の圧力を押圧具９に加えるものである。本実施の形態において、押圧具９の材質としては、４２アロイを例示することができる。
ここで、検査対象のチップ表面に形成されたテストパッド（ボンディングパッド）数が増加すると、それに伴って各テストパッドのそれぞれに信号を送るためのポゴピンＰＧＰの本数が増加することになる。また、ポゴピンＰＧＰの本数が増加することによって、多層配線基板１に加わるポゴピンＰＧＰからの圧力も増加することになるので、多層配線基板１の反りを防ぐためにカードホルダＣＨＤを厚くする必要が生じる。さらに、薄膜シート２に形成された各プローブ７を対応するテストパッドに確実に接触させるために、薄膜シート２の中心領域ＩＡ（図３参照）および接着リングを境に外周側となり中心領域ＩＡを取り囲む外周領域ＯＡ（図３参照）のそれぞれに張力を加える構造とした場合には、多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴ（図１参照）に限界が生じる。その高さＨＴの限界値よりカードホルダＣＨＤの厚さのほうが大きくなった場合には、薄膜シート２がカードホルダＣＨＤ内に埋もれてしまうことになり、プローブ７をテストパッドに確実に接触させることができなくなる不具合が懸念される。
そこで、本実施の形態１では、上記薄膜シート２の中心領域ＩＡのみに張力を加えた状態で薄膜シート２と接着リング６とを接着し、外周領域ＯＡには張力を加えない構造とする。この時、接着リング６の材質としては、Ｓｉ（シリコン）と同程度の熱膨張率の金属（たとえば、４２アロイ）を選択し、薄膜シート２と接着リング６とを接着する接着剤としては、エポキシ系接着剤を用いることを例示できる。それにより、上記薄膜シート２のプローブ面までの高さＨＴを規定する接着リング６の高さを高くすることができるので、その高さＨＴも高くなり、薄膜シート２がカードホルダＣＨＤ内に埋もれてしまう不具合を避けることができる。すなわち、カードホルダＣＨＤが厚くなった場合でも、プローブ７をテストパッドに確実に接触させることが可能となる。
上記のような手段を用いる代わりに、図４に示すように、多層配線基板１の中央部に補助基板ＳＢを取り付け、その補助基板ＳＢに薄膜シート２を取り付ける構造として、多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴを向上させてもよい。多層配線基板１と同様に、補助基板ＳＢ内には複数の配線が形成され、さらにこれら配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されている。多層配線基板１に設けられた受け部と補助基板ＳＢに設けられた受け部とは、たとえばそれぞれ対応するもの同士がはんだによって電気的に接続されている。はんだを用いる代わりに、異方性導電ゴムを介して多層配線基板１と補助基板ＳＢとを圧着する手段、もしくは多層配線基板１および補助基板ＳＢのそれぞれの表面に上記受け部と電気的に接続するＣｕ（銅）めっき製の突起部を形成し、対応する突起部同士を圧着する手段を用いてもよい。
本実施の形態１において、上記プローブカードを用いてプローブ検査（電気的検査）を行う対象としては、複数の機能の半導体集積回路が形成されたＳｏＣ（System on Chip）構造のチップを例示することができる。図５は、それら複数のチップ（チップ領域）１０が区画されたウエハＷＨの平面図である。なお、本実施の形態のプローブカードを用いたプローブ検査は、これら複数のチップ１０が区画されたウエハＷＨに対して行うものである。また、図６は、そのチップ１０の平面と、その一部を拡大したものを図示している。このチップ１０は、たとえば単結晶シリコン基板からなり、その主面にはＬＣＤドライバ回路が形成されている。また、チップ１０の主面の周辺部には、チップ１０内に形成されている半導体集積回路と電気的に接続する多数のパッド（テストパッド（第１電極））１１が配置されている。パッド１１のうちチップ１０の外周に沿って２列で配列されたものは、隣り合ったパッド１１の間隔をできる限り広げるために、そのチップ１０の外周に沿って互いの列のパッド１１が互い違いに配列されている。
また、上記チップ１０は、ウエハの主面に区画された多数のチップ領域に半導体製造技術を使って種々の半導体集積回路や入出力端子（ボンディングパッド）を形成し、次いで入出力端子上に上記の方法でパッド１１を形成した後、ウエハをダイシングしてチップ領域を個片化することにより製造することができる。また、本実施の形態１において、上記プローブ検査は、ウエハをダイシングする前に各チップ領域に対して実施するものである。なお、以後プローブ検査（パッド１１とプローブ７とが接触する工程）を説明する際に、特に明記しない場合には、チップ１０はウエハをダイシングする前の各チップ領域を示すものとする。
図７は上記薄膜シート２の下面のプローブ７が形成された領域の一部を拡大して示した要部平面図であり、図８は図７中のＢ−Ｂ線に沿った要部断面図であり、図９は図７中のＣ−Ｃ線に沿った要部断面図である。
上記プローブ７は、薄膜シート２中にて平面六角形状にパターニングされた金属膜２１Ａ、２１Ｂの一部であり、金属膜２１Ａ、２１Ｂのうちの薄膜シート２の下面に４角錐型または４角錐台形型に飛び出した部分である。プローブ７は、薄膜シート２の主面において上記チップ１０に形成されたパッド１１の位置に合わせて配置されている。これらプローブ７のうち、プローブ７Ａは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周に近い配列（以降、第１列と記す）のパッド１１に対応し、プローブ７Ｂは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周から遠い配列（以降、第２列と記す）のパッド１１に対応している。
金属膜２１Ａ、２１Ｂは、たとえば下層からロジウム膜およびニッケル膜が順次積層して形成されている。金属膜２１Ａ、２１Ｂ上にはポリイミド膜２２が成膜され、ポリイミド膜２２上には各金属膜２１と電気的に接続する配線（第２配線）２３が形成されている。配線２３は、ポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｂと接触している。また、ポリイミド膜２２および配線２３上には、ポリイミド膜２５が成膜され、ポリイミド膜２２上には配線２６、２６Ａが形成されている。ポリイミド膜２５および配線２６、２６Ａ上には、ポリイミド膜２７が成膜されている。金属膜２１Ａ上に延在する配線（第２配線）２６は、ポリイミド膜２５に形成されたスルーホール２８の底部で配線２３と接触し、金属膜２１Ａと電気的に接続されている。
上記したように、金属膜２１Ａ、２１Ｂの一部は４角錐型または４角錐台形型に形成されたプローブ７Ａ、７Ｂとなり、ポリイミド膜２２には金属膜２１Ａ、２１Ｂに達するスルーホール２４が形成される。そのため、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンと、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンとが同じ方向で配置されるようにすると、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまい、プローブ７Ａ、７Ｂからそれぞれ独立した入出力を得られなくなってしまう不具合が懸念される。そこで、本実施の形態１では、図７に示すように、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンは、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンを１８０°回転したパターンとしている。それにより、平面でプローブ７Ａおよびスルーホール２４が配置された金属膜２１Ａの幅広の領域と、平面でプローブ７Ｂおよびスルーホール２４が配置された金属膜２１Ｂの幅広の領域とが、紙面の左右方向の直線上に配置されないようになり、金属膜２１Ａおよび金属膜２１Ｂの平面順テーパー状の領域が紙面の左右方向の直線上に配置されるようになる。その結果、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまう不具合を防ぐことができる。また、狭ピッチでパッド１１（図６参照）が配置されても、それに対応した位置にプローブ７Ａ、７Ｂを配置することが可能となる。
本実施の形態では、図６を用いてパッド１１が２列で配列されている場合について説明したが、図１０に示すように、１列で配列されているチップも存在する。そのようなチップに対しては、図１１に示すように、上記金属膜２１Ａの幅広の領域が紙面の左右方向の直線上に配置された薄膜シート２を用いることで対応することができる。また、このようにパッド１１が１列で配列され、図１１に示したパターンの金属膜２１Ａを有する薄膜シート２では対応できないほどにパッド１１が小さく、かつパッド１１が配置されているピッチが狭い場合には、次のようにして対応することができる。すなわち、図７〜図９に示したパターンの金属膜２１Ａを有する薄膜シート２を用いることにより、チップ１０の外周に沿った方向でのパッド１１の中心位置を図６に示したパッド１１の中心位置と揃えることができるので、図１２に示す位置ＰＯＳ１、ＰＯＳ２でプローブ７Ａ、７Ｂのそれぞれをパッド１１に接触させることが可能になる。
また、パッド１１の数がさらに多い場合には、３列以上で配列されている場合もある。図１３は３列で配列されたパッド１１に対応した薄膜シート２の要部平面図であり、図１４は４列で配列されたパッド１１に対応した薄膜シート２の要部平面図である。チップ１０のサイズが同じであれば、パッド１１の配列数が増えるに従って、隣接する金属膜２１Ａ、２１Ｂの間隔がさらに狭くなるので、上記金属膜２１Ａ、２１Ｂを含む金属膜が接触してしまうことがさらに懸念される。そこで、図１３および図１４に示すように、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄを、たとえば図７に示した金属膜２１Ａの平面パターンを４５°回転させたものとすることで、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄが互いに接触してしまう不具合を防ぐことが可能となる。また、ここでは図７に示した金属膜２１Ａの平面パターンを４５°回転させた例について説明したが、４５°に限定するものではなく、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄの互いの接触を防ぐことができるのであれば他の回転角でもよい。なお、金属膜２１Ｃには、プローブ７Ｂが対応するパッド１１よりさらにチップ１０内の内側に配置されたパッド１１に対応するプローブ７Ｃが形成され、金属膜２１Ｄには、プローブ７Ｃが対応するパッド１１よりさらにチップ１０内の内側に配置されたパッド１１に対応するプローブ７Ｄが形成されている。
ここで、図１５は図１４中のＤ−Ｄ線に沿った要部断面図であり、図１６は図１４中のＥ−Ｅ線に沿った要部断面図である。図１４に示したように、４列のパッド１１に対応するプローブ７Ａ〜７Ｄを有する金属膜２１Ａ〜２１Ｄを配置した場合には、金属膜２１Ａ〜２１Ｄのそれぞれに上層から電気的に接続する配線のすべてを同一の配線層で形成することが困難になる。これは、隣接する金属膜２１Ａ〜２１Ｄの間隔が狭くなることによって、金属膜２１Ａ〜２１Ｄのそれぞれ同士が接触する虞が生じるのと共に、金属膜２１Ａ〜２１Ｄに電気的に接続する配線同士も接触する虞が生じるからである。そこで、本実施の形態１においては、図１５および図１６に示すように、それら配線を２層の配線層（配線２３、２６）から形成することを例示することができる。なお、配線２６およびポリイミド膜２５上には、ポリイミド膜２７が形成されている。相対的に下層の配線２３はポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｃと接触し、相対的に上層の配線２６はポリイミド膜２２、２５に形成されたスルーホール２８の底部で金属膜２１Ｂ、２１Ｄと接触している。それにより、同一の配線層においては、隣り合う配線２３または配線２６の間隔を大きく確保することが可能となるので、隣り合う配線２３または配線２６が接触してしまう不具合を防ぐことができる。また、パッド１１が５列以上となり、それに対応するプローブ数が増加して隣接する金属膜２１Ａ〜２１Ｄ等の間隔が狭くなる場合には、さらに多層に配線層を形成することによって、配線間隔を広げてもよい。
次に、上記の本実施の形態１の薄膜シート２の構造について、その製造工程と併せて図１７〜図２９を用いて説明する。図１７〜図２９は、図７〜図９を用いて説明した２列のパッド１１（図６参照）に対応したプローブ７Ａ、７Ｂを有する薄膜シート２の製造工程中の要部断面図もしくは要部平面図である。なお、薄膜シートの構造および薄膜シートの製造工程と、上記プローブ７（プローブ７Ａ〜７Ｄ）と同様のプローブの構造および製造工程については、日本特開２００４−２８８６７２号公報、日本特開２００５−１３６２４６号公報、日本特開２００５−１３６３０２号公報、日本特許出願第２００４−１１５０４８号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００４／１７１６０号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００５／４３４４号、日本特許出願第２００５−１０９３５０号、日本特許出願第２００５−１６８１１２号、日本特許出願第２００５−１８１０８５号、日本特許出願第２００５−１９４５６１号、日本特許出願第２００５−２９１８８６号および日本特許出願第２００５−３１５１１５号にも記載がある。
まず、図１７に示すように、厚さ０．２ｍｍ〜０．６ｍｍ程度のシリコンからなるウエハ３１を用意し、熱酸化法によってこのウエハ３１の両面に膜厚０．５μｍ程度の酸化シリコン膜３２を形成する。続いて、フォトレジスト膜をマスクとしてウエハ３１の主面側の酸化シリコン膜３２をエッチングし、ウエハ３１の主面側の酸化シリコン膜３２にウエハ３１に達する開口部を形成する。次いで、残った酸化シリコン膜３２をマスクとし、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いてウエハ３１を異方的にエッチングすることによって、ウエハ３１の主面に（１１１）面に囲まれた４角錐型または４角錐台形型の穴３３を形成する。
次に、図１８に示すように、上記穴３３の形成時にマスクとして用いた酸化シリコン膜３２をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ３１に熱酸化処理を施すことにより、穴３３の内部を含むウエハ３１の全面に膜厚０．５μｍ程度の酸化シリコン膜３４を形成する。次いで、穴３３の内部を含むウエハ３１の主面に導電性膜３５を成膜する。この導電性膜３５は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜３５上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で金属膜２１Ａ、２１Ｂ（図９〜図１１参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成する。
次に、導電性膜３５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜３５上に硬度の高い導電性膜３７および導電性膜３８を順次堆積する。本実施の形態１においては、導電性膜３７をロジウム膜とし、導電性膜３８をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜３７、３８から前述の金属膜２１Ａ、２１Ｂを形成することができる。また、穴３３内の導電性膜３７、３８が前述のプローブ７Ａ、７Ｂとなる。なお、導電性膜３５は、後の工程で除去されるが、その工程については後述する。
金属膜２１Ａ、２１Ｂにおいては、後の工程で前述のプローブ７Ａ、７Ｂが形成された時に、ロジウム膜から形成された導電性膜３７が表面となり、導電性膜３７がパッド１１に直接接触することになる。そのため、導電性膜３７としては、硬度が高く耐磨耗性に優れた材質を選択することが好ましい。また、導電性膜３７はパッド１１に直接接触するため、プローブ７Ａ、７Ｂによって削り取られたパッド１１の屑が導電性膜３７に付着すると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてしまうことが懸念される。そのため、導電性膜３７としては、パッド１１を形成する材料が付着し難い材質を選択することが好ましい。そこで、本実施の形態１においては、導電性膜３７として、これらの条件を満たすロジウム膜を選択している。それにより、そのクリーニング工程を省略することができる。
次に、上記金属膜２１Ａ、２１Ｂ（導電性膜３７、３８）の成膜に用いたフォトレジスト膜を除去した後、図２１に示すように、金属膜２１Ａ、２１Ｂおよび導電性膜３５を覆うようにポリイミド膜２２（図８および図９も参照）を成膜する。続いて、そのポリイミド膜２２に金属膜２１Ａ、２１Ｂに達する前述のスルーホール２４を形成する。このスルーホール２４は、レーザーを用いた穴あけ加工またはアルミニウム膜をマスクとしたドライエッチングによって形成することができる。
次に、図２０に示すように、スルーホール２４の内部を含むポリイミド膜２２上に導電性膜４２を成膜する。この導電性膜４２は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜４２上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜４２に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜４２上に導電性膜４３を成膜する。本実施の形態１においては、導電性膜４３として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。
次に、上記フォトレジスト膜を除去した後、導電性膜４３をマスクとして導電性膜４２をエッチングすることにより、導電性膜４２、４３からなる配線２３を形成する。配線２３は、スルーホール２４の底部にて金属膜２１Ａ、２１Ｂと電気的に接続することができる。
また、上記配線２３を形成する工程時には、配線２３と同じ配線層にて金属膜２１Ａ、２１Ｂとは電気的に接続しない配線も形成される。この配線も配線２３と同様に導電性膜４２、４３から形成することができる。
次に、図２１に示すように、ウエハ３１の主面に前述のポリイミド膜２５を成膜する。続いて、図２２に示すように、上記スルーホール２４、配線２３およびポリイミド膜２５を形成した工程と同様の工程を繰り返すことによって、スルーホール２８、配線２６およびポリイミド膜２７を形成する。配線２６は、スルーホール２８の底部にて配線２３と電気的に接続することができる。また、配線２６を形成する際には、配線２６と同じ配線層で前述の配線２６Ａ（図８参照）も形成される。
次に、図２３に示すように、たとえばフッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ３１の裏面の酸化シリコン膜３４を除去する。続いて、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いたエッチングにより、薄膜シート２を形成するための型材であるウエハ３１を除去する。次いで、酸化シリコン膜３４および導電性膜３５を順次エッチングにより除去し、本実施の形態１の薄膜シート２を製造する。この時、酸化シリコン膜３４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜３５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜３５に含まれる銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ７Ａ、７Ｂを形成する導電性膜３７（図１８参照）であるロジウム膜がプローブ７Ａ、７Ｂの表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ７Ａ、７Ｂにおいては、プローブ７Ａ、７Ｂが接触するパッド１１の材料であるＡｕなどが付着し難く、Ｎｉより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。
必要に応じて、上記スルーホール２４、配線２３およびポリイミド膜２５を形成する工程を繰り返すことによって、さらに配線を多層に形成してもよい。
本実施の形態１では、一辺で対向して隣接する２個のチップ１０に対して一度にプローブ検査を実施する。ここで、図２４〜図２７は、薄膜シート２のうち、検査対象の２個のチップ１０に対応する領域を示した要部平面図であり、図中において一点鎖線で囲まれている領域がチップ１０の外形に相当する。また、図２４〜図２７は、ぞれぞれ、１層目の配線層に形成された配線２３の平面パターン、図２４の平面パターンに配線２３と同じ配線層で形成された配線２３Ａを加えた平面パターン、２層目の配線層に形成された配線２６の平面パターン、および図２６の平面パターンに配線２６と同じ配線層で形成された配線（第３配線）２６Ａを加えた平面パターンを図示したものである。配線（第３配線）２３Ａは、図２１を用いて前述した金属膜２１Ａ、２１Ｂとは電気的に接続しない配線である。
図２４〜図２７に示した平面パターンは、本実施の形態１のプローブカードにおけるチャネル割り付けに制約があり、各々の配線２３、２６が所定のチャネルと電気的に接続するためには、所定のポゴ座８（図２参照）と電気的に接続しなければならない場合のものである。
金属膜２１Ａ、２１Ｂと電気的に接続された配線２３の一部は、薄膜シート２の外周に向かって引き回され、多層配線基板１（図１および図２参照）に設けられた複数の受け部のうちの対応するものと電気的に接続される。また、他の配線２３には配線２６が接続され、各々の配線２６は薄膜シート２の外周に向かって引き回され、多層配線基板１に設けられた複数の受け部のうちの対応するものと電気的に接続される。
図２８に示すように、本実施の形態１では、平面でプローブ７Ａ、７Ｂの近傍となる領域においては、配線２３と、配線２３と電気的に接続する配線２６もしくは配線２３とは電気的に接続しない配線２６Ａとが重なるように各配線の平面パターンを形成する。なお、図２８中において、梨地模様のハッチングを付した個所は、配線２３と配線２６もしくは配線２６Ａとが重なっている個所を示しており、かつ配線２３が配置されている個所を示している。また、プローブ７Ａ、７Ｂの上部には、配線２３および配線２６（もしくは配線２６Ａ）の両方が配置される平面パターンとする。このような平面パターンとすることにより、プローブ７Ａ、７Ｂの各々の上部において薄膜シート２の厚さを均一にすることができる。それにより、プローブ検査時においては、押圧具９（図３参照）から加わる荷重が均等に各々のプローブ７Ａ、７Ｂに加わるようにすることができる。その結果、プローブ７Ａ、７Ｂの各々と対応するパッド１１（図６および図１０参照）とのコンタクト性を向上することが可能となる。
また、本実施の形態１では、薄膜シート２中の各配線層において、配線の配置間隔および配線の配置密度が均一になるように配線のパターンを形成する。たとえば、図２９に示すように、配線２３が形成されている配線層において、配線２３の配置間隔が開き過ぎている個所には、金属膜２１Ａ、２１Ｂとは電気的に接続しない配線２３Ａを配置することによって、この配線層における配線の配置間隔および配線の配置密度を均一にすることができる。この配線２３Ａは、配線２３を形成した工程で同時に形成することができる。また、前述した配線２６Ａは、配線２６が形成されている配線層において配線２６の配置間隔が開き過ぎている個所に配置されたものであり、この配線２６Ａを配置することによって、この配線層における配線の配置間隔および配線の配置密度を均一にすることができる。このように、薄膜シート２中の各配線層において、配線の配置間隔および配線の配置密度が均一になるように配線のパターンを形成することにより、薄膜シート２のうち特にプローブ７Ａ、７Ｂの近傍では剛性および厚さを均一にすることができる。それにより、プローブ７Ａ、７Ｂの近傍では、薄膜シート２に皺および撓みが発生することを防ぐことができるので、プローブ７Ａ、７Ｂの各々と対応するパッド１１とのコンタクト性を向上することが可能となる。
図２４〜図２７では、一辺で対向して隣接する２個のチップ１０に対して一度にプローブ検査を実施する場合の薄膜シート２中の配線の平面パターンを示したが、対角線方向で（対角的に）隣接する２個のチップ１０に対して一度にプローブ検査を実施できるように、薄膜シート２中の各配線層の配線の平面パターンを形成してもよい。ここで、図３０〜図３３は、薄膜シート２のうち、検査対象の２個のチップ１０に対応する領域を示した要部平面図であり、図中において一点鎖線で囲まれている領域がチップ１０の外形に相当する。また、図３０〜図３３は、ぞれぞれ、１層目の配線層に形成された配線２３の平面パターン、図３０の平面パターンに配線２３と同じ配線層で形成された配線２３Ａを加えた平面パターン、２層目の配線層に形成された配線２６の平面パターン、および図３２の平面パターンに配線２６と同じ配線層で形成された配線２６Ａを加えた平面パターンを図示したものである。
上記のように対角線方向で（対角的に）隣接する２個のチップ１０に対して一度にプローブ検査を実施できるように薄膜シート２中の各配線層の配線の平面パターンを形成した場合でも、平面でプローブ７Ａ、７Ｂの近傍となる領域においては、配線２３と、配線２３と電気的に接続する配線２６もしくは配線２３とは電気的に接続しない配線２６Ａとが重なるように各配線の平面パターンを形成する。また、プローブ７Ａ、７Ｂの上部には、配線２３および配線２６（もしくは配線２６Ａ）の両方が配置される平面パターンとする。それにより、プローブ７Ａ、７Ｂの各々の上部において薄膜シート２の厚さを均一にすることができるので、プローブ検査時においては、押圧具９（図３参照）から加わる荷重が均等に各々のプローブ７Ａ、７Ｂに加わるようにすることができる。その結果、プローブ７Ａ、７Ｂの各々と対応するパッド１１とのコンタクト性を向上することが可能となる。また、一辺で対向して隣接する２個のチップ１０に対して一度にプローブ検査を実施する場合の薄膜シート２と同様に、薄膜シート２中の各配線層において、配線の配置間隔および配線の配置密度が均一になるように配線２３Ａ、２６Ａを配置する。それにより、薄膜シート２のうち特にプローブ７Ａ、７Ｂの近傍では剛性および厚さを均一にすることができるので、プローブ７Ａ、７Ｂの近傍では、薄膜シート２に皺および撓みが発生することを防ぐことができる。すなわち、プローブ７Ａ、７Ｂの各々と対応するパッド１１とのコンタクト性を向上することが可能となる。
（実施の形態２）
前記実施の形態１では、前記実施の形態１のプローブカードにおけるチャネル割り付けに制約がある場合の薄膜シート２中の各配線層の配線の平面パターンについて説明したが、本実施の形態２では、プローブカードにおけるチャネル割り付けに制約がない場合の例について説明する。
本実施の形態２では、対角線方向で（対角的に）隣接する２個のチップ１０に対して一度にプローブ検査を実施する。ここで、図３４および図３５は、薄膜シート２のうち、検査対象の２個のチップ１０に対応する領域を示した要部平面図であり、図中において一点鎖線で囲まれている領域がチップ１０の外形に相当する。また、図３４および図３５は、ぞれぞれ、１層目の配線層に形成された配線２３の平面パターン、および２層目の配線層に形成された配線２６の平面パターンを図示したものである。このように対角線方向で隣接する２個のチップ１０に対応する仕様とすることにより、１つのチップ１０に対応する位置で配線２３もしくは配線２６を平面で全方向に狭ピッチで引き出すことが可能となる。
本実施の形態２においても、前記実施の形態１と同様に、金属膜２１Ａ、２１Ｂ（図７〜図９参照）と電気的に接続された配線２３の一部は、薄膜シート２の外周に向かって引き回され、多層配線基板１（図１および図２参照）に設けられた複数の受け部のうちの対応するものと電気的に接続される。また、他の配線２３には配線２６が接続され、各々の配線２６は薄膜シート２の外周に向かって引き回され、多層配線基板１に設けられた複数の受け部のうちの対応するものと電気的に接続される。
また、本実施の形態２においても、前記実施の形態１と同様に、平面でプローブ７Ａ、７Ｂの近傍となる領域においては、配線２３と、配線２３と電気的に接続する配線２６もしくは配線２３とは電気的に接続しない配線２６Ａとが重なるように各配線の平面パターンを形成するが、プローブ７Ａ、７Ｂ（金属膜２１Ａ、２１Ｂ）の上部においては、配線２６よりも相対的に下層（第１配線層）の配線２３のみが配置され、配線２６（もしくは配線２６Ａ）が配置されないパターンとする（図３６参照）。このような配線２３、２６のパターンとすることにより、プローブ７Ａ、７Ｂの各々の上部において薄膜シート２の厚さを均一にすることができる。それにより、プローブ検査時においては、押圧具９（図３参照）から加わる荷重が均等に各々のプローブ７Ａ、７Ｂに加わるようにすることができる。その結果、プローブ７Ａ、７Ｂの各々と対応するパッド１１（図６および図１０参照）とのコンタクト性を向上することが可能となる。また、薄膜シート２のうち、プローブ７Ａ、７Ｂ（金属膜２１Ａ、２１Ｂ）の近傍では配線２６が配置されていないことによって他の部分より剛性を低くすることができるので、プローブ７Ａ、７Ｂの各々と対応するパッド１１とのコンタクト性を前記実施の形態１より向上することが可能となる。
また、本実施の形態２においても、前記実施の形態１と同様に、薄膜シート２中の各配線層において、配線の配置間隔および配線の配置密度が均一になるように配線２３、２３Ａ、２６、２６Ａのパターンを形成する。このように、薄膜シート２中の各配線層において、配線の配置間隔および配線の配置密度が均一になるように配線のパターンを形成することにより、薄膜シート２のうち特にプローブ７Ａ、７Ｂの近傍では剛性および厚さを均一にすることができる。それにより、プローブ７Ａ、７Ｂの近傍では、薄膜シート２に皺および撓みが発生することを防ぐことができるので、プローブ７Ａ、７Ｂの各々と対応するパッド１１とのコンタクト性を向上することが可能となる。
図３４および図３５では、対角線方向で（対角的に）隣接する２個のチップ１０に対して一度にプローブ検査を実施する場合の薄膜シート２中の配線の平面パターンを示したが、その２個のチップ１０と一辺で対向して隣接する２個のチップ１０も含めて合計４個のチップ１０に対して一度にプローブ検査を実施できるように、薄膜シート２中の各配線層の配線の平面パターンを形成してもよい。ここで、図３７〜図４０は、薄膜シート２のうち、検査対象の４個のチップ１０に対応する領域を示した要部平面図であり、図中において一点鎖線で囲まれている領域がチップ１０の外形に相当する。また、図３７〜図４０は、ぞれぞれ、１層目の配線層に形成された配線２３の平面パターン、図３７の平面パターンに配線２３と同じ配線層で形成された配線２３Ａを加えた平面パターン、２層目の配線層に形成された配線２６の平面パターン、および図３９の平面パターンに配線２６と同じ配線層で形成された配線２６Ａを加えた平面パターンを図示したものである。
上記のように４個のチップ１０に対して一度にプローブ検査を実施できるように薄膜シート２中の各配線層の配線の平面パターンを形成した場合でも、平面でプローブ７Ａ、７Ｂの近傍となる領域においては、配線２３と、配線２３と電気的に接続する配線２６もしくは配線２３とは電気的に接続しない配線２６Ａとが重なるように各配線の平面パターンを形成するが、プローブ７Ａ、７Ｂ（金属膜２１Ａ、２１Ｂ）の上部においては、配線２６よりも相対的に下層の配線２３のみが配置され、配線２６（もしくは配線２６Ａ）が配置されないパターンとする（図３６参照）。このような配線２３、２６のパターンとすることにより、プローブ７Ａ、７Ｂの各々の上部において薄膜シート２の厚さを均一にすることができる。それにより、プローブ検査時においては、押圧具９（図３参照）から加わる荷重が均等に各々のプローブ７Ａ、７Ｂに加わるようにすることができる。その結果、プローブ７Ａ、７Ｂの各々と対応するパッド１１（図６および図１０参照）とのコンタクト性を向上することが可能となる。また、薄膜シート２のうち、プローブ７Ａ、７Ｂ（金属膜２１Ａ、２１Ｂ）の近傍では配線２６が配置されていないことによって他の部分より剛性を低くすることができるので、プローブ７Ａ、７Ｂの各々と対応するパッド１１とのコンタクト性を前記実施の形態１より向上することが可能となる。
上記の本実施の形態２では、２個または４個のチップ１０に対して一度にプローブ検査を実施できるように薄膜シート２中の各配線層の配線の平面パターンを形成した場合について説明したが、選択するチップ１０は２個または４個に限定するものでなく、前述したようなパターンで配線２３、２３Ａ、２６、２６Ａの引き回しが可能であれば何個であってもよい。
上記のような本実施の形態２によっても前記実施の形態１と同様の効果を得ることができる。
（実施の形態３）
本実施の形態３では、ウエハＷＨ（図５参照）内において１個以上のチップ１０に相当する間隔を離間して並ぶ２個のチップ１０に対して一度にプローブ検査を実施する場合の薄膜シート２中の配線の平面パターンについて説明する。
図４１および図４２は、薄膜シート２のうち、検査対象の２個のチップ１０に対応する領域を示した要部平面図であり、図中において一点鎖線で囲まれている領域がチップ１０の外形に相当する。また、図４１および図４２は、ぞれぞれ、１層目の配線層に形成された配線２３の平面パターン、および図４１の平面パターンに配線２３と同じ配線層で形成された配線２３Ａを加えた平面パターンを図示したものである。
本実施の形態３においても、前記実施の形態１と同様に、金属膜２１Ａ、２１Ｂ（図７〜図９参照）と電気的に接続された配線２３の一部は、薄膜シート２の外周に向かって引き回され、多層配線基板１（図１および図２参照）に設けられた複数の受け部のうちの対応するものと電気的に接続される。また、本実施の形態３では、薄膜シート２中の配線は配線２３、２３Ａを含む１層の配線層で形成される。
また、本実施の形態３においても、前記実施の形態１と同様に、薄膜シート２中の配線層において、配線の配置間隔および配線の配置密度が均一になるように配線２３、２３Ａのパターンを形成する。このように、薄膜シート２中の配線層において、配線の配置間隔および配線の配置密度が均一になるように配線のパターンを形成することにより、薄膜シート２のうち特にプローブ７Ａ、７Ｂの近傍では剛性および厚さを均一にすることができる。それにより、プローブ７Ａ、７Ｂの近傍では、薄膜シート２に皺および撓みが発生することを防ぐことができるので、プローブ７Ａ、７Ｂの各々と対応するパッド１１とのコンタクト性を向上することが可能となる。
上記のような配線２３、２３Ａのパターンを有する本実施の形態３の薄膜シート２によれば、間を離間させて２個のチップ１０を選択するように薄膜シート２の構造を形成している。それにより、薄膜シート２中においては、配線層を１層のみとして配線２３、２３Ａを狭ピッチで引き出すことが可能となる。その結果、薄膜シート２全体で剛性を低くすることができるので、プローブ７Ａ、７Ｂの各々と対応するパッド１１とのコンタクト性を前記実施の形態１より向上することが可能となる。
上記のような本実施の形態３によっても前記実施の形態１と同様の効果を得ることができる。
（実施の形態４）
前記実施の形態１では、プローブ検査（電気的検査）を行う対象として複数の機能の半導体集積回路が形成されたＳｏＣ構造のチップを例示したが、本実施の形態４では、ＬＣＤ（Liquid Crystal Display）ドライバが形成されたチップを例示する。
図４３は、そのチップ１０の平面と、その一部を拡大したものを図示している。このチップ１０は、たとえば単結晶シリコン基板からなり、その主面にはＬＣＤドライバ回路が形成されている。また、チップ１０の主面の周辺部には、ＬＣＤドライバ回路と電気的に接続する多数のパッド（テストパッド（第１電極））１１、１２が配置されており、図４３中におけるチップ１０の上側の長辺および両短辺に沿って配列されたパッド１１は出力端子となり、チップ１０の下側の長辺に沿って配列されたパッド１２は入力端子となっている。ＬＣＤドライバの出力端子数は入力端子数より多いことから、隣り合ったパッド１１の間隔をできる限り広げるために、パッド１１はチップ１０の上側の長辺および両短辺に沿って２列で配列され、チップ１０の上側の長辺および両短辺に沿って互いの列のパッド１１が互い違いに配列されている。本実施の形態１において、隣り合うパッド１１が配置されているピッチＬＰは、たとえば約６８μｍである。また、本実施の形態１において、パッド１１は平面矩形であり、チップ１０の外周と交差（直交）する方向に延在する長辺の長さＬＡは約６３μｍであり、チップ１０の外周に沿って延在する短辺の長さＬＢは約３４μｍである。また、隣り合うパッド１１が配置されているピッチＬＰが約６８μｍであり、パッド１１の短辺の長さＬＢが約３４μｍであることから、隣り合うパッド１１の間隔は約３４μｍとなる。
パッド１１、１２は、たとえばＡｕ（金）から形成されたバンプ電極（突起電極）であり、チップ１０の入出力端子（ボンディングパッド）上に、電解めっき、無電解めっき、蒸着あるいはスパッタリングなどの方法によって形成されたものである。図４４は、パッド１１の斜視図である。パッド１１の高さＬＣは約１５μｍであり、パッド１２も同程度の高さを有する。
また、上記チップ１０は、ウエハの主面に区画された多数のチップ領域に半導体製造技術を使ってＬＣＤドライバ回路（半導体集積回路）や入出力端子（ボンディングパッド）を形成し、次いで入出力端子上に上記の方法でパッド１１を形成した後、ウエハをダイシングしてチップ領域を個片化することにより製造することができる。また、本実施の形態４において、上記プローブ検査は、ウエハをダイシングする前に各チップ領域に対して実施するものである。なお、以後プローブ検査（パッド１１、１２とプローブ７とが接触する工程）を説明する際に、特に明記しない場合には、チップ１０はウエハをダイシングする前の各チップ領域を示すものとする。
図４５は、上記チップ１０の液晶パネルへの接続方法を示す要部断面図である。図４５に示すように、液晶パネルは、たとえば主面に画素電極１４、１５が形成されたガラス基板１６、液晶層１７、および液晶層１７を介してガラス基板１６と対向するように配置されたガラス基板１８などから形成されている。本実施の形態４においては、このような液晶パネルのガラス基板１６の画素電極１４、１５に、それぞれパッド１１、１２が接続するようにチップ１０をフェイスダウンボンディングすることによって、チップ１０を液晶パネルへ接続することを例示できる。
本実施の形態４では、長辺で対向して隣接し、連続する４個のチップ１０に対して一度にプローブ検査を実施する。ここで、図４６〜図４９は、薄膜シート２のうち、検査対象の４個のチップ１０に対応する領域を示した要部平面図であり、図中において一点鎖線で囲まれている領域がチップ１０の外形に相当する。また、図４６〜図４９は、ぞれぞれ、１層目の配線層に形成された配線２３の平面パターン、図４６の平面パターンに配線２３と同じ配線層で形成された配線２３Ａを加えた平面パターン、２層目の配線層に形成された配線２６の平面パターン、および図４８の平面パターンに配線２６と同じ配線層で形成された配線２６Ａを加えた平面パターンを図示したものである。
本実施の形態４においても、前記実施の形態１と同様に、金属膜２１Ａ、２１Ｂ（図７〜図９参照）と電気的に接続された配線２３の一部は、薄膜シート２の外周に向かって引き回され、多層配線基板１（図１および図２参照）に設けられた複数の受け部のうちの対応するものと電気的に接続される。また、他の配線２３には配線２６が接続され、各々の配線２６は薄膜シート２の外周に向かって引き回され、多層配線基板１に設けられた複数の受け部のうちの対応するものと電気的に接続される。
また、本実施の形態４においても、前記実施の形態１と同様に、平面でプローブ７Ａ、７Ｂの近傍となる領域においては、配線２３と、配線２３と電気的に接続する配線２６もしくは配線２３とは電気的に接続しない配線２６Ａとが重なるように各配線の平面パターンを形成し、プローブ７Ａ、７Ｂの上部には、配線２３および配線２６（もしくは配線２６Ａ）の両方が配置される平面パターンとする（図２８および図２９参照）。このような平面パターンとすることにより、本実施の形態４においてもプローブ７Ａ、７Ｂの各々の上部にて薄膜シート２の厚さを均一にすることができる。それにより、プローブ検査時においては、押圧具９（図３参照）から加わる荷重が均等に各々のプローブ７Ａ、７Ｂに加わるようにすることができる。その結果、プローブ７Ａ、７Ｂの各々と対応するパッド１１（図６および図１０参照）とのコンタクト性を向上することが可能となる。
また、本実施の形態４においても、前記実施の形態１と同様に、薄膜シート２中の各配線層において、配線の配置間隔および配線の配置密度が均一になるように配線２３、２３Ａ、２６、２６Ａのパターンを形成する。このように、薄膜シート２中の各配線層において、配線の配置間隔および配線の配置密度が均一になるように配線のパターンを形成することにより、薄膜シート２のうち特にプローブ７Ａ、７Ｂの近傍では剛性および厚さを均一にすることができる。それにより、プローブ７Ａ、７Ｂの近傍では、薄膜シート２に皺および撓みが発生することを防ぐことができるので、プローブ７Ａ、７Ｂの各々と対応するパッド１１とのコンタクト性を向上することが可能となる。
上記のような本実施の形態４によっても前記実施の形態１と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体集積回路装置の製造方法およびプローブカードは、半導体集積回路装置の製造工程におけるプローブ検査工程に広く適用することができる。
本発明の実施の形態１であるプローブカードの要部断面図である。 本発明の実施の形態１であるプローブカードの下面の要部平面図である。 図２中のＡ−Ａ線に沿った断面図である。 本発明の実施の形態１であるプローブカードの要部断面図である。 本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップ領域が形成された半導体ウエハの平面図である。 本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図７中のＢ−Ｂ線に沿った断面図である。 図７中のＣ−Ｃ線に沿った断面図である。 本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップに設けられたパッド上にてプローブが接触する位置を示した要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図１４中のＤ−Ｄ線に沿った断面図である。 図１４中のＥ−Ｅ線に沿った断面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの製造工程を説明する要部断面図である。 図１７に続く薄膜シートの製造工程中の要部断面図である。 図１８に続く薄膜シートの製造工程中の要部断面図である。 図１９に続く薄膜シートの製造工程中の要部断面図である。 図２０に続く薄膜シートの製造工程中の要部断面図である。 図２１に続く薄膜シートの製造工程中の要部断面図である。 図２２に続く薄膜シートの製造工程中の要部断面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部断面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態３であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態３であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態４であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。 図４３に示した半導体チップに形成されたパッドの斜視図である。 図４３に示した半導体チップの液晶パネルへの接続方法を示す要部断面図である。 本発明の実施の形態４であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態４であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態４であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態４であるプローブカードを形成する薄膜シートの要部平面図である。
符号の説明
１ 多層配線基板（第１配線基板）
２ 薄膜シート（第１シート）
３ プランジャ
３Ａ ばね
４ 押さえリング
５ 開口部
６ 接着リング
７、７Ａ、７Ｂ、７Ｃ、７Ｄ プローブ（接触端子）
８ ポゴ座
９ 押圧具（押圧機構）
１０ チップ（チップ領域）
１１、１２ パッド（テストパッド（第１電極））
１４、１５ 画素電極
１６、１８ ガラス基板
１７ 液晶層
２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ 金属膜
２２、２５、２７ ポリイミド膜
２３ 配線（第２配線）
２３Ａ 配線（第３配線）
２４、２８ スルーホール
２６ 配線（第２配線）
２６Ａ 配線（第３配線）
３１ ウエハ
３２ 酸化シリコン膜
３３ 穴
３４ 酸化シリコン膜
３５ 導電性膜
３７、３８、４２、４３ 導電性膜
ＣＨＤ カードホルダ
ＦＧＲ フロッグリング
ＩＡ 中心領域
ＯＡ 外周領域
ＰＧＰ ポゴピン
ＳＢ 補助基板
ＴＨＤ テスタヘッド
ＷＨ ウエハ

Claims (16)

  1. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第２配線および前記複数の接触端子とは電気的に接続しない複数の第３配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有する第１カードを用意する工程、
    （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
    ここで、前記複数の第２配線および前記複数の第３配線は、前記第１シート中にて複数層の配線層から形成し、
    前記複数層の配線層の各々において、前記複数の第２配線および前記複数の第３配線を含む複数の配線の配置密度が均一化されている。
  2. 請求項１記載の半導体集積回路装置の製造方法において、
    前記複数の接触端子の各々の上部に相当する位置に前記第２配線もしくは前記第３配線が配置されている。
  3. 請求項２記載の半導体集積回路装置の製造方法において、
    前記複数層の配線層の各々において、前記複数の第２配線および前記複数の第３配線を含む前記複数の配線の幅および間隔が揃えられている。
  4. 請求項１記載の半導体集積回路装置の製造方法において、
    前記（ｃ）工程は、前記半導体ウエハ内において並列して隣接する複数の前記チップ領域に対して一括して行う。
  5. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
    （ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第２配線および前記複数の接触端子とは電気的に接続しない複数の第３配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有する第１カードを用意する工程、
    （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
    ここで、前記複数の第２配線および前記複数の第３配線は、前記第１シート中にて複数層の配線層から形成し、
    前記第１シート中において、前記複数の接触端子の各々の上部に相当する位置には、前記複数層の配線層のうちの最下層の第１配線層に含まれる前記第２配線のみが配置され、
    前記複数の接触端子の各々の上部に相当する位置以外の領域では、前記複数層の配線層の各々において、前記複数の第２配線および前記複数の第３配線を含む複数の配線の配置密度が均一化されている。
  6. 請求項５記載の半導体集積回路装置の製造方法において、
    前記複数の接触端子の各々の上部に相当する位置の周囲では、前記第１配線層に配置される前記第２配線と、前記第１配線層の上層の第２配線層に形成される前記第２配線もしくは前記第３配線が、重なるように配置されている。
  7. 請求項６記載の半導体集積回路装置の製造方法において、
    前記複数層の配線層の各々において、前記複数の第２配線および前記複数の第３配線を含む前記複数の配線の幅および間隔が揃えられている。
  8. 請求項５記載の半導体集積回路装置の製造方法において、
    前記（ｃ）工程は、前記半導体ウエハ内において互いに対角的に隣接する複数の前記チップ領域に対して一括して行う。
  9. 第１配線が形成された第１配線基板と、
    半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第２配線および前記複数の接触端子とは電気的に接続しない複数の第３配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
    前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有し、
    前記複数の第２配線および前記複数の第３配線は、前記第１シート中にて複数層の配線層から形成され、
    前記複数層の配線層の各々において、前記複数の第２配線および前記複数の第３配線を含む複数の配線の配置密度が均一化されたプローブカード。
  10. 請求項９記載のプローブカードにおいて、
    前記複数の接触端子の各々の上部に相当する位置に前記第２配線もしくは前記第３配線が配置されている。
  11. 請求項１０記載のプローブカードにおいて、
    前記複数層の配線層の各々では、前記複数の第２配線および前記複数の第３配線を含む前記複数の配線の幅および間隔が揃えられている。
  12. 請求項９記載のプローブカードにおいて、
    前記複数の接触端子が１度に接触する前記複数の第１電極は、前記半導体ウエハ内にて選択された複数のチップ領域内に形成され、
    前記２つのチップ領域は、並列して隣接している。
  13. 第１配線が形成された第１配線基板と、
    半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第２配線および前記複数の接触端子とは電気的に接続しない複数の第３配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
    前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有し、
    前記複数の第２配線および前記複数の第３配線は、前記第１シート中にて複数層の配線層から形成され、
    前記第１シート中において、前記複数の接触端子の各々の上部に相当する位置には、前記複数層の配線層のうちの最下層の第１配線層に含まれる前記第２配線のみが配置され、
    前記複数の接触端子の各々の上部に相当する位置以外の領域では、前記複数層の配線層の各々において、前記複数の第２配線および前記複数の第３配線を含む複数の配線の配置密度が均一化されたプローブカード。
  14. 請求項１３記載のプローブカードにおいて、
    前記複数の接触端子の各々の上部に相当する位置の周囲では、前記第１配線層に配置される前記第２配線と、前記第１配線層の上層の第２配線層に形成される前記第２配線もしくは前記第３配線が、重なるように配置されている。
  15. 請求項１４記載のプローブカードにおいて、
    前記複数層の配線層の各々では、前記複数の第２配線および前記複数の第３配線を含む前記複数の配線の幅および間隔が揃えられている。
  16. 請求項１３記載のプローブカードにおいて、
    前記複数の接触端子が１度に接触する前記複数の第１電極は、前記半導体ウエハ内にて選択された複数のチップ領域内に形成され、
    前記複数のチップ領域は、互いに対角的に隣接している。

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