KR20080036929A

KR20080036929A - 반도체 집적 회로 장치의 제조 방법

Info

Publication number: KR20080036929A
Application number: KR1020070106352A
Authority: KR
Inventors: 아끼오 하세베; 야스히로 모또야마; 야스노리 나리즈까; 세이고 나까무라
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2006-10-24
Filing date: 2007-10-23
Publication date: 2008-04-29
Also published as: US20080096295A1; JP2008107142A; TW200827730A; US7537943B2; JP5191646B2; CN101170073A

Abstract

본 발명의 과제는 반도체 집적 회로 장치의 제조 기술에 의해 형성된 박막 프로브를 이용하여 프로브 검사를 행할 때에, 박막 프로브에의 이물질 부착의 가능성을 저감시키는 것이다.

박막 시트를 압박하는 압박구를, 플런저의 압박핀의 선단을 오목부로 받치는 상대적으로 상부인 압박핀 받침부(9C)와, 상대적으로 하부인 박막 시트 압박부(9D)로 형성하고, 박막 시트와 접촉하는 박막 시트 압박부(9D)는 프로브 검사 대상의 1개의 칩(CHP1)의 전체면을 압박할 수 있는 가능한 한 최소의 평면 사이즈로 한다.

박막 프로브, 시트 압박부, 칩, 플런저, 반도체 집적 회로 장치

Description

반도체 집적 회로 장치의 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히 반도체 집적 회로 장치의 전극 패드에 프로브 카드의 탐침을 압박하여 행하는 반도체 집적 회로의 전기적 검사에 적용하기 유효한 기술에 관한 것이다.

일본 특허 출원 공개 제2005-24377호 공보(특허 문헌 1) 및 일본 특허 출원 공개 제2004-144742호 공보(특허 문헌 2)에는, 반도체 집적 회로 장치의 제조 기술을 이용하여 형성된 탐침, 절연 필름 및 인출용 배선과, 압박 부재와, 스프링 프로브를 갖는 프로버에 있어서, 압박 부재의 상면 중앙부에 스프링 프로브의 돌기부와 결합되는 원뿔 홈이 마련된 구조가 개시되어 있다.

일본 특허 출원 공개 제2006-118945호 공보(특허 문헌 3)에는, 반도체 집적 회로 장치의 제조 기술을 이용하여 형성된 접촉 단자, 절연 필름 및 인출용 배선을 갖는 프로버에 있어서, 접촉 단자 사이에 간극을 마련하여 접촉 단자의 높이를 높게 한 구조가 개시되어 있다.

일본 특허 출원 공개 평7-283280호 공보(특허 문헌 4), 일본 특허 출원 공개 평8-50146호 공보[특허 문헌 5(대응 PCT 국제 공개 WO95-34000)], 일본 특허 출원 공개 평8-201427호 공보(특허 문헌 6), 일본 특허 출원 공개 평10-308423호 공보(특허 문헌 7), 일본 특허 출원 공개 평11-23615호 공보[특허 문헌 8(대응 미국 특허 공보 USP6,305,230)], 일본 특허 출원 공개 평11-97471호 공보[특허 문헌 9(대응 유럽 특허 공보 EP1022775)], 일본 특허 출원 공개 제2000-150594호 공보[특허 문헌 10(대응 유럽 특허 공보 EP0999451)], 일본 특허 출원 공개 제2001-159643호 공보(특허 문헌 11), 일본 특허 출원 공개 제2004-144742호 공보(특허 문헌 2), 일본 특허 출원 공개 제2004-132699호 공보(특허 문헌 12), 일본 특허 출원 공개 제2004-288672호 공보(특허 문헌 13), 일본 특허 출원 공개 제2005-24377호 공보(특허 문헌 1), 일본 특허 출원 공개 제2005-136302호 공보(특허 문헌 14) 및 일본 특허 출원 공개 제2005-136246호 공보(특허 문헌 15)에는, 반도체 집적 회로 장치의 제조 기술을 이용하여 형성된 탐침(접촉 단자), 절연 필름 및 인출용 배선을 갖는 프로버의 구조와, 그 제조 방법과, 테스트 패드가 협(狹) 피치화된 칩에 대해서도 그 프로버를 이용함으로써 프로브 검사의 실시를 가능하게 하는 기술이 개시되어 있다.

[특허 문헌 1] 일본 특허 출원 공개 제2005-24377호 공보

[특허 문헌 2] 일본 특허 출원 공개 제2004-144742호 공보

[특허 문헌 3] 일본 특허 출원 공개 제2006-118945호 공보

[특허 문헌 4] 일본 특허 출원 공개 평7-283280호 공보

[특허 문헌 5] 일본 특허 출원 공개 평8-50146호 공보

[특허 문헌 6] 일본 특허 출원 공개 평8-201427호 공보

[특허 문헌 7] 일본 특허 출원 공개 평10-308423호 공보

[특허 문헌 8] 일본 특허 출원 공개 평11-23615호 공보

[특허 문헌 9] 일본 특허 출원 공개 평11-97471호 공보

[특허 문헌 10] 일본 특허 출원 공개 제2000-150594호 공보

[특허 문헌 11] 일본 특허 출원 공개 제2001-159643호 공보

[특허 문헌 12] 일본 특허 출원 공개 제2004-132699호 공보

[특허 문헌 13] 일본 특허 출원 공개 제2004-288672호 공보

[특허 문헌 14] 일본 특허 출원 공개 제2005-136302호 공보

[특허 문헌 15] 일본 특허 출원 공개 제2005-136246호 공보

반도체 집적 회로 장치의 검사 기술로서 프로브 검사가 있다. 이 프로브 검사는, 소정의 기능대로 동작하는지 여부를 확인하는 기능 테스트나, DC 동작 특성 및 AC 동작 특성의 테스트를 행하여 양품/불량품을 판별하는 테스트 등을 포함한다. 프로브 검사에 있어서는, 웨이퍼 출하 대응(품질의 차별화), KGD(Known Good Die) 대응[MCP(Multi-Chip Package)의 수율 향상] 및 토탈 비용 저감 등의 요구로부터, 웨이퍼 상태에서 프로브 검사를 행하는 기술이 이용되고 있다.

최근, 반도체 집적 회로 장치의 다기능화가 진행되어, 1개의 반도체 칩(이하, 단순히 칩이라 기재함)에 복수의 회로를 만들어 넣는 것이 진행되고 있다. 또한, 반도체 집적 회로 장치의 제조 비용을 저감시키기 위해, 반도체 소자 및 배선을 미세화하여 반도체 칩(이하, 단순히 칩이라 기재함)의 면적을 작게 하여, 반도체 웨이퍼(이하, 단순히 웨이퍼라 기재함) 1매당의 취득 칩 수를 증가시키는 것이 진행되고 있다. 그로 인해, 테스트 패드(본딩 패드) 수가 증가할 뿐만 아니라, 테스트 패드의 배치가 협 피치화되어, 테스트 패드의 면적도 축소되어 왔다. 이러한 테스트 패드의 협 피치화에 수반하여, 상기 프로브 검사에 캔틸레버 형상의 탐침을 갖는 프로버를 이용하고자 한 경우에는, 탐침을 테스트 패드의 배치 위치에 맞추어 설치하는 것이 곤란해져 버리는 과제가 존재한다.

본 발명자들은, 반도체 집적 회로 장치의 제조 기술을 이용하여 형성된 탐침을 갖는 프로버를 이용함으로써, 테스트 패드가 협 피치화된 칩에 대해서도 프로브 검사를 실현할 수 있는 기술에 대해 검토하고 있다. 그 중에서, 본 발명자들은 이하와 같은 과제를 발견하였다.

즉, 상기 탐침은 반도체 집적 회로 장치의 제조 기술을 이용하여 금속막 및 폴리이미드막의 퇴적이나, 그들의 패터닝 등을 실시함으로써 형성된 박막 프로브의 일부이며, 검사 대상인 칩과 대향하는 박막 프로브의 주면측에 설치되어 있다. 또한, 탐침을 테스트 패드에 접촉시킬 때에는, 박막 프로브의 이면에 부착된 압박구(압박 부재)에 의해 이면측으로부터 압박하여, 탐침이 형성된 영역의 박막 프로브를 밀어낸다. 그로 인해, 검사 대상의 웨이퍼의 표면에 이물질이 부착되어 있으면, 박막 프로브를 통해 압박구로부터의 압박력이 이물질에 가해지게 되어, 그때의 반작용에 의해 박막 프로브를 파손하거나, 이물질이 박막 프로브에 부착될 우려가 있다. 이물질이 박막 프로브에 부착되어 버린 경우에는, 이물질이 박막 프로브로부터 검사 대상의 웨이퍼로 재부착되어, 칩의 수율을 저하시켜 버릴 우려가 있다.

또한, 상기 압박구에는 박막 프로브와 대향하는 면과는 반대의 면인 중앙에 구멍이 마련되고, 이 구멍을 스프링 프로브 등의 압박핀(플런저)이 누름으로써, 상기 압박구로부터의 압박력을 만들어 내고 있다. 그러나, 박막 프로브 이면에 있어서의 압박구의 부착 위치에 어긋남이 발생되어 있으면, 압박구에 마련된 구멍과 압박핀과의 위치에도 어긋남이 발생되어, 그 구멍을 압박핀이 누를 수 없게 되어 버리는 과제가 존재한다.

본 발명에 개시된 하나의 대표적인 발명의 목적은, 반도체 집적 회로 장치의 제조 기술에 의해 형성된 박막 프로브를 이용하여 프로브 검사를 행할 때에, 박막 프로브에의 이물질 부착의 가능성을 저감시킬 수 있는 기술을 제공하는 데 있다.

또한, 본 발명에 개시된 다른 하나의 대표적인 발명의 목적은, 반도체 집적 회로 장치의 제조 기술에 의해 형성된 박막 프로브를 이용하여 프로브 검사를 행할 때에, 박막 프로브의 이면에 부착된 압박구와, 그 압박구를 누르는 압박핀과의 상대적인 위치를 정확하게 맞출 수 있는 기술을 제공하는 데 있다.

본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.

1. 본 발명에 따른 반도체 집적 회로 장치의 제조 방법은, (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 상에 있어서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정과, (b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 복수의 제2 배선이 형성되고, 상기 복수의 제2 배선이 상기 복수의 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 상기 주면에 대향하여 상기 제1 배선 기판에 보유 지지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면측으로부터 압박하는 압박 기구를 갖는 제1 카드를 준비하는 공정과, (c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정을 포함하고, 여기서 상기 압박 기구는, 제1 압박부와 상기 제1 압박부 아래에 위치하고 상기 제1 시트와 대향하는 제2 압박부로 형성되고, 상기 제2 압박부는 상기 제1 압박부보다 평면에서의 크기가 상대적으로 작고, 상기 압박 기구는 상기 제2 압박부에서 상기 제1 시트와 접한다.

2. 본 발명에 따른 반도체 집적 회로 장치의 제조 방법은, (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 상에 있어서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정과, (b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 복수의 제2 배선이 형성되고, 상기 복수의 제2 배선이 상기 복수의 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 상기 주면에 대향하여 상기 제1 배선 기판에 보유 지지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역의 이면에 부착되고, 상기 제1 영역을 상기 이면측으로부터 압박하는 압박 기구와, 상기 압박 기구에 대해 상기 제1 시트를 향한 방향의 가압을 행하는 가압 기구를 갖는 제1 카드를 준비하는 공정과, (c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정을 포함하고, 여기서 상기 압박 기구는, 상기 제1 시트에 부착된 제1면과는 반대측인 제2면에 있어서 중앙에 구멍부가 마련되고, 상기 가압 기구의 선단은 상기 구멍부에서 상기 압박 기구와 접하고, 상기 가압 기구는 상기 제2면에 대해 수평인 방향에서 상기 구멍부와 위치 맞춤한 상황하에서 상기 제1 카드에 고정되어 있다.

본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.

박막 시트와 접촉하는 압박구의 접촉 면적을 가능한 한 작게 할 수 있으므로, 검사 대상의 웨이퍼의 표면에 이물질이 부착되어 있는 경우라도, 그 이물질과 박막 시트가 접촉해 버릴 가능성을 대폭 저감시킬 수 있다.

본원 발명을 상세하게 설명하기 전에, 본원에 있어서의 용어의 의미를 설명하면 다음과 같다.

웨이퍼라 함은, 집적 회로의 제조에 이용하는 단결정 실리콘 기판(일반적으로 대략 평면 원 형상), SOI(Silicon On Insulator) 기판, 에피택셜 기판, 사파이어 기판, 글래스 기판, 그 밖의 절연, 반(反) 절연 또는 반도체 기판 등 및 그들의 복합적 기판을 말한다. 또한, 본원에 있어서 반도체 집적 회로 장치라 할 때에는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판 상에 만들어지는 것뿐만 아니라, 특별히 그렇지 않은 취지가 명시된 경우를 제외하고, TFT(Thin Film Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 글래스 등의 다른 절연 기판 상에 만들어지는 것 등도 포함하는 것으로 한다.

디바이스면이라 함은, 웨이퍼의 주면(主面)이며, 그 면에 리소그래피에 의해 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면을 말한다.

접촉 단자 또는 프로브라 함은, 실리콘 웨이퍼를 반도체 집적 회로의 제조에 이용하는 것과 동일한, 웨이퍼 프로세스, 즉 포토리소그래피 기술, CVD(Chemical Vapor Deposition) 기술, 스퍼터링 기술 및 에칭 기술 등을 조합한 패터닝 방법에 의해, 배선층 및 그것에 전기적으로 접속된 선단부를 일체적으로 형성한 것을 말한다.

접촉 단자 또는 프로브라 함은, 각 칩 영역 상에 설치된 전극 패드에 접촉시켜 전기적 특성의 검사를 행하기 위한 니들, 프로브, 돌기 등을 말한다.

박막 프로브(membrane probe), 박막 프로브 카드, 또는 돌기 니들 배선 시트 복합체라 함은, 상기한 바와 같은 검사 대상과 접촉하는 상기 접촉 단자(돌기 바늘)와 그곳으로부터 인출된 배선이 설치되고, 그 배선에 외부 접촉용 전극이 형성된 박막을 말하며, 예를 들어 두께 10 ㎛ 내지 100 ㎛ 정도인 것을 말한다. 그 제법은, 실리콘 웨이퍼를 반도체 집적 회로의 제조에 이용하는 것과 동일한, 웨이퍼 프로세스, 즉 포토리소그래피 기술, CVD(Chemical Vapor Deposition) 기술, 스퍼터링 기술 및 에칭 기술 등을 조합한 패터닝 방법에 의해, 배선층 및 그것에 전기적으로 접속된 선단부(접촉 단자)를 일체적으로 형성하는 것 등이다. 물론, 프로세스는 복잡해지지만, 일부를 별도로 형성하여, 이후에 합체시키는 것도 가능하다.

프로브 카드라 함은, 검사 대상이 되는 웨이퍼와 접촉하는 접촉 단자 및 다층 배선 기판 등을 갖는 구조체를 말하며, 프로버 혹은 반도체 검사 장치라 함은 프로그 링, 프로브 카드 및 검사 대상이 되는 웨이퍼를 적재하는 웨이퍼 스테이지를 포함하는 시료 지지 시스템을 갖는 검사 장치를 말한다.

프로브 검사라 함은, 웨이퍼 공정이 완료된 웨이퍼에 대해 프로버를 이용하 여 행해지는 전기적 시험이며, 칩 영역의 주면 상에 형성된 전극에 상기 접촉 단자의 선단을 닿게 하여 반도체 집적 회로의 전기적 검사를 행하는 것을 말하며, 소정의 기능대로 동작하는지의 여부를 확인하는 기능 테스트나 DC 동작 특성 및 AC 동작 특성의 테스트를 행하여 양품/불량품을 판별하는 것이다. 각 칩으로 분할한 후(또는 패키징 완료 후) 행해지는 선별 테스트(최종 테스트)와는 구별된다.

포고 핀(POGO pin) 또는 스프링 프로브라 함은, 접촉 핀[플런저(접촉 니들)]을 스프링(코일 스프링)의 탄성력에 의해 전극(단자)에 압박하는 구조를 갖고, 필요에 따라서 그 전극에의 전기적 접속을 행하도록 한 접촉 니들을 말하며, 예를 들어 금속제의 관(보유 지지 부재) 내에 배치된 스프링이 금속 볼을 통해 접촉 핀으로 탄성력을 전달하는 구성으로 되어 있다.

테스터(Test System)라 함은, 반도체 집적 회로를 전기적으로 검사하는 것으로, 소정의 전압 및 기준이 되는 타이밍 등의 신호를 발생시키는 것을 말한다.

테스터 헤드라 함은, 테스터와 전기적으로 접속하고, 테스터로부터 송신된 전압 및 신호를 받아, 전압 및 상세한 타이밍 등의 신호를 반도체 집적 회로에 대해 발생시키고, 포고 핀 등을 통해 프로브 카드로 신호를 보내는 것을 말한다.

프로그 링이라 함은, 포고 핀 등을 통해 테스터 헤드 및 프로브 카드와 전기적으로 접속하여, 테스터 헤드로부터 보내져 온 신호를 후술하는 프로브 카드로 보내는 것을 말한다.

이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.

또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이라도 이하라도 좋다.

또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명확하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아닌 것은 물론이다.

마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명확하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.

또한, 재료 등에 대해 언급할 때에는, 특별히 그렇지 않은 취지가 명기되었을 때, 또는 원리적 또는 상황적으로 그렇지 않을 때를 제외하고, 특정한 재료는 주요한 재료이며, 부차적 요소, 첨가물, 부가 요소 등을 배제하는 것은 아니다. 예를 들어, 실리콘 부재는 특별히 명시한 경우 등을 제외하고, 순수한 실리콘의 경우뿐만 아니라, 첨가 불순물, 실리콘을 주요한 요소로 하는 2원, 3원 등의 합금(예를 들어, SiGe) 등을 포함하는 것으로 한다.

또한, 본 실시 형태를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.

또한, 본 실시 형태를 설명하기 위한 전체 도면에 있어서는, 각 부재의 구성을 알기 쉽게 하기 위해, 평면도라도 해칭을 부여하는 경우가 있다.

또한, 본원에서 사용하는 반도체 리소그래피 기술에 의한 박막 프로브의 각 상세에 대해서는, 본 발명자 및 관련되는 발명자들에 의한 이하의 특허 출원에 개시되어 있으므로, 특별히 필요한 때 이외에는 그들의 내용은 반복하지 않는다. 상기 특허 출원, 즉 일본 특허 출원 평6-22885호, 일본 특허 출원 공개 평7-283280호 공보, 일본 특허 출원 공개 평8-50146호 공보, 일본 특허 출원 공개 평8-201427호 공보, 일본 특허 출원 평9-119107호, 일본 특허 출원 공개 평11-23615호 공보, 일본 특허 출원 공개 제2002-139554호 공보, 일본 특허 출원 공개 평10-308423호 공보, 일본 특허 출원 평9-189660호, 일본 특허 출원 공개 평11-97471호 공보, 일본 특허 출원 공개 제2000-150594호 공보, 일본 특허 출원 공개 제2001-159643호 공보, 일본 특허 출원 제2002-289377호(대응 미국 출원 번호 제10/676,609호 ; 미국 출원일 2003. 10. 2), 일본 특허 출원 공개 제2004-132699호 공보, 일본 특허 출원 공개 제2005-24377호 공보, 일본 특허 출원 공개 제2004-288672호 공보(대응 미국 출원 번호 제10/765,917호 ; 미국 출원일 2004. 1. 29), 일본 특허 출원 공개 제2004-144742호 공보(대응 미국 공개 번호 제2004/070,413호), 일본 특허 출원 공개 제2004-157127호 공보, 일본 특허 출원 공개 제2004-144742호 공보(대응 미국 공개 번호 제2004/070,413호), 일본 특허 출원 공개 제2004-157127호 공보, 일본 특허 출원 공개 제2005-136246호 공보(대응 미국 출원 번호 제10/968,215호 ; 미국 출원 일 2004. 10. 20), 일본 특허 출원 공개 제2005-136302호 공보(대응 미국 출원 번호 제10/968,431호 ; 미국 출원일 2004. 10. 20), 일본 특허 출원 제2004-115048호, 일본 특허 출원 제2004-208213호, PCT 출원 번호 PCT/JP2004/17160호, PCT 출원 번호 PCT/JP2005/4344호, 일본 특허 출원 제2004-378504호, 일본 특허 출원 제2005-109350호, 일본 특허 출원 제2005-168112호, 일본 특허 출원 제2005-181085호, 일본 특허 출원 제2005-194561호, 일본 특허 출원 제2005-291886호, 일본 특허 출원 제2005-327183호, 일본 특허 출원 제2006-29468호, 일본 특허 출원 제2006-136596호 및 일본 특허 출원 제2006-173680호이다.

이하, 본 발명의 실시 형태를 도면을 기초로 하여 상세하게 설명한다.

본 실시 형태의 프로브 카드를 이용한 프로브 검사는, 복수의 칩이 구획된 웨이퍼 형상의 기판(WH)에 대해 행하는 것이다. 도1은 그들 복수의 칩(칩 영역)(CHP1)이 구획된 웨이퍼(WH)의 평면도이고, 도2는 칩(CHP1)의 평면과, 그 일부를 확대한 것을 도시하고 있다.

본 실시 형태의 프로브 카드를 이용한 프로브 검사는, 이들 복수의 칩(CHP1)이 구획된 웨이퍼(WH)에 대해 행하는 것이다. 이 웨이퍼(WH)는, 예를 들어 단결정 실리콘 기판으로 이루어지고, 복수의 칩(CHP1)의 각각의 주면에는 LCD 드라이버 회로(반도체 집적 회로)가 형성되어 있다. 또한, 칩(CHP1)의 주면의 주변부에는, LCD 드라이버 회로와 전기적으로 접속하는 다수의 패드[테스트 패드(제1 전극)](PD1, PD2)가 배치되어 있고, 도2 중에 있어서의 칩(CHP1)의 상측의 긴 변 및 양 짧은 변을 따라 배열된 패드(PD1)는 출력 단자로 되고, 칩(CHP1)의 하측의 긴 변을 따라 배열된 패드(PD2)는 입력 단자로 되어 있다. LCD 드라이버의 출력 단자수는 입력 단자수보다 많으므로, 인접한 패드(PD1)의 간격을 가능한 한 넓히기 위해, 패드(PD1)는 칩(CHP1)의 상측의 긴 변 및 양 짧은 변을 따라 2열로 배열되고, 칩(CHP1)의 상측의 긴 변 및 양 짧은 변을 따라 서로의 열의 패드(PD1)가 교대로 배열되어 있다. 본 실시 형태에 있어서, 인접하는 패드(PD1)가 배치되어 있는 ㅍ피치(LP)는, 예를 들어 약 40 ㎛ 이하이다. 또한, 본 실시 형태에 있어서, 패드(PD1)는 평면 직사각형이며, 칩(CHP1)의 외주와 교차(직교)하는 방향으로 연장되는 긴 변의 길이(LA)는 약 100 ㎛이고, 칩(CHP1)의 외주를 따라 연장되는 짧은 변의 길이(LB)는 약 18 ㎛이다. 또한, 인접하는 패드(PD1)가 배치되어 있는 피치(LP)가 약 40 ㎛이고, 패드(PD1)의 짧은 변의 길이(LB)가 약 18 ㎛이므로, 인접하는 패드(PD1)의 간격은 약 22 ㎛가 된다.

패드(PD1, PD2)는, 예를 들어 Au(금)로 형성된 범프 전극(돌기 전극)으로, 칩(CHP1)의 입출력 단자(본딩 패드) 상에, 전해 도금, 무전해 도금, 증착 혹은 스퍼터링 등의 방법에 의해 형성된 것이다. 도3은 패드(PD1)의 사시도이다. 패드(PD1)의 높이(LC)는 약 25 ㎛이고, 패드(PD2)도 동일한 정도의 높이를 갖는다.

또한, 상기 칩(CHP1)은, 웨이퍼(WH)의 주면에 구획된 다수의 칩 영역에 반도체 제조 기술을 사용하여 LCD 드라이버 회로(반도체 집적 회로)나 입출력 단자(본딩 패드)를 형성하고, 이어서 입출력 단자 상에 상기한 방법으로 패드(PD1, PD2)를 형성한 후, 웨이퍼를 다이싱하여 칩 영역을 개편화(個片化)함으로써 제조할 수 있다. 또한, 이후 프로브 검사[패드(PD1, PD2)와 프로브가 접촉하는 공정]를 설명할 때에, 특별히 명기하지 않는 경우에는 칩(CHP1)은 웨이퍼를 다이싱하기 전의 각 칩 영역을 나타내는 것으로 한다.

도4는 상기 칩(CHP1)의 액정 패널에의 접속 방법을 도시하는 주요부 단면도이다. 도4에 도시하는 바와 같이, 액정 패널은 예를 들어 주면에 화소 전극(DE1, DE2)이 형성된 글래스 기판(LS1), 액정층(LCL) 및 액정층(LCL)을 통해 글래스 기판(LS1)과 대향하도록 배치된 글래스 기판(LS2) 등으로 형성되어 있다. 본 실시 형태에 있어서는, 이러한 액정 패널의 글래스 기판(LS1)의 화소 전극(DE1, DE2)에, 각각 패드(PD1, PD2)가 접속하도록 칩(CHP1)을 페이스다운 본딩함으로써, 칩(CHP1)을 액정 패널에 접속하는 것을 예시할 수 있다.

도5는 본 실시 형태의 프로브 카드(제1 카드)의 주요부 단면도이다. 도5에 도시하는 바와 같이, 본 실시 형태의 프로브 카드는 다층 배선 기판(제1 배선 기판)(1), 박막 시트(제1 시트)(2), 테스터 헤드(THD), 프로그 링(FGR) 및 카드 홀더(CHD) 등으로 형성되어 있다. 테스터 헤드(THD)와 프로그 링(FGR) 사이 및 프로그 링(FGR)과 다층 배선 기판(1)과의 사이는, 각각 복수개의 포고 핀(PGP)을 통해 전기적으로 접속되고, 그에 의해 테스터 헤드(THD)와 다층 배선 기판(1)과의 사이가 전기적으로 접속되어 있다. 카드 홀더(CHD)는 다층 배선 기판(1)을 프로버에 기계적으로 접속하는 것이고, 또한 포고 핀(PGP)으로부터의 압력에 의해 다층 배선 기판(1)에 휨이 생겨 버리는 것을 방지하는 기계적 강도를 갖는다.

도6은 본 실시 형태의 프로브 카드의 하면의 주요부 평면도이고, 도7은 도6 중의 A-A선을 따른 단면도이다. 도7 중에서는, 프로브 카드의 단면의 일부를 더욱 확대하여 도시하고 있다.

도6 및 도7에 도시하는 바와 같이, 본 실시 형태의 프로브 카드는 도5에서 도시한 부재 이외에, 예를 들어 플런저(가압 기구)(3) 등을 포함하고 있다. 박막 시트(2)는 콘택트 링(4C) 및 프로세스 링(4P)에 의해 다층 배선 기판(1)의 하면에 고정되고, 플런저(3)는 다층 배선 기판(1)의 상면에 부착되어 있다. 다층 배선 기판(1)의 중앙부에는 개구부(5)가 설치되고, 이 개구부(5) 내에 있어서 박막 시트(2)는 접착 링(6)에 접착되어 있다.

박막 시트(2)의 하면에는, 예를 들어 4각뿔형 또는 4각뿔 사다리꼴형의 복수의 프로브(접촉 단자)(7)가 형성되어 있다. 박막 시트(2) 내에는, 프로브(7)의 각각과 전기적으로 접속하고, 각각의 프로브(7)로부터 박막 시트(2)의 단부까지 연장되는 복수의 배선(제2 배선)이 형성되어 있다. 다층 배선 기판(1)의 하면에는, 이 복수의 배선의 단부와 각각 전기적으로 접촉하는 복수의 받침부(도시는 생략)가 형성되어 있고, 이 복수의 받침부는 다층 배선 기판(1) 내에 형성된 배선(제1 배선)을 통해 다층 배선 기판(1)의 상면에 설치된 복수의 포고(POGO) 시트(8)와 전기적으로 접속하고 있다. 이 포고 시트(8)는, 테스터로부터의 신호를 프로브 카드로 도입하는 핀을 받치는 기능을 갖는다.

본 실시 형태에 있어서, 박막 시트(2)는 예를 들어 폴리이미드를 주성분으로 하는 박막으로 형성되어 있고, 유연성을 갖는다. 프로브(7)가 형성된 영역(제1 영역)의 박막 시트(2)를 상면(이면)으로부터 압박구(압박 기구)(9)를 통해 플런저(3)가 압박하여, 압박구(9)를 밀어냄으로써 박막 시트(2)를 신장시키고, 각 프로브(7) 의 선단의 위치를 각각이 대응하는 패드(PD1, PD2)와 대향하는 위치로 되도록 조정한다. 플런저(3)는 너트(11)에 의해 하우징(12)에 고정되고, 하우징(12)은 너트(13)에 의해 플런저 보유 지지구(3C)에 고정되고, 플런저 보유 지지구(3C)는 볼트(3D)에 의해 가중 지그(14)에 고정된다. 플런저(3) 내에는 스프링(3A)이 내장되어 있고, 이 스프링(3A)의 탄성력에 의해 일정한 가압력이 압박핀(3B)을 통해 압박구(9) 및 박막 시트(2)로 전달되는 구조로 되어 있다. 본 실시 형태에 있어서, 압박구(9)의 재질로서는 42 얼로이를 예시할 수 있다. 또한, 압박구(9)는 에폭시계의 접착재(9A)에 의해 박막 시트(2)의 상면에 부착되어 있다.

다층 배선 기판(1) 및 돌출 링(15)은, 각각 볼트(16A, 16B)에 의해 연결 지그(17)에 부착됨으로써, 연결 지그(17)를 통해 접속되어 있다. 돌출 링(15)은, 박막 시트(2) 중 프로브(7)가 형성된 영역을 다층 배선 기판(1)의 하면으로부터 돌출시키기 위해 이용된다. 또한, 가중 지그(14)와 접착 링(6)은 볼트(16C)에 의해 연결되어 있다. 또한, 돌출 링(15)에는 볼트(16D)에 의해 스프링 압박 지그(18)가 설치되고, 스프링 압박 지그(18)와 가중 지그(14)[볼트(16C)]와의 사이에는 스프링(19)이 설치되어 있다. 도시는 생략하지만, 이 스프링(19)은 예를 들어 다층 배선 기판(1)의 평면에 있어서 약 8군데 내지 12군데에 배치되어 있다. 스프링(19)의 탄성력은, 프로브 검사시에 있어서 프로브(7)가 패드(PD1, PD2)와 접촉하고, 프로브 카드가 패드(PD1, PD2)를 향해 압입되었을 때에 가중 지그(14)[볼트(16C)]에 작용한다. 이때, 너트(11, 13) 및 볼트(16C)에 의한 고정에 의해, 가중 지그(14), 압박구(9), 접착 링(6) 및 플런저(3)는 일체로 되어 있으므로, 스프링(19)의 탄성 력은 이들 일체로 된 부재를 패드(PD1, PD2)를 향해 밀어 내리도록 작용한다. 그 결과, 플런저(3) 내의 스프링(3A)으로부터 박막 시트(2)로 전달되는 압박력은, 박막 시트(2)의 신장에만 이용되게 된다.

상기한 바와 같은 본 실시 형태의 프로브 카드에 따르면, 저하중으로 프로브(7)를 패드(PD1, PD2)에 접촉시킬 수 있으므로, 칩(CHP1)이 패드(PD1, PD2) 아래에도 배선 및 소자가 배치된 구조를 갖고 있는 경우라도, 프로브 검사시에 프로브(7)가 패드(PD1, PD2)에 접촉할 때의 하중에 의해 그 배선 및 소자가 파괴되어 버리는 것을 방지할 수 있다.

또한, 칩(CHP1)에 있어서, 회로 동작을 빠르게 하기 위해 상층의 배선과 하층의 배선과의 사이의 층간 절연막으로서 기계적 강도가 낮고 비유전율이 낮은 절연막[예를 들어, SiOC 등의 비유전율이 약 3.0 미만인 실리카 글래스계의 CVD에 의한 Low-k(저유전율) 절연막 또는 탄소 함유 실리콘 산화물계의 CVD에 의한 Low-k 절연막 및 CVD에 한정되지 않고, 이들과 유사한 조성으로 다공질로 된 것 등]을 이용한 경우에는, 프로브 검사시에 패드(PD1, PD2)에 프로브가 접촉할 때의 하중으로 절연막이나 회로의 파괴를 야기시키기 쉽게 되어 버리는 것이 우려된다. 그러나, 본 실시 형태의 프로브 카드를 이용함으로써, 저하중으로 프로브(7)를 패드(PD1, PD2)에 접촉시킬 수 있으므로, 그러한 문제를 방지하는 것이 가능해진다.

또한, 본 실시예 형태의 프로브 카드에 따르면, 저하중으로 프로브(7)를 패드(PD1, PD2)에 접촉시킬 수 있으므로, 프로브(7)와 패드(PD1, PD2)가 접촉하였을 때에 프로브(7)에 부여해 버리는 손상을 대폭 감소할 수 있다.

압박구(9)는 플런저(3)의 압박핀(3B)의 선단을 오목부(구멍부)(9B)에서 받치는 상대적으로 상부인 압박핀 받침부(제1 압박부)(9C)와, 상대적으로 하부인 박막 시트 압박부(제2 압박부)(9D)로 형성되어 있고, 그 박막 시트 압박부(9D)의 하면이 접착재(9A)에 의해 박막 시트(2)에 부착되어 있다. 프로브 검사시에 웨이퍼(WH)가 적재되는 웨이퍼 스테이지(도시는 생략)에 있어서, 웨이퍼(WH)를 적재하는 표면에 굴곡이 존재하는 경우에는, 예를 들어 그 표면에 웨이퍼(WH)를 진공 흡착하였을 때에, 그 굴곡이나 웨이퍼(WH)를 진공 흡착하고 있는 흡착 구멍을 따라 웨이퍼(WH)가 변형되어, 그 굴곡이나 흡착 구멍의 형상이 웨이퍼(WH)에 반영되게 된다. 이러한 상황하에서 각 프로브(7)의 선단을 각각이 대응하는 패드(PD1, PD2)와 접촉시키려고 하면, 그 굴곡 등의 영향에 의해 일부의 프로브(7)가 대응하는 패드(PD1, PD2)와 접촉할 수 없게 되는 문제가 우려된다. 그러나, 본 실시 형태의 프로브 카드에 있어서는, 플런저(3)의 압박핀(3B)이 압박구(9)에 설치된 오목부(9B)를 압박함으로써 압박구(9)가 박막 시트(2)를 압박하는 구조로 함에 의해, 압박구(9)는 그 굴곡 등의 형상을 따라 경사지면서 박막 시트(2)를 압박하는 것이 가능해진다. 즉, 모든 프로브(7)를 대응하는 패드(PD1, PD2)에 확실하게 접촉시키는 것이 가능해진다.

플런저 보유 지지구(3C)에 설치되고, 볼트(나사)(3D)가 통과되어 있는 구멍(나사 구멍)(3E)은 볼트(3D)의 직경(예를 들어 2 mm 정도)보다 큰 개구 직경(예를 들어 2.5 mm 정도)으로 형성되어 있다. 볼트(3D)는 이러한 구멍(3E)을 통과하여 가중 지그(14)에 도달하고, 플런저 보유 지지구(3C)와 가중 지그(14)를 단단히 조임으로써 고정하고 있다. 박막 시트(2)의 상면에 있어서의 압박구(9)의 부착 위치 에 오차가 발생되어 있는 경우에는, 플런저(3)의 압박핀(3B)의 선단과 압박구(9)의 오목부(9B)와의 상대적인 위치에 어긋남이 생겨, 압박핀(3B)의 선단과 오목부(9B)가 정확하게 대향할 수 없게 되어 버리는 문제가 우려된다. 그래서, 본 실시 형태와 같이, 플런저 보유 지지구(3C)에 마련된 구멍(3E)의 개구 직경을 볼트(3D)의 직경보다 크게 형성해 둠으로써, 볼트(3D)를 조이기 전에 플런저 보유 지지구(3C)의 위치를 수정함으로써 압박핀(3B)의 선단과 오목부(9B)와의 상대적인 위치 어긋남을 수정하고, 압박핀(3B)의 선단과 오목부(9B)를 정확하게 대향시킨 상태에서 볼트(3D)를 단단히 조여 플런저 보유 지지구(3C)와 가중 지그(14)를 고정하는 것이 가능해진다.

도8은 압박구(9)[압박핀 받침부(9C) 및 박막 시트 압박부(9D)]와 프로브 검사가 행해지는[프로브(7)가 접촉하는] 칩(CHP1)과의 위치 관계를 도시하는 주요부 평면도이고, 도9 및 도10은 각각 도8 중의 B-B선을 따른 단면 및 C-C선을 따른 단면을 도시하고 있다. 도8 내지 도10은 박막 시트(2)에 설치된 복수의 프로브(7)가 1개의 칩(CHP1)과 접촉하는 경우에 대해 도시하고 있다.

도8에 도시하는 바와 같이, 박막 시트(2)와 접촉하는 압박구(9)의 박막 시트 압박부(9D)는, 프로브 검사 대상의 1개의 칩(CHP1)의 전체면을 압박할 수 있는 가능한 한 최소의 평면 사이즈로 되어 있다. 도7에도 도시한 바와 같이, 박막 시트(2)는 박막 시트 압박부(9D)로부터 멀어짐에 따라서 검사 대상의 웨이퍼(WH)로부터 이격되도록 프로브 카드에 부착되어 있다. 또한, 압박구(9)로부터의 부하가 가해지는 것은 박막 시트 압박부(9D)와 박막 시트(2)의 접착부뿐이다. 그로 인해, 프로브 검사시의 박막 시트(2)에 있어서는, 웨이퍼(WH)와 접촉하여 압박구(9)로부터의 부하가 가해지는 영역의 크기를 최소로 할 수 있다. 그 결과, 검사 대상의 웨이퍼(WH)의 표면에 이물질이 부착되어 있는 경우라도, 그 이물질과 박막 시트(2)가 접촉해 버릴 가능성을 대폭 저감시킬 수 있다. 이물질과 박막 시트(2)가 접촉해 버린 경우에는, 박막 시트(2)를 파손해 버리는 문제가 우려되지만, 본 실시 형태에 따르면 그러한 문제가 발생할 가능성을 대폭 저감시킬 수 있다. 또한, 박막 시트 압박부(9D)는 평면 면적에서 압박핀 받침부(9C)의 약 1/2 이하로 할 수 있다.

도11은 박막 시트(2)에 설치된 복수의 프로브(7)가 2개의 칩(CHP1)과 접촉하는 경우의 압박구(9)[압박핀 받침부(9C) 및 박막 시트 압박부(9D)]와 그 2개의 칩(CHP1)과의 위치 관계를 도시하는 주요부 평면도이고, 도12 및 도13은 각각 도11 중의 B-B선을 따른 단면 및 C-C선을 따른 단면을 도시하고 있다. 도11에서는, 2개의 칩(CHP1)이 서로 긴 변에서 인접하고 있는 경우에 대해 도시하고 있다. 본 실시 형태에 따르면, 박막 시트(2)에 설치된 복수의 프로브(7)가 이러한 2개의 칩(CHP1)과 접촉하는 경우라도, 프로브 검사시의 박막 시트(2)에 있어서는, 웨이퍼(WH)와 접촉하여 압박구(9)로부터의 부하가 가해지는 영역의 크기를 최소로 할 수 있다.

도14는 박막 시트(2)에 설치된 복수의 프로브(7)가 2개의 칩(CHP1)의 패드(PD2)와만 접촉하는 경우에 있어서의, 그 2개의 칩(CHP1)을 도시하는 주요부 평면도이고, 패드(PD2)는 해칭을 부여하여 도시하고 있다. 또한, 도15는 그때의 압박구(9)[압박핀 받침부(9C) 및 박막 시트 압박부(9D)]와 그 2개의 칩(CHP1)과의 위 치 관계를 도시하는 주요부 평면도이고, 도16 및 도17은 각각 도15 중의 B-B선을 따른 단면 및 C-C선을 따른 단면을 도시하고 있다. 도14 및 도15에서는, 2개의 칩(CHP1)이 서로 긴 변에서 인접하고 있는 경우에 대해 도시하고 있고, 도15 중에 있어서의 선(LN1)은, 평면에서 복수의 패드(PD2)에 대응하는 위치를 도시하고 있다. 이러한 경우에, 압박구(9)의 박막 시트 압박부(9D)는, 복수의 프로브(7)가 접촉하는 복수의 패드(PD2)만을 압박할 수 있는 가능한 한 최소의 평면 사이즈로 되어 있고, 동일한 2개의 칩(CHP1)과 접촉하는 예인 도11의 박막 시트 압박부(9D)의 평면 사이즈보다 작게 할 수 있다.

도18은 박막 시트(2)에 설치된 복수의 프로브(7)가 2개의 칩(CHP1)에 있어서의 짧은 변을 따라 배열되어 있는 패드(PD1)와만 접촉하는 경우에 있어서의, 그 2개의 칩(CHP1)을 도시하는 주요부 평면도로, 프로브(7)가 접촉하는 패드(PD1)는 해칭을 부여하여 도시하고 있다. 또한, 도19는 그때의 압박구(9)[압박핀 받침부(9C) 및 박막 시트 압박부(9D)]와 그 2개의 칩(CHP1)과의 위치 관계를 도시하는 주요부 평면도이고, 도20 및 도21은 각각 도19 중의 B-B선을 따른 단면 및 C-C선을 따른 단면을 도시하고 있다. 도18 및 도19에서는, 2개의 칩(CHP1)이 서로 긴 변에서 인접하고 있는 경우에 대해 도시하고 있고, 도19 중에 있어서의 선(LN1)은 평면에서 복수의 패드(PD1)에 대응하는 위치를 도시하고 있다. 이러한 경우에, 압박구(9)의 박막 시트 압박부(9D)는 복수의 프로브(7)가 접촉하는 칩(CHP1)의 짧은 변을 따라 배열된 복수의 패드(PD1)만을 압박할 수 있는 가능한 한 최소의 평면 사이즈로 되어 있고, 동일한 2개의 칩(CHP1)과 접촉하는 예인 도11의 박막 시트 압박부(9D)의 평면 사이즈보다 작게 할 수 있다.

도22는 상기 박막 시트(2)의 하면의 프로브(7)가 형성된 영역의 일부를 확대하여 도시한 주요부 평면도이고, 도23은 도22 중의 B-B선을 따른 주요부 단면도이고, 도24는 도22 중의 C-C선을 따른 주요부 단면도이다.

상기 프로브(7)는 박막 시트(2) 중에서 평면 육각 형상으로 패터닝된 금속막(21A, 21B)의 일부로, 금속막(21A, 21B) 중의 박막 시트(2)의 하면에 4각뿔형 또는 4각뿔 사다리꼴 형상으로 튀어 나온 부분이다. 프로브(7)는 박막 시트(2)의 주면에 있어서 상기 칩(CHP1)에 형성된 패드(PD1, PD2)의 위치에 맞추어 배치되어 있고, 도22에서는 패드(PD1)에 대응하는 프로브(7)의 배치에 대해 도시하고 있다. 이들 프로브(7) 중, 프로브(7A)는 2열로 배열된 패드(PD1) 중 상대적으로 칩(CHP1)의 외주에 가까운 배열(이후, 제1열이라 기재함)의 패드(PD1)에 대응하고, 프로브(7B)는 2열로 배열된 패드(PD1) 중 상대적으로 칩(CHP1)의 외주로부터 먼 배열(이후, 제2열이라 기재함)의 패드(PD1)에 대응하고 있다. 또한, 가장 가까운 위치에 존재하는 프로브(7A)와 프로브(7B)와의 사이의 거리는, 도22가 기재된 지면의 좌우 방향의 거리(LX)와 상하 방향의 거리(LY)로 규정되고, 거리(LX)는 전술한 인접하는 패드(PD1)가 배치되어 있는 피치(LP)의 절반인 약 20 ㎛가 된다. 또한, 본 실시 형태에 있어서, 거리(LY)는 약 45 ㎛가 된다. 또한, 도25에 도시하는 바와 같이 폴리이미드막(22)의 표면으로부터 프로브(7A, 7B)의 선단까지의 높이(LZ)(니들 높이)는 50 ㎛ 이하(크다고 해도 90 ㎛ 이하), 더욱 바람직하게는 30 ㎛ 이하로 맞추어져 있다.

금속막(21A, 21B)은, 예를 들어 하층으로부터 로듐막 및 니켈막이 차례로 적층되어 형성되어 있다. 금속막(21A, 21B) 상에는 폴리이미드막(22)이 성막되고, 폴리이미드막(22) 상에는 각 금속막(21)과 전기적으로 접속하는 배선(제2 배선)(23)이 형성되어 있다. 배선(23)은 폴리이미드막(22)에 형성된 스루홀(24)의 바닥부에서 금속막(21A, 21B)과 접촉하고 있다. 또한, 폴리이미드막(22) 및 배선(23) 상에는 폴리이미드막(25)이 성막되어 있다.

상기한 바와 같이, 금속막(21A, 21B)의 일부는 4각뿔형 또는 4각뿔 사다리꼴형으로 형성된 프로브(7A, 7B)가 되고, 폴리이미드막(22)에는 금속막(21A, 21B)에 도달하는 스루홀(24)이 형성된다. 그로 인해, 프로브(7A)가 형성된 금속막(21A) 및 스루홀(24)의 평면 패턴과, 프로브(7B)가 형성된 금속막(21B) 및 스루홀(24)의 평면 패턴이 동일한 방향에서 배치되도록 하면, 인접하는 금속막(21A)과 금속막(21B)이 접촉해 버려, 프로브(7A, 7B)로부터 각각 독립된 입출력을 얻을 수 없게 되어 버리는 문제가 우려된다. 그래서, 본 실시 형태에서는, 도22에 도시하는 바와 같이 프로브(7B)가 형성된 금속막(21B) 및 스루홀(24)의 평면 패턴은, 프로브(7A)가 형성된 금속막(21A) 및 스루홀(24)의 평면 패턴을 180°회전시킨 패턴으로 하고 있다. 그에 의해, 평면에서 프로브(7A) 및 스루홀(24)이 배치된 금속막(21A)의 폭이 넓은 영역과, 평면에서 프로브(7B) 및 스루홀(24)이 배치된 금속막(21B)의 폭이 넓은 영역이, 지면의 좌우 방향의 직선상에 배치되지 않게 되고, 금속막(21A) 및 금속막(21B)의 평면 순 테이퍼 형상의 영역이 지면의 좌우 방향의 직선상에 배치되게 된다. 그 결과, 인접하는 금속막(21A)과 금속막(21B)이 접촉해 버리는 문제를 방지할 수 있다. 또한, 협 피치로 패드(PD1)가 배치되어도, 그에 대응한 위치에 프로브(7A, 7B)를 배치하는 것이 가능해진다.

본 실시 형태에서는, 도2를 이용하여 패드(PD1)가 2열로 배열되어 있는 경우에 대해 설명하였지만, 도26에 도시하는 바와 같이 1열로 배열되어 있는 칩도 존재한다. 그러한 칩에 대해서는, 도27에 도시하는 바와 같이 상기 금속막(21A)의 폭이 넓은 영역이 지면의 좌우 방향의 직선상에 배치된 박막 시트(2)를 이용함으로써 대응할 수 있다. 또한, 이와 같이 패드(PD1)가 1열로 배열되고, 예를 들어 칩(CHP1)의 외주와 교차(직교)하는 방향으로 연장되는 긴 변의 길이(LA)가 약 140 ㎛이고, 칩(CHP1)의 외주를 따라 연장되는 짧은 변의 길이(LB)가 약 19 ㎛이고, 인접하는 패드(PD1)가 배치되어 있는 피치(LP)가 약 34 ㎛이고, 인접하는 패드(PD1)의 간격이 약 15 ㎛인 경우에는, 도2에 도시한 패드(PD1)에 비해 긴 변이 약 2배 이상이 되어, 짧은 변 방향에서의 패드(PD1)의 중심 위치를 도2에 도시한 패드(PD1)의 중심 위치와 맞출 수 있으므로, 도22 내지 도24를 이용하여 설명한 박막 시트(2)를 이용하는 것이 가능해지고, 도28에 도시하는 위치 POS1, POS2에서 프로브(7A, 7B)의 각각이 패드(PD1)에 접촉하게 된다.

또한, 패드(PD1)의 수가 더욱 많은 경우에는, 3열 이상으로 배열되어 있는 경우도 있다. 도29는 3열로 배열된 패드(PD1)에 대응한 박막 시트(2)의 주요부 평면도이고, 도30은 4열로 배열된 패드(PD1)에 대응한 박막 시트(2)의 주요부 평면도이다. 칩(CHP1)의 사이즈가 동일하면, 패드(PD1)의 배열수가 증가함에 따라서, 도22를 이용하여 설명한 거리(LX)가 더욱 좁아지므로, 상기 금속막(21A, 21B)을 포함 하는 금속막이 접촉해 버리는 것이 더욱 우려된다. 그래서, 도29 및 도30에 도시하는 바와 같이 금속막(21A, 21B, 21C, 21D)을, 예를 들어 도22에 도시한 금속막(21A)의 평면 패턴을 45°회전시킨 것으로 함으로써, 금속막(21A, 21B, 21C, 21D)이 서로 접촉해 버리는 문제를 방지하는 것이 가능해진다. 또한, 여기서는 도22에 도시한 금속막(21A)의 평면 패턴을 45°회전시킨 예에 대해 설명하였지만, 45°에 한정되는 것은 아니며, 금속막(21A, 21B, 21C, 21D)의 서로의 접촉을 방지할 수 있는 것이라면 다른 회전각이라도 좋다. 또한, 금속막(21C)에는 프로브(7B)가 대응하는 패드(PD1)보다 더욱 칩(CHP1) 내의 내측에 배치된 패드(PD1)에 대응하는 프로브(7C)가 형성되고, 금속막(21D)에는 프로브(7C)가 대응하는 패드(PD1)보다 더욱 칩(CHP1) 내의 내측에 배치된 패드(PD1)에 대응하는 프로브(7D)가 형성되어 있다.

여기서, 도31은 도30 중의 D-D선을 따른 주요부 단면도이고, 도32는 도30 중의 E-E선을 따른 주요부 단면도이다. 도30에 도시한 바와 같이, 4열의 패드(PD1)에 대응하는 프로브(7A 내지 7D)를 갖는 금속막(21A 내지 21D)을 배치한 경우에는, 금속막(21A 내지 21D)의 각각에 상층으로부터 전기적으로 접속하는 배선의 전부를 동일한 배선층으로 형성하는 것이 곤란해진다. 이것은, 상기 거리(LX)가 좁아짐으로써, 금속막(21A 내지 21D)의 각각끼리가 접촉할 우려가 생기는 동시에, 금속막(21A 내지 21D)에 전기적으로 접속하는 배선끼리도 접촉할 우려가 생기기 때문이다.

그래서, 본 실시 형태에 있어서는, 도31 및 도32에 도시하는 바와 같이 이들 배선을 2층의 배선층[배선(23, 26)]으로 형성하는 것을 예시할 수 있다. 또한, 배선(26) 및 폴리이미드막(25) 상에는, 폴리이미드막(27)이 형성되어 있다. 상대적으로 하층의 배선(23)은 폴리이미드막(22)에 형성된 스루홀(24)의 바닥부에서 금속막(21A, 21C)과 접촉하고, 상대적으로 상층의 배선(26)은 폴리이미드막(22, 25)에 형성된 스루홀(28)의 바닥부에서 금속막(21B, 21D)과 접촉하고 있다. 그에 의해, 동일한 배선층에 있어서는, 인접하는 배선(23) 또는 배선(26)의 간격을 크게 확보하는 것이 가능해지므로, 인접하는 배선(23) 또는 배선(26)이 접촉해 버리는 문제를 방지할 수 있다. 또한, 패드(PD1)가 5열 이상으로 되고, 그에 대응하는 프로브수가 증가하여 상기 거리(LX)가 좁아지는 경우에는, 더욱 다층으로 배선층을 형성함으로써, 배선 간격을 넓혀도 좋다.

다음에, 상기한 본 실시 형태의 박막 시트(2)의 구조에 대해, 그 제조 공정과 더불어 도33 내지 도39를 이용하여 설명한다. 도33 내지 도39는 도22 내지 도24를 이용하여 설명한 2열의 패드(PD1)(도2 참조)에 대응한 프로브(7A, 7B)를 갖는 박막 시트(2)의 제조 공정 중의 주요부 단면도이다.

우선, 도33에 도시하는 바와 같이 두께 0.2 mm 내지 0.6 mm 정도인 실리콘으로 이루어지는 웨이퍼(31)를 준비하고, 열 산화법에 의해 이 웨이퍼(31)의 양면에 막 두께 0.5 ㎛ 정도인 산화 실리콘막(32)을 형성한다. 계속해서, 포토레지스트막을 마스크로 하여 웨이퍼(31)의 주면측의 산화 실리콘막(32)을 에칭하고, 웨이퍼(31)의 주면측의 산화 실리콘막(32)에 웨이퍼(31)에 도달하는 개구부를 형성한다. 이어서, 남은 산화 실리콘막(32)을 마스크로 하고 강알칼리 수용액(예를 들 어, 수산화칼륨 수용액)을 이용하여 웨이퍼(31)를 이방적으로 에칭함으로써, 웨이퍼(31)의 주면에 (111)면으로 둘러싸인 4각뿔형 또는 4각뿔 사다리꼴형의 구멍(33)을 형성한다.

다음에, 도34에 도시하는 바와 같이 상기 구멍(33)의 형성시에 마스크로서 이용한 산화 실리콘막(32)을 불산 및 불화 암모늄의 혼합액에 의한 습식 에칭에 의해 제거한다. 계속해서, 웨이퍼(31)에 열 산화 처리를 실시함으로써, 구멍(33)의 내부를 포함하는 웨이퍼(31)의 전체면에 막 두께 0.5 ㎛ 정도인 산화 실리콘막(34)을 형성한다. 이어서, 구멍(33)의 내부를 포함하는 웨이퍼(31)의 주면에 도전성 막(35)을 성막한다. 이 도전성 막(35)은, 예를 들어 막 두께 0.1 ㎛ 정도인 크롬막 및 막 두께 1 ㎛ 정도인 구리막을 순차 스퍼터링법 또는 증착법에 의해 퇴적함으로써 성막할 수 있다. 이어서, 도전성 막(35) 상에 포토레지스트막을 성막하고, 포토리소그래피 기술에 의해 이후의 공정에서 금속막(21A, 21B)(도22 내지 도24 참조)이 형성되는 영역의 포토레지스트막을 제거하여, 개구부를 형성한다.

다음에, 도전성 막(35)을 전극으로 한 전해 도금법에 의해, 상기 포토레지스트막의 개구부의 바닥부에 나타난 도전성 막(35) 상에 경도가 높은 도전성 막(37) 및 도전성 막(38)을 순차 퇴적한다. 본 실시 형태에 있어서는, 도전성 막(37)을 로듐막으로 하고, 도전성 막(38)을 니켈막으로 하는 것을 예시할 수 있다. 여기까지의 공정에 의해, 도전성 막(37, 38)으로 전술한 금속막(21A, 21B)을 형성할 수 있다. 또한, 구멍(33) 내의 도전성 막(37, 38)이 전술한 프로브(7A, 7B)가 된다. 또한, 도전성 막(35)은, 이후의 공정에서 제거되는데, 그 공정에 대해서는 후술한 다.

금속막(21A, 21B)에 있어서는, 이후의 공정에서 전술한 프로브(7A, 7B)가 형성되었을 때에, 로듐막으로 형성된 도전성 막(37)이 표면이 되어, 도전성 막(37)이 패드(PD1)에 직접 접촉하게 된다. 그로 인해, 도전성 막(37)으로서는, 경도가 높고 내마모성이 우수한 재질을 선택하는 것이 바람직하다. 또한, 도전성 막(37)은 패드(PD1)에 직접 접촉하기 때문에, 프로브(7A, 7B)에 의해 깎아내어진 패드(PD1)의 부스러기가 도전성 막(37)에 부착되면, 그 부스러기를 제거하는 클리닝 공정이 필요해져, 프로브 검사 공정이 연장되어 버리는 것이 우려된다. 그로 인해, 도전성 막(37)으로서는, 패드(PD1)를 형성하는 재료가 부착되기 어려운 재질을 선택하는 것이 바람직하다. 따라서, 본 실시 형태에 있어서는, 도전성 막(37)으로서, 이들 조건을 충족시키는 로듐막을 선택하고 있다. 그에 의해, 그 클리닝 공정을 생략할 수 있다.

다음에, 상기 금속막(21A, 21B)[도전성 막(37, 38)]의 성막에 이용한 포토레지스트막을 제거한 후, 도35에 도시하는 바와 같이 금속막(21A, 21B) 및 도전성 막(35)을 덮도록 폴리이미드막(22)(도23 및 도24도 참조)을 성막한다. 계속해서, 그 폴리이미드막(22)에 금속막(21A, 21B)에 도달하는 전술한 스루홀(24)을 형성한다. 이 스루홀(24)은, 레이저를 이용한 가공 또는 알루미늄막을 마스크로 한 건식 에칭에 의해 형성할 수 있다.

다음에, 도36에 도시하는 바와 같이 스루홀(24)의 내부를 포함하는 폴리이미드막(22) 상에 도전성 막(42)을 성막한다. 이 도전성 막(42)은, 예를 들어 막 두 께 0.1 ㎛ 정도인 크롬막 및 막 두께 1 ㎛ 정도인 구리막을 순차 스퍼터링법 또는 증착법에 의해 퇴적함으로써 성막할 수 있다. 계속해서, 그 도전성 막(42) 상에 포토레지스트막을 형성한 후에, 그 포토레지스트막을 포토리소그래피 기술에 의해 패터닝하고, 포토레지스트막에 도전성 막(42)에 도달하는 개구부를 형성한다. 이어서, 도금법에 의해 그 개구부 내의 도전성 막(42) 상에 도전성 막(43)을 성막한다. 본 실시 형태에 있어서는, 도전성 막(43)으로서 구리막, 또는 구리막 및 니켈 막을 하층으로부터 순차 퇴적한 적층막을 예시할 수 있다.

다음에, 상기 포토레지스트막을 제거한 후, 도전성 막(43)을 마스크로 하여 도전성 막(42)을 에칭함으로써, 도전성 막(42, 43)으로 이루어지는 배선(23)을 형성한다. 배선(23)은 스루홀(24)의 바닥부에서 금속막(21A, 21B)과 전기적으로 접속할 수 있다. 이어서, 도37에 도시하는 바와 같이 웨이퍼(31)의 주면에 전술한 폴리이미드막(25)을 성막한다.

다음에, 도38에 도시하는 바와 같이 도7 내지 도21을 이용하여 전술한 압박구(9)[박막 시트 압박부(9D)]를 에폭시계의 접착재(9A)를 이용하여 위치 맞춤하면서 폴리이미드막(25)에 부착한다.

다음에, 도39에 도시하는 바와 같이 예를 들어 불산과 불화 암모늄의 혼합액을 이용한 에칭에 의해, 웨이퍼(31)의 이면의 산화 실리콘막(34)을 제거한다. 계속해서, 강알칼리 수용액(예를 들어, 수산화칼륨 수용액)을 이용한 에칭에 의해, 박막 시트(2)를 형성하기 위한 형재(型材)인 웨이퍼(31)를 제거하고, 본 실시 형태의 박막 시트(2)를 제조한다. 이어서, 산화 실리콘막(34) 및 도전성 막(35)을 순 차 에칭에 의해 제거한다. 이때, 산화 실리콘막(34)은 불산 및 불화 암모늄의 혼합액을 이용하여 에칭하고, 도전성 막(35)에 포함되는 크롬막은 과망간산 칼륨 수용액을 이용하여 에칭하고, 도전성 막(35)에 포함되는 구리막은 알칼리성 구리 에칭액을 이용하여 에칭한다. 여기까지의 공정에 의해, 프로브(7A, 7B)를 형성하는 도전성 막(37)(도34 참조)인 로듐막이 프로브(7A, 7B)의 표면에 나타난다. 전술한 바와 같이, 로듐막이 표면에 형성된 프로브(7A, 7B)에 있어서는, 프로브(7A, 7B)가 접촉하는 패드(PD1)의 재료인 Au 등이 부착되기 어렵고, Ni보다 경도가 높고, 또한 산화되기 어려워 접촉 저항을 안정시킬 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 실시 형태를 기초로 하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.

본 발명의 반도체 집적 회로 장치의 제조 방법은, 예를 들어 반도체 집적 회로 장치의 제조 공정에 있어서의 프로브 검사 공정에 널리 적용할 수 있다.

도1은 본 발명의 일 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩 영역이 형성된 반도체 웨이퍼의 평면도.

도2는 본 발명의 일 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩의 평면도.

도3은 도2에 도시한 반도체 칩에 형성된 패드의 사시도.

도4는 도3에 도시한 반도체 칩의 액정 패널에의 접속 방법을 도시하는 주요부 단면도.

도5는 본 발명의 일 실시 형태인 프로브 카드의 주요부 단면도.

도6은 본 발명의 일 실시 형태인 프로브 카드의 하면의 주요부 평면도.

도7은 도6 중의 A-A선을 따른 단면도.

도8은 본 발명의 일 실시 형태인 프로브 카드에 포함되는 박막 시트의 주요부 평면도.

도9는 도8 중의 B-B선을 따른 단면도.

도10은 도8 중의 C-C선을 따른 단면도.

도11은 본 발명의 일 실시 형태인 프로브 카드에 포함되는 박막 시트의 주요부 평면도.

도12는 도11 중의 B-B선을 따른 단면도.

도13은 도11 중의 C-C선을 따른 단면도.

도14는 본 발명의 일 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행 하는 대상의 2개의 반도체 칩의 평면도.

도15는 본 발명의 일 실시 형태인 프로브 카드에 포함되는 박막 시트의 주요부 평면도.

도16은 도15 중의 B-B선을 따른 단면도.

도17은 도15 중의 C-C선을 따른 단면도.

도18은 본 발명의 일 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 2개의 반도체 칩의 평면도.

도19는 본 발명의 일 실시 형태인 프로브 카드에 포함되는 박막 시트의 주요부 평면도.

도20은 도19 중의 B-B선을 따른 단면도.

도21은 도19 중의 C-C선을 따른 단면도.

도22는 본 발명의 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.

도23은 도22 중의 B-B선을 따른 단면도.

도24는 도22 중의 C-C선을 따른 단면도.

도25는 본 발명의 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부를 확대하여 도시하는 단면도.

도26은 본 발명의 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩의 평면도.

도27은 본 발명의 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.

도28은 본 발명의 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩에 설치된 범프 전극 상에서 프로브가 접촉하는 위치를 도시한 주요부 평면도.

도29는 본 발명의 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.

도30은 본 발명의 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.

도31은 도30 중의 D-D선을 따른 단면도.

도32는 도30 중의 E-E선을 따른 단면도.

도33은 본 발명의 실시 형태인 프로브 카드를 형성하는 박막 시트의 제조 공정을 설명하는 주요부 단면도.

도34는 도33에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도35는 도34에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도36은 도35에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도37은 도36에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도38은 도37에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도39는 도38에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 다층 배선 기판(제1 배선 기판)

2 : 박막 시트(제1 시트)

3 : 플런저(가압 기구)

3A, 19 : 스프링

3B : 압박핀

3C : 플런저 보유 지지구

3D : 볼트(나사)

3E : 구멍(나사 구멍)

4C : 콘택트 링

4P : 프로세스 링

5 : 개구부

6 : 접착 링

7, 7A, 7B, 7C, 7D : 프로브(접촉 단자)

8 : 포고 시트

9 : 압박구(압박 기구)

9A, 44 : 접착재

9B : 오목부(구멍부)

9C : 압박핀 받침부(제1 압박부)

9D : 박막 시트 압박부(제2 압박부)

11, 13 : 너트

12 : 하우징

14 : 가중 지그

15 : 돌출 링

16A 내지 16D : 볼트

17 : 연결 지그

18 : 스프링 압박 지그

21A, 21B, 21C, 21D : 금속막

22, 25, 27 : 폴리이미드막

23, 26 : 배선(제2 배선)

24, 28 : 스루홀

31, WH : 웨이퍼

32, 34 : 산화 실리콘막

33 : 구멍

35, 37, 38, 42, 43 : 도전성 막

CHD : 카드 홀더

CHP1 : 칩(칩 영역)

DE1, DE2 : 화소 전극

FGR : 프로그 링

LS1, LS2 : 글래스 기판

LCL : 액정층

PD1, PD2 : 패드[테스트 패드(제1 전극)]

PGP : 포고 핀

THD : 테스터 헤드

Claims

(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 상에 있어서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정과,

(b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 복수의 제2 배선이 형성되고, 상기 복수의 제2 배선이 상기 복수의 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 상기 주면에 대향하여 상기 제1 배선 기판에 보유 지지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면측으로부터 압박하는 압박 기구를 갖는 제1 카드를 준비하는 공정과,

(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정을 포함하고,

여기서, 상기 압박 기구는 제1 압박부와 상기 제1 압박부 아래에 위치하고 상기 제1 시트와 대향하는 제2 압박부로 형성되고, 상기 제2 압박부는 상기 제1 압박부보다 평면에서의 크기가 상대적으로 작고, 상기 압박 기구는 상기 제2 압박부에서 상기 제1 시트와 접하는 반도체 집적 회로 장치의 제조 방법.
제1항에 있어서, 상기 제2 압박부는 평면에서 상기 복수의 접촉 단자의 배열 을 따라 연장되는 반도체 집적 회로 장치의 제조 방법.
제1항에 있어서, 상기 제2 압박부는 평면 면적에서 상기 제1 압박부의 1/2 이하인 반도체 집적 회로 장치의 제조 방법.
(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되고, 주면 상에 있어서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정과,

(b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 복수의 제2 배선이 형성되고, 상기 복수의 제2 배선이 상기 복수의 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 상기 주면에 대향하여 상기 제1 배선 기판에 보유 지지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역의 이면에 부착되고, 상기 제1 영역을 상기 이면측으로부터 압박하는 압박 기구와, 상기 압박 기구에 대해 상기 제1 시트를 향한 방향의 가압을 행하는 가압 기구를 갖는 제1 카드를 준비하는 공정과,

(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정을 포함하고,

여기서, 상기 압박 기구는 상기 제1 시트에 부착된 제1면과는 반대측인 제2면에 있어서 중앙에 구멍부가 마련되고, 상기 가압 기구의 선단은 상기 구멍부에서 상기 압박 기구와 접하고, 상기 가압 기구는 상기 제2면에 대해 수평인 방향에서 상기 구멍부와 위치 맞춤한 상황하에서 상기 제1 카드에 고정되어 있는 반도체 집적 회로 장치의 제조 방법.
제4항에 있어서, 상기 가압 기구는 1개 이상의 나사에 의해 상기 제1 카드에 고정되고, 상기 가압 기구에 설치되고, 상기 1개 이상의 나사가 통과되는 1개 이상의 나사 구멍은 상기 나사의 직경보다 큰 직경으로 형성되어 있는 반도체 집적 회로 장치의 제조 방법.
제5항에 있어서, 상기 가압 기구에 마련된 상기 1개 이상의 나사 구멍의 상기 직경은, 상기 제1 시트의 이면에 있어서의 상기 압박 기구의 부착 위치의 오차를 수정하고, 상기 가압 기구의 선단과 상기 구멍부의 위치를 맞춘 상황하에서 상기 1개 이상의 나사를 조일 수 있는 크기인 반도체 집적 회로 장치의 제조 방법.
제4항에 있어서, 상기 압박 기구는 제1 압박부와 상기 제1 압박부 아래에 위치하고 상기 제1 시트와 대향하는 제2 압박부로 형성되고, 상기 제2 압박부는 상기 제1 압박부보다 평면에서의 크기가 상대적으로 작고, 상기 압박 기구는 상기 제2 압박부에서 상기 제1 시트와 접하는 반도체 집적 회로 장치의 제조 방법.
제7항에 있어서, 상기 제2 압박부는 평면에서 상기 복수의 접촉 단자의 배열 을 따라 연장되는 반도체 집적 회로 장치의 제조 방법.
제7항에 있어서, 상기 제2 압박부는 평면 면적에서 상기 제1 압박부의 1/2 이하인 반도체 집적 회로 장치의 제조 방법.