KR20080076849A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

Abstract

반도체 집적 회로 장치의 제조 기술을 이용하여 형성된 탐심을 갖는 박막 프로브를 이용한 프로브 검사에서, 박막 프로브 및 검사 대상의 웨이퍼의 파손을 방지한다. 카메라 등의 촬상 수단에 의해 프로브 검사가 행해진 직후의 칩(10)이 중앙에 위치하는 압압구가 압압한 영역 OGA를 포함하는 웨이퍼 표면 내의 영역 PCA의 화상을 취득하고, 미리 취득해 둔 정상적인 칩(10)의 화상과 영역 PCA 내의 모든 칩(10)을 비교함으로써, 영역 PCA 내의 모든 칩(10)에서 이상 형상의 발생의 유무를 판정한다.

반도체 집적 회로, 반도체 칩, 박막 프로브, 프로브 검사, 반도체 웨이퍼, 표준 샘플 화상

Description

반도체 집적 회로 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은, 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히, 반도체 집적 회로 장치의 전극 패드에 프로브 카드의 탐심을 꽉 눌러 행하는 반도체 집적 회로의 전기적 검사에 적용하기에 유효한 기술에 관한 것이다.

일본 특개 2006-49599호 공보(특허 문헌 1)에는, 반도체 웨이퍼에서의 범프 전극을 갖는 반도체 칩의 프로빙에 관한 것으로, 카메라에 의해 각 탐심과 접촉한 직후의 각 범프 전극의 상태를 촬상하고, 각 범프 전극의 주변 형상(붕괴의 유무)이나, 범프 전극 사이의 이물(연삭 찌꺼기) 발생의 유무 등을 기준 데이터와의 비교로서 검출하고, 프로빙에 기인하는 접촉계 불량 또는 외관 불량을 신속하게 특정할 수 있는 기술이 개시되어 있다.

[특허 문헌 1] 일본 특개 2006-49599호 공보

반도체 집적 회로 장치의 검사 기술로서 프로브 검사가 있다. 이 프로브 검 사는, 소정의 기능대로 동작하는지의 여부를 확인하는 기능 테스트나, DC 동작 특성 및 AC 동작 특성의 테스트를 행하여 양품/불량품을 판별하는 테스트 등을 포함한다. 프로브 검사에서는, 웨이퍼 상태에서의 고객 출하 요구나, MCP(Multi-Chip　Package)의 수율 향상의 관점으로부터 KGD(Known　Good　Die)의 보증 요구 및 토탈 제조 코스트 저감 등의 요구로부터, 웨이퍼 상태에서 프로브 검사를 행하는 기술이 이용되고 있다.

최근, 반도체 집적 회로 장치의 다기능화가 진행되어, 1개의 반도체 칩(이하, 간단히 칩이라고 적음)에 복수의 회로를 만들어 넣는 것이 진행되고 있다. 또한, 반도체 집적 회로 장치의 제조 코스트를 저감하기 위해, 반도체 소자 및 배선을 미세화하여, 반도체 칩(이하, 간단히 칩이라고 적음)의 면적을 작게 하고, 반도체 웨이퍼(이하, 간단히 웨이퍼라고 적음) 1매당의 취득 칩수를 증가하는 것이 진행되고 있다. 그 때문에, 테스트 패드(본딩 패드)수가 증가할뿐만 아니라, 테스트 패드의 배치가 협피치화하여, 테스트 패드의 면적도 축소되고 있다. 이러한 테스트 패드의 협피치화에 수반하여, 상기 프로브 검사에 캔틸레버 형상의 탐심을 갖는 프로버를 이용하고자 한 경우에는, 탐심을 테스트 패드의 배치 위치에 맞추어서 설치하는 것이 곤란하게 되는 과제가 존재한다.

상기 패드의 협피치화에 테스트 기술을 추종할 수 없는 과제는, 매우 심각하다. 즉, 포토리소그래피 및 에칭 기술 등의 반도체 칩 제조 기술의 향상에 의해, 반도체 소자의 미세화에 의한 집적 회로 부분의 슈링크가 가능하게 되어도, 상기 패드의 협피치화가 곤란하기 때문에, 칩 전체를 효율적으로 슈링크하는 것이 곤란 해진다.

본 발명자는, 반도체 집적 회로 장치의 제조 기술을 이용하여 형성된 탐심을 갖는 프로버를 이용함으로써, 테스트 패드가 협피치화한 칩에 대해서도 프로브 검사를 실현할 수 있는 기술에 대하여 검토하고 있다. 그 중에서, 본 발명자는, 이하와 같은 한층 더한 과제를 발견했다.

즉, 상기 탐심은, 반도체 집적 회로 장치의 제조 기술을 이용하여, 실리콘 등으로 이루어지는 웨이퍼를 형재로 하여 금속막 및 폴리이미드막의 퇴적이나, 그들의 패터닝 등을 실시함으로써 형성된 시트 형상의 박막 프로브의 일부로서, 검사 대상인 칩과 대향하는 박막 프로브의 주면측에 형성되어 있다. 형재로 되는 웨이퍼에서는, 탐심이 형성되는 부분이 선택적으로 이방성 에칭되고, 측면이 저면(개구부)에 대하여 약 70.5°의 각도를 이루는 사각추형의 구멍이 복수 형성된다. 이 구멍의 외형이 탐심의 외형으로 된다.

본 발명자가 검토한 탐심은, 높이가 15㎛ 정도로 비교적 낮기 때문에, 검사 대상의 반도체 웨이퍼(이하, 간단히 웨이퍼라고 적음) 상에 이물이 부착되어 있으면, 그 이물과 박막 프로브가 접촉함으로써 탐심 및 탐심의 주변의 시트가 파손하게 되는 문제점이 염려된다. 또한, 검사 대상의 웨이퍼로부터 박막 프로브에 부착된 이물이 다시 검사 대상의 웨이퍼와 접촉함으로써 검사 대상의 웨이퍼에 흠집을 입히게 되는 문제점도 염려된다.

상기한 바와 같은 문제점의 대책으로서, 종업자가 정기적으로 프로브 검사 장치를 정지시켜, 현미경 등을 이용하여 검사 대상의 웨이퍼의 표면을 목시 관찰하 고, 웨이퍼의 표면 이상 상태를 발견함으로써, 상기한 바와 같은 문제점이 확대하게 되는 것을 방지하는 수단이 있다. 그러나, 종업자에 의한 목시 관찰을 위해 그 때마다 프로브 검사 장치를 정지시키게 되기 때문에, 프로브 검사 장치의 가동율을 저하시키게 되는 문제점이 생긴다. 또한, 목시에 의한 웨이퍼 표면의 관찰을 위해, 종업자의 피로를 증대시키게 되는 과제도 생긴다.

본 발명의 하나의 목적은, 프로브 검사를 수반하는 반도체 집적 회로 장치의 제조 방법에서, 제조 수율을 향상할 수 있는 기술을 제공하는 데에 있다.

본 발명의 다른 목적은, 반도체 집적 회로 장치의 제조 기술을 이용하여 형성된 탐심을 갖는 박막 프로브를 이용한 프로브 검사에서, 박막 프로브 및 검사 대상의 웨이퍼의 파손을 방지할 수 있는 기술을 제공하는 데에 있다.

본 발명의 또 다른 목적은, 프로브 검사 장치의 가동율을 저하시키지 않고, 프로브 검사를 실시할 수 있는 기술을 제공하는 데에 있다.

본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.

1. 반도체 집적 회로 장치의 제조 방법은, (a) 복수의 칩 형성 영역을 갖고, 상기 복수의 칩 형성 영역의 각각이 반도체 집적 회로와 상기 반도체 집적 회로와 전기적으로 접속된 복수의 전극을 갖는 반도체 웨이퍼를 공급하는 공정과, (b) 상 기 반도체 웨이퍼의 상기 복수의 전극에 접촉 가능한 복수의 접촉 단자를 갖는 프로브 카드를 공급하는 공정과, (c) 상기 복수의 칩 형성 영역 중 선택된 1개의 제1 칩 형성 영역의 전체 영역을 포함하는 제1 영역의 제1 화상을 취득하는 촬상 수단과, 정상적인 상기 칩 형성 영역을 찍은 표준 샘플 화상을 공급하는 공정과, (d) 상기 프로브 카드의 상기 복수의 접촉 단자의 선단을 상기 반도체 웨이퍼에서의 상기 제1 칩 형성 영역의 상기 복수의 전극에 접촉시켜서 상기 반도체 집적 회로의 전기적 검사를 행하는 공정과, (e) 상기 (d) 공정 후, 상기 촬상 수단에 의해 상기 제1 영역의 상기 제1 화상을 취득하고, 상기 제1 화상에서의 상기 제1 칩 형성 영역과 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역을 비교하는 공정과, (f) 상기 (e) 공정에서, 상기 제1 화상에서의 상기 제1 칩 형성 영역과 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역에 상위점이 검출된 경우에, 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역에 대한 상기 (d) 공정을 자동적으로 정지하는 공정을 포함하는 것이다.

2. 또한, 반도체 집적 회로 장치의 제조 방법은, (a) 복수의 칩 형성 영역을 갖고, 상기 복수의 칩 형성 영역의 각각이 반도체 집적 회로와 상기 반도체 집적 회로와 전기적으로 접속된 복수의 전극을 갖는 반도체 웨이퍼를 공급하는 공정과, (b) 상기 반도체 웨이퍼의 상기 복수의 전극에 접촉 가능한 복수의 접촉 단자를 갖는 박막 프로브 시트와, 상기 박막 프로브 시트의 상기 복수의 접촉 단자를 상기 반도체 웨이퍼의 상기 복수의 전극에 접촉시키기 위한 압압 기구를 공급하는 공정과, (c) 상기 복수의 칩 형성 영역 중 선택된 1개의 제1 칩 형성 영역의 전체 영역 을 포함하고, 상기 압압 기구에 평면 대응하는 제1 영역을 포함하는 제2 영역의 제1 화상을 취득하는 촬상 수단과, 정상적인 상기 칩 형성 영역을 찍은 표준 샘플 화상을 공급하는 공정과, (d) 상기 압압 기구에 의해, 상기 박막 프로브 시트의 상기 복수의 접촉 단자의 선단을 상기 반도체 웨이퍼에서의 상기 제1 칩 형성 영역의 상기 복수의 전극에 접촉시켜서 상기 반도체 집적 회로의 전기적 검사를 행하는 공정과, (e) 상기 (d) 공정 후, 상기 촬상 수단에 의해 상기 제1 영역의 상기 제1 화상을 취득하고, 상기 제1 화상에서의 상기 제1 칩 형성 영역과 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역을 비교하는 공정과, (f) 상기 (e) 공정에서, 상기 제1 화상에서의 상기 제1 칩 형성 영역과 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역에 상위점이 검출된 경우에, 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역에 대한 상기 (d) 공정을 자동적으로 정지하는 공정을 포함하고, 상기 박막 프로브 시트는, 상기 복수의 접촉 단자 상에 형성되고, 또한, 복수의 쓰루홀을 갖는 절연막과, 상기 절연막 상에 형성되고, 또한, 상기 복수의 쓰루홀을 통해서 대응하는 상기 복수의 접촉 단자에 전기적으로 접속되는 복수의 제1 배선을 갖는 것이다.

본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.

반도체 집적 회로 장치의 제조 수율을 향상할 수 있다.

또한, 반도체 집적 회로 장치의 제조 기술을 이용하여 형성된 탐심을 갖는 박막 프로브를 이용한 프로브 검사에서, 박막 프로브 및 검사 대상의 웨이퍼의 파 손을 방지할 수 있다.

또한, 프로브 검사 장치의 가동율을 저하시키지 않고, 프로브 검사를 실시할 수 있다.

본원 발명을 상세하게 설명하기 전에, 본원에서의 용어의 의미를 설명하면 다음과 같다.

디바이스면이란, 웨이퍼의 주면으로, 그 면에 리소그래피에 의해, 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면을 말한다.

접촉 단자 또는 프로브란, 각 칩 영역 상에 형성된 전극 패드에 접촉시켜서 전기적 특성의 검사를 행하기 위한 침, 프로브, 돌기 등을 말한다.

박막 프로브(membrane　 probe), 박막 프로브 카드, 또는 돌기침 배선 시트 복합체란, 상기한 바와 같은 검사 대상과 접촉하는 상기 접촉 단자(돌기침)와 그로부터 주회된 배선이 설치되고, 그 배선에 외부 접촉용의 전극이 형성된 박막을 말하며, 예를 들면 두께 10㎛∼100㎛ 정도의 것을 말하며, 실리콘 웨이퍼를 반도체 집적 회로의 제조에 이용하는 것과 마찬가지인, 웨이퍼 프로세스, 즉 포토리소그래피 기술, CVD(Chemical　Vapor　Deposition) 기술, 스퍼터링 기술 및 에칭 기술 등을 조합한 패터닝 방법에 의해, 배선층 및 그에 전기적으로 접속된 선단부(접촉 단자)를 일체적으로 형성된 것 등을 말한다. 물론, 프로세스는 복잡해지지만, 일부를 별도로 형성하고, 나중에 합체시키는 것도 가능하다.

프로브 카드란, 검사 대상으로 되는 웨이퍼와 접촉하는 접촉 단자 및 다층 배선 기판 등을 갖는 구조체를 말하며, 프로버 혹은 반도체 검사 장치란, 프로그 링, 프로브 카드 및 검사 대상으로 되는 웨이퍼를 싣는 웨이퍼 스테이지를 포함하는 시료 지지계를 갖는 검사 장치를 말한다.

프로브 검사란, 웨이퍼 공정이 완료된 웨이퍼에 대하여 프로버를 이용하여 행해지는 전기적 시험으로서, 칩 영역의 주면 상에 형성된 전극에 상기 접촉 단자의 선단을 대어 반도체 집적 회로의 전기적 검사를 행하는 것을 말하며, 소정의 기능대로 동작하는지의 여부를 확인하는 기능 테스트나 DC 동작 특성 및 AC 동작 특성의 테스트를 행하여 양품/불량품을 판별하는 것이다. 각 칩으로 분할하고 나서(또는 패키징 완료 후) 행해지는 선별 테스트(최종 테스트)와는 구별된다.

포고 핀(POGO　pin) 또는 스프링 프로브란, 접촉 핀(플런저(접촉침))을 용수철(코일 스프링)의 탄성력으로 전극(단자)에 꽉 누르는 구조를 갖고, 필요에 따라서 그 전극에의 전기적 접속을 행하도록 한 접촉침을 말하며, 예를 들면 금속제의 관(유지 부재) 내에 배치된 용수철이 금속 볼을 통해서 접촉 핀에 탄성력을 전하는 구성으로 되어 있다.

테스터(Test　System)란, 반도체 집적 회로를 전기적으로 검사하는 것으로서, 소정의 전압 및 기준으로 되는 타이밍 등의 신호를 발생하는 것을 말한다.

테스터 헤드란, 테스터와 전기적으로 접속하고, 테스터로부터 송신된 전압 및 신호를 받아, 전압 및 상세한 타이밍 등의 신호를 반도체 집적 회로에 대하여 발생하여, 포고 핀 등을 통해서 프로브 카드에 신호를 보내는 것을 말한다.

프로그 링이란, 포고 핀 등을 통해서 테스터 헤드 및 프로브 카드와 전기적 으로 접속하고, 테스터 헤드로부터 보내져 온 신호를 후술하는 프로브 카드에 보내는 것을 말한다.

이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특히 명시한 경우를 제외하고, 그들은 서로 무관한 것이 아니라, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.

또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특히 명시한 경우 및 원리적으로 명확히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이어도 이하이어도 된다.

또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특히 명시한 경우 및 원리적으로 분명히 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다. 또한, 실시예 등에서 구성 요소 등에 대해서, 「A로 구성된다」, 「A로 이루어진다」라고 할 때는, 특히 그 요소뿐이라는 취지를 명시한 경우 등을 제외하고, 그 이외의 요소를 배제하는 것이 아닌 것은 물론이다.

마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는, 상기 수치 및 범위에 대해서도 마찬가지이다.

또한, 재료 등에 대해서 언급할 때는, 특히 그렇지 않다는 취지를 명기했을 때, 또는, 원리적 또는 상황적으로 그렇지 않을 때를 제외하고, 특정한 재료는 주요한 재료로서, 부차적 요소, 첨가물, 부가 요소 등을 배제하는 것은 아니다. 예를 들면, 실리콘 부재는 특히 명시한 경우 등을 제외하고, 순수한 실리콘의 경우뿐만 아니라, 첨가 불순물, 실리콘을 주요한 요소로 하는 2원, 3원 등의 합금(예를 들면 SiGe) 등을 포함하는 것으로 한다.

또한, 본 실시 형태를 설명하기 위한 전체 도면에서 동일 기능을 갖는 것은 원칙으로서 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.

또한, 본 실시 형태에서 이용하는 도면에서는, 평면도이어도 도면을 보기 쉽게 하기 위해 부분적으로 해칭을 그리는 경우가 있다.

이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다.

도 1은, 본 실시 형태의 프로브 카드의 주요부 단면도이다. 도 1에 도시한 바와 같이, 본 실시 형태의 프로브 카드는, 다층 배선 기판(1), 박막 시트(박막 프로브 시트)(2), 테스터 헤드 THD, 프로그 링 FGR 및 카드 홀더 CHD 등으로 형성되어 있다. 테스터 헤드 THD와 프로그 링 FGR 사이, 및 프로그 링 FGR과 다층 배선 기판(1) 사이는, 각각 복수개의 포고 핀 PGP를 통해서 전기적으로 접속되고, 그에 의해 테스터 헤드 THD와 다층 배선 기판(1) 사이가 전기적으로 접속되어 있다. 카드 홀더 CHD는, 다층 배선 기판(1)을 프로버에 기계적으로 접속하는 것으로, 또한 포고 핀 PGP로부터의 압력에 의해 다층 배선 기판(1)에 휘어짐이 생기게 되는 것을 방지하는 기계적 강도를 갖는다.

도 2는 본 실시 형태의 프로브 카드의 하면의 주요부 평면도이며, 도 3은 도 2 중의 A-A선을 따라 취한 단면도이다.

도 2 및 도 3에 도시한 바와 같이, 본 실시 형태의 프로브 카드는, 도 1에서 도시한 부재 외에, 예를 들면 플런저(3) 등을 포함하고 있다. 박막 시트(2)는 누름 링(4)에 의해 다층 배선 기판(1)의 하면에 고정되고, 플런저(3)는 다층 배선 기판(1)의 상면에 부착되어 있다. 다층 배선 기판(1)의 중앙부에는 개구부(5)가 형성되고, 이 개구부(5) 내에서, 박막 시트(2)와 플런저(3)는 접착 링(6)을 통해서 접착되어 있다.

박막 시트(2)의 하면에는, 예를 들면 사각추형 또는 사각추 사다리꼴형의 복수의 프로브(접촉 단자)(7)가 형성되어 있다. 박막 시트(2) 내에는, 프로브(7)의 각각과 전기적으로 접속하고, 각각의 프로브(7)로부터 박막 시트(2)의 심부까지 연장하는 복수의 배선이 형성되어 있다. 다층 배선 기판(1)의 하면 또는 상면에는, 이 복수의 배선의 끝부와 각각 전기적으로 접촉하는 복수의 받이부(도시는 생략)가 형성되어 있고, 이 복수의 받이부는, 다층 배선 기판(1) 내에 형성된 배선을 통과해서 다층 배선 기판(1)의 상면에 설치된 복수의 포고(POGO) 자리(8)와 전기적으로 접속하고 있다. 이 포고 자리(8)는, 테스터로부터의 신호를 프로브 카드에 도입하는 핀을 수용하는 기능을 갖는다.

본 실시 형태에서, 박막 시트(2)는, 예를 들면 폴리이미드를 주성분으로 하는 박막으로 형성되어 있다. 이러한 박막 시트(2)는 유연성을 갖기 때문에, 본 실시 형태에서는, 칩(반도체 집적 회로 장치)의 패드에 모든 프로브(7)를 접촉시키기 위해서, 프로브(7)가 형성된 영역의 박막 시트(2)를 상면(이면)으로부터 압압구(압압 기구)(9)를 통해서 플런저(3)가 압압하는 구조로 되어 있다. 즉, 플런저(3) 내에 배치된 용수철(3A)의 탄성력에 의해 일정한 압력을 압압구(9)에 가하는 것이다. 본 실시 형태에서, 압압구(9)의 재질로서는, 42얼로이를 예시할 수 있다.

여기에서, 검사 대상의 칩 표면에 형성된 테스트 패드수가 증가하면, 그에 수반하여 각 테스트 패드의 각각에 신호를 보내기 위한 포고 핀 PGP의 개수가 증가 하게 된다. 또한, 포고 핀 PGP의 개수가 증가함으로써, 다층 배선 기판(1)에 가해지는 포고 핀 PGP로부터의 압력도 증가하게 되므로, 다층 배선 기판(1)의 휘어짐을 방지하기 위해서 카드 홀더 CHD를 두껍게 할 필요가 생긴다. 또한, 박막 시트(2)에 형성된 각 프로브(7)를 대응하는 테스트 패드에 확실하게 접촉시키기 위해서, 박막 시트(2)의 중심 영역 IA(도 3 참조) 및 접착 링을 경계로 외주측으로 되어 중심 영역 IA를 둘러싸는 외주 영역 OA(도 3 참조)의 각각에 장력을 가하는 구조로 한 경우에는, 다층 배선 기판(1)의 표면으로부터 박막 시트(2)의 프로브면까지의 높이 HT(도 1 참조)에 한계가 생긴다. 그 높이 HT의 한계값보다 카드 홀더 CHD의 두께의 쪽이 커진 경우에는, 박막 시트(2)가 카드 홀더 CHD 내에 묻히게 되어, 프로브(7)를 테스트 패드에 확실하게 접촉시킬 수 없게 되는 문제점이 염려된다.

따라서, 본 실시 형태에서는, 상기 박막 시트(2)의 중심 영역 IA에만 장력을 가한 상태에서 박막 시트(2)와 접착 링(6)을 접착하고, 외주 영역 OA에는 장력을 가하지 않는 구조로 한다. 이 때, 접착 링(6)의 재질로서는, Si(실리콘)와 동일 정도의 열 팽창율의 금속(예를 들면, 42얼로이)을 선택하고, 박막 시트(2)와 접착 링(6)을 접착하는 접착제로서는, 에폭시계 접착제를 이용하는 것을 예시할 수 있다. 그에 의해, 상기 박막 시트(2)의 프로브면까지의 높이 HT를 규정하는 접착 링(6)의 높이를 높게 할 수 있으므로, 그 높이 HT도 높아져서, 박막 시트(2)가 카드 홀더 CHD 내에 묻히게 되는 문제점을 피할 수 있다. 즉, 카드 홀더 CHD가 두꺼워진 경우에도, 프로브(7)를 테스트 패드에 확실하게 접촉시키는 것이 가능하게 된다.

상기한 바와 같은 수단을 이용하는 대신에, 도 4에 도시한 바와 같이, 다층 배선 기판(1)의 중앙부에 보조 기판 SB를 부착하고, 그 보조 기판 SB에 박막 시트(2)를 부착하는 구조로 하여, 다층 배선 기판(1)의 표면으로부터 박막 시트(2)의 프로브면까지의 높이 HT를 향상시켜도 된다. 다층 배선 기판(1)과 마찬가지로, 보조 기판 SB 내에는 복수의 배선이 형성되고, 또한 이들 배선의 끝부와 각각 전기적으로 접촉하는 복수의 받이부(도시는 생략)가 형성되어 있다. 다층 배선 기판(1)에 설치된 받이부와 보조 기판 SB에 설치된 받이부는, 예를 들면 각각 대응하는 것끼리가 땜납에 의해 전기적으로 접속되어 있다. 땜납을 이용하는 대신에, 이방성 도전 고무를 통해서 다층 배선 기판(1)과 보조 기판 SB를 압착하는 수단, 혹은 다층 배선 기판(1) 및 보조 기판 SB의 각각의 표면에 상기 받이부와 전기적으로 접속하는 Cu(구리) 도금제의 돌기부를 형성하고, 대응하는 돌기부끼리를 압착하는 수단을 이용해도 된다.

본 실시 형태에서, 상기 프로브 카드를 이용하여 프로브 검사(전기적 검사)를 행하는 대상으로서는, LCD(Liquid　Crystal　Display) 드라이버가 형성된 칩을 예시할 수 있다. 도 5는, 그들 복수의 칩(칩 형성 영역)(10)이 구획된 웨이퍼 WH의 평면도이다. 또한, 본 실시 형태의 프로브 카드를 이용한 프로브 검사는, 이들 복수의 칩(10)이 구획된 웨이퍼 WH에 대하여 행하는 것이다. 또한, 도 6은, 그 칩(10)의 평면과, 그 일부를 확대한 것을 도시하고 있다. 이 칩(10)은, 예를 들면 단결정 실리콘 기판으로 이루어지고, 그 주면에는 LCD 드라이버 회로(반도체 집적 회로)가 형성되어 있다. 또한, 칩(10)의 주면의 주변부에는, LCD 드라이버 회로와 전기적으로 접속하는 복수의 패드(전극)(11, 12)가 배치되어 있고, 도 6 중에서의 칩(10)의 상측의 긴 변 및 양 짧은 변을 따라 배열된 패드(11)는 출력 단자로 되고, 칩(10)의 하측의 긴 변을 따라 배열된 패드(12)는 입력 단자로 되어 있다. LCD 드라이버의 출력 단자수는 입력 단자수보다 많기 때문에, 인접한 패드(11)의 간격을 가능한 한 넓히기 위해서, 패드(11)는 칩(10)의 상측의 긴 변 및 양 짧은 변을 따라 2열로 배열되고, 칩(10)의 상측의 긴 변 및 양 짧은 변을 따라 서로의 열의 패드(11)가 번갈아 배열되어 있다. 본 실시 형태에서, 인접하는 패드(11)가 배치되어 있는 피치 LP는, 예를 들면 약 40㎛ 이하이다. 또한, 본 실시 형태에서, 패드(11)는 평면사각형이며, 칩(10)의 외주와 교차(직교)하는 방향으로 연장하는 긴 변의 길이 LA는 약 100㎛이며, 칩(10)의 외주를 따라 연장하는 짧은 변의 길이 LB는 약 18㎛이다. 또한, 인접하는 패드(11)가 배치되어 있는 피치 LP가 약 40㎛이며, 패드(11)의 짧은 변의 길이 LB가 약 18㎛이기 때문에, 인접하는 패드(11)의 간격은 약 22㎛로 된다.

패드(11, 12)는, 예를 들면 Au(금)로 형성된 범프 전극(돌기 전극)을 포함하 고, 상기 범프 전극은, 예를 들면, 통상 알루미늄 등의 금속막으로 형성되는 입출력 단자(본딩 패드) 상에, 전해 도금, 무전해 도금, 증착 혹은 스퍼터링 등의 방법에 의해 형성된 것이다. 도 7은, 패드(11)의 사시도이다. 패드(11)의 높이 LC는 약 25㎛이며, 패드(12)도 동일 정도의 높이를 갖는다.

또한, 상기 칩(10)은, 웨이퍼의 주면에 구획된 다수의 칩 영역에 반도체 제조 기술을 사용하여 LCD 드라이버 회로(반도체 집적 회로)나 입출력 단자(본딩 패드)를 형성하고, 다음으로 입출력 단자 상에 상기의 방법으로 패드(11, 12)를 형성한 후, 웨이퍼를 다이싱하여 칩 영역을 개편화함으로써 제조할 수 있다. 또한, 본 실시 형태에서, 상기 프로브 검사는, 웨이퍼를 다이싱하기 전에 각 칩 영역에 대하여 실시하는 것이다. 또한, 이 후 프로브 검사(패드(11, 12)와 프로브(7)가 접촉하는 공정)를 설명할 때에, 특히 명기하지 않은 경우에는, 칩(10)은 웨이퍼를 다이싱하기 전의 각 칩 영역을 나타내는 것으로 한다.

도 8은, 상기 칩(10)의 액정 패널에의 접속 방법을 도시하는 주요부 단면도이다. 도 8에 도시한 바와 같이, 액정 패널은, 예를 들면 주면에 화소 전극(14, 15)이 형성된 글래스 기판(16), 액정층(17), 및 액정층(17)을 개재해서 글래스 기판(16)과 대향하도록 배치된 글래스 기판(18) 등으로 형성되어 있다. 본 실시 형태에서는, 이러한 액정 패널의 글래스 기판(16)의 화소 전극(14, 15)에, 각각 패드(11, 12)가 접속하도록 칩(10)을 페이스다운 본딩함으로써, 칩(10)을 액정 패널에 접속하는 것을 예시할 수 있다.

도 9는 상기 박막 시트(2)의 하면의 프로브(7)가 형성된 영역의 일부를 확대 하여 도시한 주요부 평면도이며, 도 10은 도 9 중의 PA로 나타낸 영역을 확대하여 도시한 주요부 평면도이며, 도 11은 도 9 중의 B-B선을 따라 취한 주요부 단면도이다.

상기 프로브(7)는, 박막 시트(2) 내에서 평면 사각 형상으로 패터닝된 금속막(21A, 21B)의 일부이며, 금속막(21A, 21B) 내의 박막 시트(2)의 하면에 사각추형 또는 사각추 사다리꼴형으로 뛰어나온 부분이다. 프로브(7)는, 박막 시트(2)의 주면에서 상기 칩(10)에 형성된 패드(11, 12)의 위치에 맞추어 배치되어 있고, 도 9에서는 패드(11)에 대응하는 프로브(7)의 배치에 대해서 도시하고 있다. 이들 프로브(7) 중, 프로브(7A)는, 2열로 배열된 패드(11) 중 상대적으로 칩(10)의 외주에 가까운 배열(이 후, 제1 열이라고 적음)의 패드(11)에 대응하고, 프로브(7B)는, 2열로 배열된 패드(11) 중 상대적으로 칩(10)의 외주로부터 먼 배열(이 후, 제2 열이라고 적음)의 패드(11)에 대응하고 있다. 여기에서, 도 12는, 프로브 검사 시에 프로브(7)와 패드(11, 12)가 접촉할 때에서의, 평면에서의 프로브(7A, 7B)와 패드(11)와의 위치 관계(프로브(7A, 7B)의 패드(11)와의 접촉 위치)를 도시한 평면도이다. 또한, 가장 가까운 위치에 존재하는 프로브(7A)와 프로브(7B) 사이의 거리는, 도 12가 기재된 지면의 좌우 방향의 거리 LX와 상하 방향의 거리 LY로 규정되고, 거리 LX는 전술한 인접하는 패드(11)가 배치되어 있는 피치 LP의 절반인 약 20㎛로 된다. 또한, 본 실시 형태에서, 거리 LY는, 약 45㎛로 된다.

금속막(21A, 21B)은, 예를 들면 하층으로부터 로듐막 및 니켈막이 순차적으로 적층하여 형성되어 있다. 금속막(21A, 21B) 상에는 폴리이미드막(절연막)(22) 이 성막되고, 폴리이미드막(22) 상에는 각 금속막(21A, 21B)과 전기적으로 접속하는 배선(제1 배선)(23)이 형성되어 있다. 배선(23)은, 폴리이미드막(22)에 형성된 쓰루홀(24)의 저부에서 금속막(21A, 21B)과 접촉하고 있다. 또한, 폴리이미드막(22) 및 배선(23) 상에는, 폴리이미드막(절연막)(25)이 성막되어 있다. 폴리이미드막(25)에는 일부의 배선(23)에 도달하는 쓰루홀(26)이 선택적으로 형성되고, 폴리이미드막(22) 상에는 쓰루홀(26)의 저부에서 배선(23)과 접촉하는 배선(제2 배선)(27)이 형성되어 있다. 폴리이미드막(25) 및 배선(27) 상에는, 폴리이미드막(28)이 성막되어 있다.

상기한 바와 같이, 금속막(21A, 21B)의 일부는 사각추형 또는 사각추 사다리꼴형으로 형성된 프로브(7A, 7B)로 된다. 이러한 사각추형 또는 사각추 사다리꼴형의 프로브(7A, 7B)의 저면의 한변(폴리이미드막(22)과의 경계선)의 길이 L7A(도 10 참조)는, 도 12에 도시한 가장 가까운 위치에 존재하는 프로브(7A)와 프로브(7B) 사이의 거리 LX, LY에 기초하여 결정하는 것으로, 본 실시 형태에서는, 20㎛∼50㎛ 정도로 하는 것을 예시할 수 있다. 또한, 도 10에서는, 프로브(7A)의 평면도를 이용하여 그 길이 L7A를 나타내고 있지만, 길이 L7A는 프로브(7B)에서도 마찬가지이다.

도 9∼도 12에 도시한 바와 같이, 본 실시 형태에서는, 쓰루홀(24, 26)이 프로브(7A, 7B) 상(평면에서 프로브(7A, 7B)와 겹치는 위치)에 배치되도록 박막 시트(2)를 제조한다. 또한, 금속막(21A, 21B)은, 프로브(7A, 7B)와 평면에서 겹치는 위치에서 표면에 오목부가 형성되지 않도록 형성되어 있다. 그러한 오목부가 형성 되어 있으면, 폴리이미드막(22)(도 11 참조)에 쓰루홀(24)을 형성할 때에 마스크로서 이용한 포토레지스트막 등의 잔사가 오목부에 남기 쉬워지고, 남게 된 경우에는 배선(23)과 프로브(7A, 7B) 사이에서 도통 불량을 야기하게 될 우려가 있다. 또한, 그 오목부는, 배선(23)의 표면에도 반영되어 나타나게 되기 때문에, 상층의 폴리이미드막(25)에 쓰루홀(26)을 형성할 때에 마스크로서 이용한 포토레지스트막 등의 잔사가 배선(23)의 표면에 나타난 오목부에 남기 쉬워진다. 그 때문에, 그 잔사가 남게 된 경우에는, 배선(27)과 배선(27) 사이에서 도통 불량을 야기하게 될 우려가 있다. 이러한 포토레지스트막 등의 잔사는, 오목부의 깊이가 깊어질수록 남기 쉬워져, 모든 오목부의 깊이에 변동이 있기 때문에, 예를 들면 약 1500핀이상의 모든 프로브(7A, 7B)의 표면으로부터 제거하는 것이 곤란하다. 따라서, 본 실시 형태에서는, 그러한 오목부를 발생시키지 않도록 금속막(21A, 21B)을 형성하는 것이며, 그 공정의 상세에 대해서는 후술한다.

또한, 본 실시 형태에서는, 전술한 바와 같이 쓰루홀(24)이 프로브(7A, 7B)상(평면에서 프로브(7A, 7B)와 겹치는 위치)에 배치되도록 박막 시트(2)가 제조되어 있다. 그 때문에, 금속막(21A, 21B)에 쓰루홀(24)을 접속시키기 위한 영역을 확보할 필요가 없어지므로, 금속막(21A, 21B)의 평면 사이즈를 대폭 소형화하는 것이 가능하게 된다. 또한, 쓰루홀(26)에 대해서도, 평면에서 프로브(7A, 7B) 및 쓰루홀과 겹치는 위치에 배치함으로써, 배선(23)으로부터 쓰루홀(26)을 접속시키기 위한 영역을 생략한다. 그에 의해, 프로브(7A, 7B)를 더 협피치로 배치하는 것이 가능해지므로, 패드(11, 12)가 더 협피치로 배치된 칩(10)의 프로브 검사에도 본 실시 형태의 박막 시트(2)를 구비한 프로브 카드를 이용하는 것이 가능하게 된다.

그런데, 프로브를 협피치로 배치할 수 없기 때문에, 칩측의 패드(테스트 패드)도 프로브에 맞춘 피치에서의 배치로 되게 되어, 패드 배치의 협피치화, 나아가서는 칩의 소형화를 저해하게 되는 경우가 있다. 한편, 본 실시 형태에 따르면, 상기한 바와 같이 쓰루홀(24, 26)이 프로브(7A, 7B) 상에 배치되도록 박막 시트(2)가 제조되어, 프로브(7A, 7B)를 협피치로 배치하는 것이 가능한 구조로 되어 있다. 그 때문에, 칩(10)측에서는, 패드(11, 12)의 배치의 협피치화가 저해되지 않게 된다. 즉, 패드(11, 12)의 배치의 협피치화로 남은 칩(10)의 영역을 생략하는 것이 가능해지므로, 칩(10)의 소형화를 실현하는 것이 가능하게 된다.

상기한 본 실시 형태에서는, 도 6을 이용하여 패드(11)가 2열로 배열되어 있는 경우에 대해서 설명했지만, 도 13에 도시한 바와 같이 1열로 배열되어 있는 칩(10)도 존재한다. 이와 같이 패드(11)가 1열로 배열되어 있는 경우에는, 패드(11)의 짧은 변의 길이 LB는 15㎛ 정도로까지 짧아지고, 인접하는 패드(11)가 배치되어 있는 피치 LP에 대해서는, 20㎛ 이하로 되어, 최소 16㎛ 정도로까지 협피치화한다. 도 9∼도 11을 이용하여 설명한 바와 같이, 본 실시 형태의 박막 시트(2)가 구비하는 프로브(7A, 7B)는, 패드(11)의 협피치화에 대응할 수 있는 구조로 되어 있으므로, 도 13에 도시한 바와 같은 소치수 및 협피치의 패드(11)가 형성된 칩(10)에 대해서도 박막 시트(2)를 이용하는 것이 가능해져, 도 14에 도시하는 위치에서 프로브(7A, 7B)의 각각이 패드(11)에 접촉하게 된다.

다음으로, 상기한 본 실시 형태의 박막 시트(2)의 제조 공정에 대해서 도 15 ∼도 21을 이용하여 설명한다. 도 15∼도 21은, 도 9∼도 12를 이용하여 설명한 2열의 패드(11)(도 6 참조)에 대응한 프로브(7A, 7B)를 갖는 박막 시트(2)의 제조 공정 중의 주요부 단면도이다.

우선, 도 15에 도시한 바와 같이, 두께 0.2㎜∼0.8㎜ 정도의 실리콘으로 이루어지는 웨이퍼(31)를 준비하고, 열산화법에 의해 이 웨이퍼(31)의 양면에 막 두께 0.5㎛ 정도의 산화 실리콘막(32)을 형성한다. 계속해서, 포토레지스트막을 마스크로 하여 웨이퍼(31)의 주면측의 산화 실리콘막(32)을 에칭하고, 웨이퍼(31)의 주면측의 산화 실리콘막(32)에 웨이퍼(31)에 도달하는 개구부를 형성한다. 다음으로, 남은 산화 실리콘막(32)을 마스크로 하여, 강 알칼리 수용액(예를 들면 수산화 칼륨 수용액)을 이용하여 웨이퍼(31)를 이방적으로 에칭함으로써, 웨이퍼(31)의 주면에 (111)면에 둘러싸여진 사각추형 또는 사각추 사다리꼴형의 구멍(33)을 형성한다.

다음으로, 도 16에 도시한 바와 같이, 상기 구멍(33)의 형성 시에 마스크로서 이용한 산화 실리콘막(32)을 불산 및 불화 암모늄의 혼합액에 의한 웨트 에칭에 의해 제거한다. 계속해서, 웨이퍼(31)에 열산화 처리를 실시함으로써, 구멍(33)의 내부를 포함하는 웨이퍼(31)의 전체면에 막 두께 0.5㎛ 정도의 산화 실리콘막(34)을 형성한다. 다음으로, 구멍(33)의 내부를 포함하는 웨이퍼(31)의 주면에 도전성막(35)을 성막한다. 이 도전성막(35)은, 예를 들면 막 두께 0.1㎛ 정도의 크롬막 및 막 두께 1㎛ 정도의 구리막을 순차적으로 스퍼터링법 또는 증착법에 의해 퇴적함으로써 성막할 수 있다. 다음으로, 도전성막(35) 상에 포토레지스트막을 성막하 고, 포토리소그래피 기술에 의해 후속 공정에서 금속막(21A, 21B)(도 9∼도 11 참조)이 형성되는 영역의 포토레지스트막을 제거하여, 개구부를 형성한다.

다음으로, 도전성막(35)을 전극으로 한 전해 도금법에 의해, 상기 포토레지스트막의 개구부의 저부에 나타난 도전성막(35) 상에 경도가 높은 도전성막(37) 및 도전성막(38)을 순차적으로 퇴적한다. 본 실시 형태에서는, 도전성막(37)을 로듐막으로 하고, 도전성막(38)을 니켈막으로 하는 것을 예시할 수 있다. 여기까지의 공정에 의해, 도전성막(37, 38)으로부터 전술한 금속막(21A, 21B)을 형성할 수 있다. 또한, 구멍(33) 내의 도전성막(37, 38)이 전술한 프로브(7A, 7B)로 된다. 또한, 전술한 바와 같이, 금속막(21A, 21B)의 최상층으로 되는 도전성막(38)은, 그 표면에 구멍(33)의 형태가 반영되도록 하는 오목부가 형성되지 않도록 성막한다. 또한, 도전성막(35)은, 후속 공정에서 제거되는데, 그 공정에 대해서는 후술한다.

금속막(21A, 21B)에서는, 후속 공정에서 전술한 프로브(7A, 7B)가 형성되었을 때에, 로듐막으로 형성된 도전성막(37)이 표면으로 되어, 도전성막(37)이 패드(11)에 직접 접촉하게 된다. 그 때문에, 도전성막(37)으로서는, 경도가 높고 내마모성이 우수한 재질을 선택하는 것이 바람직하다. 또한, 도전성막(37)은 패드(11)에 직접 접촉하기 때문에, 프로브(7A, 7B)에 의해 깎여진 패드(11)의 찌꺼기가 도전성막(37)에 부착되면, 그 찌꺼기를 제거하는 크리닝 공정이 필요하게 되어, 프로브 검사 공정이 연장되게 되는 것이 염려된다. 그 때문에, 도전성막(37)으로서는, 패드(11)를 형성하는 재료가 부착되기 어려운 재질을 선택하는 것이 바람직하다. 따라서, 본 실시 형태에서는, 도전성막(37)으로서, 이들 조건을 충족시키는 로듐막을 선택하고 있다. 그에 의해, 그 크리닝 공정을 생략할 수 있다.

다음으로, 상기 금속막(21A, 21B)(도전성막(37, 38))의 성막에 이용한 포토레지스트막을 제거한 후, 도 17에 도시한 바와 같이, 금속막(21A, 21B) 및 도전성막(35)을 덮도록 폴리이미드막(22)(도 11도 참조)을 성막한다. 계속해서, 그 폴리이미드막(22)에, 평면에서 프로브(7A, 7B)와 겹치는 위치에서 금속막(21A, 21B)에 도달하는 전술한 쓰루홀(24)을 형성한다. 이 쓰루홀(24)은, 포토레지스트막을 마스크로 한 드라이 에칭, 알루미늄막을 마스크로 한 드라이 에칭 또는 레이저를 이용한 구멍뚫기 가공에 의해 형성할 수 있다. 이 때, 금속막(21A, 21B)의 최상층으로 되는 도전성막(38)의 표면에 구멍(33)의 형태가 반영되도록 하는 오목부가 형성되어 있으면, 후속 공정에서 쓰루홀(24)(도 9∼도 11 참조)을 형성할 때의 마스크 재료의 잔사가 그 오목부에 남게 되는 경우가 있다. 이러한 잔사가 남게 되면, 쓰루홀(24)의 저부에서 그 잔사가 프로브(7A, 7B)와 배선(23)(도 9∼도 11 참조) 간의 전기적 도통을 저해하여, 도통 불량을 야기하게 된다. 그 때문에, 전술한 바와 같이, 금속막(21A, 21B)의 최상층으로 되는 도전성막(38)은, 그 표면에 구멍(33)의 형태가 반영되도록 하는 오목부가 형성되지 않도록 성막하는 것이 바람직하다.

다음으로, 도 18에 도시한 바와 같이, 쓰루홀(24)의 내부를 포함하는 폴리이미드막(22) 상에 도전성막(42)을 성막한다. 이 도전성막(42)은, 예를 들면 막 두께 0.1㎛ 정도의 크롬막 및 막 두께 1㎛ 정도의 구리막을 순차적으로 스퍼터링법 또는 증착법에 의해 퇴적함으로써 성막할 수 있다. 계속해서, 그 도전성막(42) 상에 포토레지스트막을 형성한 후에, 그 포토레지스트막을 포토리소그래피 기술에 의 해 패터닝하고, 포토레지스트막에 도전성막(42)에 도달하는 개구부를 형성한다. 다음으로, 도금법에 의해, 그 개구부 내의 도전성막(42) 상에 도전성막(43)을 성막한다. 본 실시 형태에서는, 도전성막(43)으로서 구리막, 또는 구리막 및 니켈막을 하층부터 순차적으로 퇴적한 적층막을 예시할 수 있다.

다음으로, 상기 포토레지스트막을 제거한 후, 도전성막(43)을 마스크로 하여 도전성막(42)을 에칭함으로써, 도전성막(42, 43)으로 이루어지는 배선(23)을 형성한다. 배선(23)은, 쓰루홀(24)의 저부에서 금속막(21A, 21B)과 전기적으로 접속 할 수 있다. 여기에서, 본 실시 형태에서는, 금속막(21A, 21B)의 최상층으로 되는 도전성막(38)을, 그 표면에 구멍(33)의 형태가 반영되도록 하는 오목부가 형성되지 않도록 형성하고 있으므로, 배선(23)의 최상층으로 되는 도전성막(43)의 표면에 하층의 오목부가 형성되게 되는 것을 방지할 수 있다. 이 때, 도전성막(43)의 표면에 하층의 형태가 반영되도록 하는 오목부가 형성되어 있으면, 후속 공정에서 쓰루홀(26)(도 9∼도 11 참조)을 형성할 때의 마스크 재료의 잔사가 그 오목부에 남게 되는 경우가 있다. 이러한 잔사가 남게 되면, 쓰루홀(26)의 저부에서 그 잔사가 배선(27)(도 9∼도 11 참조)과 배선(23) 간의 전기적 도통을 저해하여, 도통 불량을 야기하게 되지만, 본 실시 형태에서는, 그 잔사의 잔류를 방지하고 있으므로, 배선(27)과 배선(23) 간의 도통 불량을 방지할 수 있다.

다음으로, 도 19에 도시한 바와 같이, 웨이퍼(31)의 주면에 전술한 폴리이미드막(25)을 성막한다. 계속해서, 상기 쓰루홀(24)을 형성한 공정과 마찬가지의 공정에 의해, 일부의 배선(23)에 도달하는 쓰루홀(26)(도 9∼도 11도 참조)을 형성한 다. 전술한 바와 같이, 이 쓰루홀(26)도 평면에서 프로브(7A, 7B)와 겹치는 위치에 형성한다.

다음으로, 도 20에 도시한 바와 같이, 배선(23)을 형성한 공정과 마찬가지의 공정에 의해, 쓰루홀(26)의 저부에서 배선(23)과 접속하는 배선(27)을 형성한다. 계속해서, 도 21에 도시한 바와 같이, 폴리이미드막(25)을 형성한 공정과 마찬가지의 공정에 의해, 폴리이미드막(28)을 형성한다.

그 후, 예를 들면 불산과 불화 암모늄의 혼합액을 이용한 에칭에 의해, 웨이퍼(31)의 이면의 산화 실리콘막(34)을 제거한다. 계속해서, 강 알칼리 수용액(예를 들면 수산화 칼륨 수용액)을 이용한 에칭에 의해, 박막 시트(2)를 형성하기 위한 형재인 웨이퍼(31)를 제거한다. 다음으로, 산화 실리콘막(34) 및 도전성막(35)을 순차적으로 에칭에 의해 제거하고, 본 실시 형태의 박막 시트(2)를 제조한다(도 11 참조). 이 때, 산화 실리콘막(34)은 불산 및 불화 암모늄의 혼합액을 이용하여 에칭하고, 도전성막(35)에 함유되는 크롬막은 과망간산 칼륨 수용액을 이용하여 에칭하고, 도전성막(35)에 함유되는 구리막은 알카리성 구리 에칭액을 이용하여 에칭한다. 여기까지의 공정에 의해, 프로브(7A, 7B)를 형성하는 도전성막(37)(도 16 참조)인 로듐막이 프로브(7A, 7B)의 표면에 나타난다. 전술한 바와 같이, 로듐막이 표면에 형성된 프로브(7A, 7B)에서는, 프로브(7A, 7B)가 접촉하는 패드(11)의 재료인 Au 등이 부착되기 어려워, Ni보다 경도가 높고, 또한 산화되기 어려워 접촉 저항을 안정시킬 수 있다.

필요에 따라, 상기 쓰루홀(24), 배선(23) 및 폴리이미드막(25)을 형성하는 공정을 반복함으로써, 더욱 배선을 다층으로 형성하여도 된다.

그런데, 도 22는, 프로브 검사가 행해진 직후의 칩(10)의 평면도이며, 일부는 확대하여 도시하고 있다. 이 도 22에 도시한 바와 같이 본 실시 형태의 박막 시트(2)를 구비한 프로브 카드를 이용하여 프로브 검사를 행한 경우에는, 패드(11, 12)의 표면에 프로브(7)(7A, 7B)의 선단의 압압에 의한 미소한 압흔(51)이 형성된다. 프로브 검사 시에 웨이퍼 WH(칩(10))와 박막 시트(2)가 접촉하는 위치는, 패드(11, 12)와 프로브(7)의 선단뿐이며, 통상이면 웨이퍼 WH(칩(10))에 생기는 변화는 그 압흔(51)뿐이지만, 웨이퍼 WH와 박막 시트(2)가 접촉한 후에 압흔(51) 이외의 이상 형상 IKJ가 웨이퍼 WH(칩(10))에 생기는 경우가 있다. 또한, 이상 형상 IKJ가 패드(11, 12)에 생기는 경우에는, 압흔(51)이 상정하고 있는 이상(以上)으로 커져서 이상 형상 IKJ로 되어 있는 경우도 있다.

상기한 바와 같은 이상 형상 IKJ는, 예를 들면 박막 시트(2)의 주면(프로브(7)의 형성면)에 부착된 이물이 웨이퍼 WH(칩(10))와 박막 시트(2) 사이에 개재하여, 웨이퍼 WH(칩(10))에 꽉 눌러짐으로써 생기거나, 또는 그 이물 그 자체가 웨이퍼 WH(칩(10))에 부착되어 이상 형상 IKJ로 되거나 한다. 또한, 그 이물은, 예를 들면 원래는 프로브 검사 대상의 웨이퍼 WH(칩(10))에 부착되어 있었던 것이, 웨이퍼 WH와 박막 시트(2)가 접촉했을 때에 웨이퍼 WH로부터 박막 시트(2)에 전사되도록 부착되게 되는 것이며, 도 23은 그 원리를 설명하는 단면도이다. 이 도 23에 도시한 바와 같이, 웨이퍼 WH(칩(10))에 부착되어 있는 이물 DST1의 직경 R1이 프로브(7)의 높이 H1(예를 들면 약 18㎛)보다 큰 경우에는, 프로브(7)의 선단이 패 드(11, 12)와 접촉했을 때에, 이물 DST1이 박막 시트(2)(폴리이미드막(22))에 접촉하여 먹어들어가고, 웨이퍼 WH와 박막 시트(2)가 이격한 후에서도 박막 시트(2)에 부착된 상태로 되게 되는 경우가 있다. 이러한 상태에서 칩(10)에 대한 프로브 검사를 연속하면, 이상 형상 IKJ가 생긴 칩(10)이 연속해서 형성되게 되는 문제점이 발생하게 된다. 또한, 이물 DST1이 박막 시트(2)(폴리이미드막(22))에 접촉해서 먹어들어갔을 때에, 이물 DST1로부터 박막 시트(2)에 응력이 가해져서, 박막 시트(2) 내의 배선(23, 27)을 단선하게 되는 문제점이 생기게 되는 경우도 있다.

또한, 이물 DST2가 패드(11, 12)에 부착되어 있는 경우도 있다. 이 경우에는, 이물 DST2가 부착된 패드(11, 12)에서는, 프로브(7)가 그 패드(11, 12)와 접촉하지 않고 이물 DST2와 접촉하고, 다른 패드(11, 12)에서는, 프로브(7)가 패드(11, 12)와 접촉할 수 없어, 프로브(7)와 패드(11, 12)가 이격된 상태로 된다. 여기에서, 모든 프로브(7)가 각각 대응하는 패드(11, 12)와 접촉했을 때에, 1개의 프로브(7)가 대응하는 패드(11, 12)를 압압하는 힘이 약 2gf라고 하면, 박막 시트(2)에 형성된 프로브(7)의 수가 1000개인 경우에는, 박막 시트(2) 전체에서는 약 2㎏f(2000gf)의 힘으로 웨이퍼 WH(칩(10))를 압압하게 된다. 그런데, 전술한 바와 같이 이물 DST2가 패드(11, 12)에 부착되어 있는 경우에는, 다른 패드(11, 12)에 대응하는 프로브(7)가 접촉할 수 없게 되기 때문에, 박막 시트(2) 전체에서의 압압력(약 2㎏f)이 이물 DST2에 접촉하는 프로브(7)에 집중한다. 예를 들면, 이물 DST2가 부착된 패드(11, 12)가 1개인 경우에는, 그 1개의 패드(11, 12) 및 대응하는 프로브(7)에 박막 시트(2) 전체에서의 압압력(약 2㎏f)이 가해지게 된다. 이러 한 압압력의 집중에 의해, 프로브(7) 및 배선(23, 27)을 포함시킨 박막 시트(2)의 파손이나, 패드(11, 12) 아래의 칩(10) 내에 배선 및 반도체 소자가 형성되어 있는 경우에는, 패드(11, 12)를 포함시킨 칩(10) 내의 배선 및 반도체 소자의 파손이라고 한 문제점의 발생이 염려된다. 특히, 칩(10)에서, 배선층 간의 층간 절연막으로서 기계적 강도가 낮은 저유전률막 등을 이용하고 있는 경우에는, 프로브(7)와 패드(11, 12)의 접촉에 의한 압압력이 칩(10) 내에 전해지기 쉬워지기 때문에, 칩(10) 내의 배선 및 반도체 소자가 파손되기 쉬워진다.

따라서, 본 실시 형태에서는, 상기한 바와 같은 여러가지 문제점의 발생을 방지하기 위해서, 박막 시트(2)를 이용한 프로브 검사 공정에서, 프로브 검사 직후의 웨이퍼 WH의 표면(주면) 상태를 화상 검사에 의해 조사한다. 여기에서, 도 24는, 웨이퍼 WH의 표면(주면) 내에서, 화상으로서 취득하는 영역(제1 영역) PCA를 도시하는 주요부 평면도이다. 이 영역 PCA는, 압압구(9)가 압압한 영역(제2 영역) OGA를 포함하고, 이 영역 OGA는, 압압구(9)의 평면 형상에 대응한다. 또한, 영역 OGA의 중앙에 위치하여, 착색하여 나타내어진 칩(10)이 프로브 검사가 행해진 직후의 칩(제1 칩 형성 영역)(10)이다. 박막 시트(2) 중, 웨이퍼 WH의 표면(주면)과 가장 근접하여 수평에 대향하는 것은, 압압구(9)에 의해 압압하는 영역이기 때문에, 이 영역에 상기 이물 DST1이 부착되기 쉬워지고, 또한 이 영역이 이물 DST2를 칩(10)을 향해서 압압하기 쉬워진다. 그 때문에, 본 실시 형태에서는, 화상으로서 취득하는 영역 PCA 내에 압압구(9)가 압압한 영역 OGA를 포함하도록 하는 것이다. 또한, 칩(10)은, 상기 복수의 패드(전극)(11)가 배열되는 주변 영역과 주로 집적 회로가 형성되는 소자 형성 영역을 포함하고, 상기 제1 칩 형성 영역은, 상기 주변영역과 소자 형성 영역을 포함한다. 또한, 프로브 검사가 행해진 직후의 칩(10)을 제1 칩 형성 영역이라고 칭하고, 그 이외의 칩(10)(이미 프로브 검사 완료된 칩(10) 및 프로브 검사가 행해지지 않은 칩(10))을 제2 칩 형성 영역이라고 칭한다.

도 25는, 그 화상 검사 및 이상 형상 IKJ의 검출 시에 경고 또는 장치의 가동 정지를 행하는 시스템의 구성을 도시하는 설명도이다. 이 시스템은, 메모리 또는 디스크 드라이브 등의 기억 장치 KS1, 카메라(촬상 수단) CM1, 화상 비교를 행하는 컴퓨터 등의 비교 장치 HS1 및 이상 형상 IKJ의 검출 시에 경고 또는 장치의 가동 정지를 행하는 경고 장치 KKS1 등으로 형성되어 있다. 기억 장치 KS1에는, 이상 형상 IKJ가 생기지 않은 칩(10)의 화상이 전자 데이터로서 미리 보존되고, 기억 장치 KS1은, 전기적으로 접속된 비교 장치 HS1의 요구에 따라서 그 전자 데이터를 표준 샘플 화상으로서 송신한다. 카메라 CM1은, 예를 들면 디지탈 카메라이며, 프로브 검사가 행해진 직후의 칩(10)을 포함하는 상기 영역 PCA에 대응하는 웨이퍼 WH의 표면(주면)을 촬상하고, 취득한 화상(제1 화상)을 전자 데이터로서 전기적으로 접속된 비교 장치 HS1에 송신한다. 비교 장치 HS1은, 기억 장치 KS1로부터 송신된 표준 샘플 화상과 카메라 CM1로부터 송신된 취득 화상을 비교하고, 비교 결과를 경고 장치 KKS1에 송신한다. 이 비교 결과의 송신은, 취득 화상 내의 칩(10)에 이상 형상 IKJ가 존재하는 경우만 송신하도록 하여도 된다. 경고 장치 KKS1은, 비교 장치 HS1로부터 송신되어 온 비교 결과가, 취득 화상 내의 칩(10)에 이상 형상 IKJ가 존재하는 것을 나타내는 경우에, 표시 등의 점등 또는 알람에 의한 종업자에의 경고나, 프로버의 가동의 정지를 행한다. 이러한 방법에 의해 이상 형상 IKJ를 검출함으로써, 종업자의 목시에 의한 칩(10)의 표면 관찰을 생략할 수 있으므로, 종업자의 피로를 경감할 수 있다.

본 실시 형태에서, 도 25에 도시한 시스템을 이용한 화상 비교 검사는, 소정수의 칩(10)의 프로브 검사를 행할 때마다 실시한다. 그 소정수는 적절히 설정할 수 있는 것이며, 예를 들면 그 소정수를 작게 설정하면, 이상 형상 IKJ가 생긴 칩(10)을 대량으로 형성하게 되는 것을 방지하고, 박막 시트(2)에 파손이 생긴 경우에는, 조기에 그 파손을 검출하여 박막 시트(2)를 교환할 수 있다.

그 결과, 반도체 집적 회로 장치의 제조 수율을 향상할 수 있다.

한편, 그 소정수를 크게 설정하면, 프로버의 가동은 정지되지 않고 프로브 검사는 속행되므로, 프로버의 가동율이 저하하게 되는 것을 방지할 수 있다. 본 실시 형태에서는, 웨이퍼 WH 내에 약 1000개의 칩(10)이 형성되어 있는 경우에, 그 중에서 약 10개의 칩(10)을 선택하고, 그 선택된 칩(10)의 각각에 대한 프로브 검사가 행해진 직후에 상기 화상 비교 검사를 행하는 것, 즉 약 100개 중의 1개의 비율로 상기 화상 비교 검사를 행하는 것을 예시할 수 있다.

또한, 본 실시 형태에서, 도 25에 도시한 시스템을 이용한 화상 비교 검사는, 카메라 CM1에 의해 취득된 화상 내에 찍혀 있는 모든 칩(10)에 대하여 행한다. 즉, 압압구(9)의 평면 형상에 대응하는 영역 OGA(도 24 참조)의 중앙에 위치하는 칩(10)(도 24 참조)뿐만 아니라, 화상으로서 취득하는 영역 PCA(도 24 참조) 내에 적어도 일부가 들어가는 칩(10)에 대해서는 전부 화상 비교 검사를 행한다. 그에 의해, 카메라 CM1이 화상을 취득하기 직전에 프로브 검사가 행해진 칩(10) 이외의 칩(10)에 대해서도, 화상에 찍혀 있으면 적어도 일부 영역에 대해서는 이상 형상 IKJ의 유무를 판별할 수 있게 되므로, 이후의 프로브 검사 공정에서 이상 형상 IKJ가 생긴 칩(10)을 대량으로 형성하게 되는 것을 더욱 확실하게 막을 수 있게 된다.

즉, 본 실시 형태에서는, 프로브 검사 대상 칩의 복수의 전극이나 그 전극 사이 등의 한정된 영역만의 이상을 검출할 뿐만 아니라, 프로브 검사 대상 칩의 다른 영역(소자 형성 영역)의 이상도 검출할 수 있도록 하고 있다.

또한, 프로브 검사 대상 칩 이외의 웨이퍼 상의 다른 영역(다른 칩(10))의 이상도 검출할 수 있도록 하고 있다.

이러한 본 실시 형태에 따르면, 검사 대상 칩의 복수의 전극이나 그 전극 사이 등의 한정된 영역에 이상이 생기지 않은 경우라도, 다른 영역에 이상이 있는 것을 사전에 검출하여 검사 장치의 가동을 제어할 수 있으므로, 반도체 집적 회로의 제조 수율을 대폭 향상할 수 있다.

다음으로, 미리 기억 장치 KS1에 보존되어 있는 이상 형상 IKJ가 생기지 않은 칩(10)의 화상과, 카메라 CM1에 의해 촬상된 칩(10)의 화상의 비교 방법의 상세에 대해서 설명한다.

전술한 바와 같이, 미리 기억 장치 KS1에 보존되어 있는 이상 형상 IKJ가 생기지 않은 칩(10)의 화상과, 카메라 CM1에 의해 촬상된 칩(10)의 화상은, 비교 장치 HS1에 전자 데이터로서 공급된다. 따라서, 양 화상을 비교함에 있어서, 양 화 상을 동일한 해상도로 비교 장치 HS1에 제공하거나, 혹은 비교 장치 HS1에 양 화상을 동일한 해상도로 변환한 후에, 양 화상이 대응하는 전화소의 휘도 또는 계조 등을 비교함으로써 이상 형상 IKJ의 유무를 검출하는 것을 일례로서 들 수 있다. 또는, 도 26에 도시한 바와 같이, 양 화상의 칩(10) 내에 칩(10)의 긴 변(도 26 중의 X 방향(제1 방향))을 따라 연장하는 긴 변과 동일한 길이의 복수개의 선(제1 라인) LN1을 동일한 간격 D1로 배치하고, 대응하는 각 선 LN1 상의 휘도를 비교함으로써 이상 형상 IKJ의 유무를 검출하여도 된다. 또한, 도 26에서는, 도면을 보기 쉽게 하기 위해 패드(11, 12)의 도시를 생략하고 있다. 선 LN1이 배치되는 간격 D1에 대해서는, 비교 장치 HS1에 이상 형상 IKJ로 판정되게 되는 이상 형상 IKJ의 직경 이하로 하는 것이며, 본 실시 형태에서는 10㎛ 정도 이하, 바람직하게는 2㎛∼3㎛ 정도 이하로 하는 것을 예시할 수 있다. 여기에서, 도 27은, 미리 기억 장치 KS1에 보존되어 있는 이상 형상 IKJ가 생기지 않은 칩(10)의 화상 내에서의 1개의 선 LN1 상의 휘도 또는 계조의 파형의 일례이다. 또한, 도 28은, 카메라 CM1에 의해 촬상된 칩(10)의 화상 내에서의 1개의 선 LN1 상의 휘도 또는 계조의 파형의 일례이며, 이 선 LN1은, 도 27에서 휘도 또는 계조가 나타내어진 이상 형상 IKJ가 생기지 않은 칩(10)의 화상 내에서의 1개의 선 LN1에 대응하는 것이다. 도 27 및 도 28에 도시되는 2개의 휘도 또는 계조의 파형을 비교하여, 카메라 CM1에 의해 촬상된 칩(10)의 화상 내에서의 1개의 선 LN1 상의 휘도 또는 계조의 파형에 상위 개소 SIK(도 28 참조)가 존재하는 경우에, 칩(10)에 이상 형상 IKJ가 생겼다고 판정할 수 있다. 또한, 그 상위 개소 SIK로부터 이상 형상 IKJ의 크기(직경)를 측정할 수 있어, 그 크기가 소정값 이상이었던 경우에 이상 형상 IKJ라고 판정하는 경우에는, 유효하게 활용할 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.

상기 실시 형태에서는, 반도체 집적 회로 장치의 제조 기술을 이용하여 형성된 프로브를 갖는 박막 시트를 구비한 프로브 카드를 이용하여 프로브 검사를 행하는 경우에, 화상 비교에 의해 칩에 생긴 이상 형상을 검출하는 것을 설명했지만, 캔틸레버 형상의 프로브(탐심)를 구비한 프로브 카드 등의 다른 프로브 카드를 이용하여 프로브 검사를 행하는 경우에도, 마찬가지의 화상 비교에 의해 칩에 생긴 이상 형상을 검출하여도 된다.

본 발명의 반도체 집적 회로 장치의 제조 방법은, 반도체 집적 회로 장치의 제조 공정에서의 프로브 검사 공정에 널리 적용할 수 있다.

도 1은 본 발명의 일 실시 형태인 프로브 카드의 주요부 단면도.

도 2는 본 발명의 일 실시 형태인 프로브 카드의 하면의 주요부 평면도.

도 3은 도 2 중의 A-A선을 따라 취한 단면도.

도 4는 본 발명의 일 실시 형태인 프로브 카드의 주요부 단면도.

도 5는 본 발명의 일 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩 영역이 형성된 반도체 웨이퍼의 평면도.

도 6은 본 발명의 일 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩의 평면도.

도 7은 도 6에 도시한 반도체 칩에 형성된 패드의 사시도.

도 8은 도 6에 도시한 반도체 칩의 액정 패널에의 접속 방법을 도시하는 주요부 단면도.

도 9는 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.

도 10은 도 9 중의 주요부를 확대해서 도시한 평면도.

도 11은 도 9 중의 B-B선을 따라 취한 단면도.

도 12는 본 발명의 일 실시 형태인 프로브 카드를 이용하여 행하는 프로브 검사 시에서의 탐심과 패드와의 위치 관계를 설명하는 주요부 평면도.

도 13은 본 발명의 일 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩의 평면도.

도 14는 본 발명의 일 실시 형태인 프로브 카드를 이용하여 행하는 프로브 검사 시에서의 프로브와 패드와의 위치 관계를 설명하는 주요부 평면도.

도 15는 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트의 제조 공정을 설명하는 주요부 단면도.

도 16은 도 15에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 17은 도 16에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 18은 도 17에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 19는 도 18에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 20은 도 19에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 21은 도 20에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 22는 프로브 검사가 행해진 반도체 칩의 평면도.

도 23은 본 발명의 일 실시 형태인 프로브 카드를 이용한 프로브 검사를 설명하는 주요부 단면도.

도 24는 본 발명의 일 실시 형태인 프로브 카드를 이용하여 행하는 프로브 검사 공정 중에서, 화상으로서 취득하는 웨이퍼 표면의 영역을 설명하는 주요부 평면도.

도 25는 본 발명의 일 실시 형태인 프로브 카드를 이용하여 행하는 프로브 검사 공정 중에서의, 검사 대상의 칩의 화상과 미리 취득하고 있는 정상적인 칩의 화상과의 비교 방법을 도시하는 설명도.

도 26은 본 발명의 일 실시 형태인 프로브 카드를 이용하여 행하는 프로브 검사 공정 중에서의, 검사 대상의 칩의 화상과 미리 취득하고 있는 정상적인 칩의 화상과의 비교 방법을 도시하는 평면도.

도 27은 본 발명의 일 실시 형태인 프로브 카드를 이용하여 행하는 프로브 검사 공정에서 이용하는 미리 취득하고 있는 정상적인 칩의 화상의 휘도를 도시하는 설명도.

도 28은 본 발명의 일 실시 형태인 프로브 카드를 이용하여 행하는 프로브 검사 공정에서 이용하는 검사 대상의 칩의 화상의 휘도를 도시하는 설명도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 다층 배선 기판

2 : 박막 시트(박막 프로브 시트)

3 : 플런저

3A : 용수철

4 : 누름 링

5 : 개구부

6 : 접착 링

7, 7A, 7B : 프로브(접촉 단자)

8 : 포고 자리

9 : 압압구(압압 기구)

10 : 칩(칩 형성 영역)

11, 12 : 패드(전극)

14, 15 : 화소 전극

16 : 글래스 기판

17 : 액정층

18 : 글래스 기판

21A, 21B : 금속막

22 : 폴리이미드막(절연막)

23 : 배선(제1 배선)

24 : 쓰루홀

25 : 폴리이미드막(절연막)

26 : 쓰루홀

27 : 배선(제1 배선)

28 : 폴리이미드막

31 : 웨이퍼

32 : 산화 실리콘막

33 : 구멍

34 : 산화 실리콘막

35, 37, 38 : 도전성막

42, 43 : 도전성막

51 : 압흔

CHD : 카드 홀더

CM1 : 카메라(촬상 수단)

DST1, DST2 : 이물

FRG : 프로그 링

HS1 : 비교 장치

IA : 중심 영역

IKJ : 이상 형상

KKS1 : 경고 장치

KS1 : 기억 장치

LN1 : 선(제1 라인)

OA : 외주 영역

OGA : 영역(제2 영역)

PCA : 영역(제1 영역)

PGP : 포고 핀

SB : 보조 기판

SIK : 상위 개소

THD : 테스터 헤드

WH : 웨이퍼

Claims (23)

1. (a) 복수의 칩 형성 영역을 갖고, 상기 복수의 칩 형성 영역의 각각이 반도체 집적 회로와 상기 반도체 집적 회로와 전기적으로 접속된 복수의 전극을 갖는 반도체 웨이퍼를 공급하는 공정으로서, 상기 복수의 칩 형성 영역을 포함하는 상기 반도체 웨이퍼의 표면 상태를 찍은 표준 샘플 화상이 취득된 반도체 웨이퍼를 공급하는 공정과,

   (b) 상기 반도체 웨이퍼의 상기 복수의 전극에 접촉 가능한 복수의 접촉 단자를 갖는 프로브 카드를 공급하는 공정과,

   (c) 상기 프로브 카드의 상기 복수의 접촉 단자의 선단을 상기 반도체 웨이퍼에서의 상기 복수의 칩 형성 영역 중 선택된 1개의 제1 칩 형성 영역의 상기 복수의 전극에 접촉시킴으로써, 상기 제1 칩 형성 영역의 상기 반도체 집적 회로의 전기적 검사를 행하는 공정과,

   (d) 상기 (c) 공정 후, 상기 제1 칩 형성 영역 및 상기 제1 칩 형성 영역의 외측의 제2 칩 형성 영역을 포함하는 상기 반도체 웨이퍼의 표면 상태를 찍은 제1 화상을 취득하는 공정과,

   (e) 상기 (d) 공정 후, 상기 제1 화상에서의 상기 제1 및 제2 칩 형성 영역과 상기 표준 샘플 화상에서의 상기 제1 및 제2 칩 형성 영역을 비교하는 공정

   을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
2. (a) 복수의 칩 형성 영역을 갖고, 상기 복수의 칩 형성 영역의 각각이 반도체 집적 회로와 상기 반도체 집적 회로와 전기적으로 접속된 복수의 전극을 갖는 반도체 웨이퍼를 공급하는 공정과,

   (b) 상기 반도체 웨이퍼의 상기 복수의 전극에 접촉 가능한 복수의 접촉 단자를 갖는 프로브 카드를 공급하는 공정과,

   (c) 상기 복수의 칩 형성 영역 중 선택된 1개의 제1 칩 형성 영역의 전체 영역을 포함하는 제1 영역의 제1 화상을 취득하는 촬상 수단과, 정상적인 상기 칩 형성 영역을 찍은 표준 샘플 화상을 공급하는 공정과,

   (d) 상기 프로브 카드의 상기 복수의 접촉 단자의 선단을 상기 반도체 웨이퍼에서의 상기 제1 칩 형성 영역의 상기 복수의 전극에 접촉시켜서 상기 반도체 집적 회로의 전기적 검사를 행하는 공정과,

   (e) 상기 (d) 공정 후, 상기 촬상 수단에 의해 상기 제1 영역의 상기 제1 화상을 취득하고, 상기 제1 화상에서의 상기 제1 칩 형성 영역과 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역을 비교하는 공정과,

   (f) 상기 (e) 공정에서, 상기 제1 화상에서의 상기 제1 칩 형성 영역과 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역에 상위점이 검출된 경우에, 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역에 대한 상기 (d) 공정을 자동적으로 정지하는 공정

   을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
3. 제2항에 있어서,

   상기 제1 화상 내 및 상기 표준 샘플 화상 내에는, 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역의 일부 또는 전체 영역이 포함되고, 상기 제1 화상에서의 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역의 일부 또는 전체 영역과 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역의 일부 또는 전체 영역에 상위점이 검출된 경우에, 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역에 대한 상기 (d) 공정을 자동적으로 정지하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
4. 제2항에 있어서,

   상기 (e) 공정에서는, 상기 제1 화상에서의 상기 제1 칩 형성 영역의 전체 영역을 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역과 비교하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
5. 제2항에 있어서,

   상기 (f) 공정에서 검출되는 상기 상위점은, 상기 제1 칩 형성 영역에 생긴 이상 형상 또는 상기 제1 칩 형성 영역에 부착된 이물이며, 상기 이상 형상 또는 상기 이물은, 2㎛ 이상의 직경을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
6. 제5항에 있어서,

   상기 이상 형상 또는 상기 이물은, 10㎛ 이상의 직경을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
7. 제5항에 있어서,

   상기 프로브 카드는, 상기 복수의 접촉 단자를 갖는 박막 프로브 시트와, 상기 박막 프로브 시트의 상기 복수의 접촉 단자를 상기 반도체 웨이퍼의 상기 복수의 전극에 접촉시키기 위한 압압 기구를 포함하고, 상기 박막 프로브 시트는, 상기 복수의 접촉 단자 상에 형성되고, 또한, 복수의 쓰루홀을 갖는 절연막과, 상기 절연막 상에 형성되고, 또한, 상기 복수의 쓰루홀을 통해서 대응하는 상기 복수의 접촉 단자에 전기적으로 접속되는 복수의 제1 배선을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
8. 제2항에 있어서,

   상기 (e) 공정 및 상기 (f) 공정은, 상기 반도체 웨이퍼 내의 모든 상기 칩 형성 영역의 각각에 대하여 상기 (d) 공정을 행한 후, 혹은 선택된 1개 이상의 상기 칩 형성 영역의 각각에 대하여 상기 (d) 공정을 행한 후에 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
9. 제2항에 있어서,

   상기 (e) 공정은, 상기 제1 화상 및 상기 표준 샘플 화상의 각각의 전자 데이터를 비교함으로써 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
10. 제9항에 있어서,

    상기 (e) 공정은, 상기 제1 화상 및 상기 표준 샘플 화상의 각각의 전자 데이터에서의 대응하는 위치의 화소의 휘도를 비교함으로써 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
11. 제9항에 있어서,

    상기 (e) 공정은, 상기 제1 화상 및 상기 표준 샘플 화상 내에서 각각 대응하는 위치의 제1 방향으로 연장하는 복수개의 제1 라인의 휘도를 비교함으로써 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
12. 제11항에 있어서,

    상기 복수개의 제1 라인은, 각각 10㎛ 이하의 간격으로 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
13. (a) 복수의 칩 형성 영역을 갖고, 상기 복수의 칩 형성 영역의 각각이 반도체 집적 회로와 상기 반도체 집적 회로와 전기적으로 접속된 복수의 전극을 갖는 반도체 웨이퍼를 공급하는 공정과,

    (b) 상기 반도체 웨이퍼의 상기 복수의 전극에 접촉 가능한 복수의 접촉 단자를 갖는 박막 프로브 시트와, 상기 박막 프로브 시트의 상기 복수의 접촉 단자를 상기 반도체 웨이퍼의 상기 복수의 전극에 접촉시키기 위한 압압 기구를 공급하는 공정과,

    (c) 상기 복수의 칩 형성 영역 중 선택된 1개의 제1 칩 형성 영역의 전체 영역을 포함하고, 상기 압압 기구에 평면 대응하는 제1 영역을 포함하는 제2 영역의 제1 화상을 취득하는 촬상 수단과, 정상적인 상기 칩 형성 영역을 찍은 표준 샘플 화상을 공급하는 공정과,

    (d) 상기 압압 기구에 의해, 상기 박막 프로브 시트의 상기 복수의 접촉 단자의 선단을 상기 반도체 웨이퍼에서의 상기 제1 칩 형성 영역의 상기 복수의 전극에 접촉시켜서 상기 반도체 집적 회로의 전기적 검사를 행하는 공정과,

    (e) 상기 (d) 공정 후, 상기 촬상 수단에 의해 상기 제1 영역의 상기 제1 화상을 취득하고, 상기 제1 화상에서의 상기 제1 칩 형성 영역과 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역을 비교하는 공정과,

    (f) 상기 (e) 공정에서, 상기 제1 화상에서의 상기 제1 칩 형성 영역과 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역에 상위점이 검출된 경우에, 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역에 대한 상기 (d) 공정을 자동적으로 정지하는 공정을 포함하고,

    상기 박막 프로브 시트는, 상기 복수의 접촉 단자 상에 형성되고, 또한, 복 수의 쓰루홀을 갖는 절연막과, 상기 절연막 상에 형성되고, 또한, 상기 복수의 쓰루홀을 통해서 대응하는 상기 복수의 접촉 단자에 전기적으로 접속되는 복수의 제1 배선을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
14. 제13항에 있어서,

    상기 제1 화상 내 및 상기 표준 샘플 화상 내에는, 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역의 일부 또는 전체 영역이 포함되고, 상기 제1 화상에서의 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역의 일부 또는 전체 영역과 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역의 일부 또는 전체 영역에 상위점이 검출된 경우에, 상기 제1 칩 형성 영역 이외의 상기 칩 형성 영역에 대한 상기 (d) 공정을 자동적으로 정지하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
15. 제13항에 있어서,

    상기 (e) 공정에서는, 상기 제1 화상에서의 제1 칩 형성 영역의 전체 영역을 상기 표준 샘플 화상에서의 상기 제1 칩 형성 영역과 비교하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
16. 제13항에 있어서,

    상기 (f) 공정에서 검출되는 상기 상위점은, 상기 제1 칩 형성 영역에 생긴 이상 형상 또는 상기 제1 칩 형성 영역에 부착된 이물이며, 상기 이상 형상 또는 상기 이물은, 2㎛ 이상의 직경을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
17. 제16항에 있어서,

    상기 이상 형상 또는 상기 이물은, 10㎛ 이상의 직경을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
18. 제13항에 있어서,

    상기 (f) 공정에서 검출되는 상기 상위점은, 상기 제1 칩 형성 영역에 부착된 이물이며, 상기 이물은, 상기 접촉 단자의 높이보다 큰 직경을 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
19. 제13항에 있어서,

    상기 (e) 공정 및 상기 (f) 공정은, 상기 반도체 웨이퍼 내의 모든 상기 칩 형성 영역의 각각에 대하여 상기 (d) 공정을 행한 후, 혹은 선택된 1개 이상의 상기 칩 형성 영역의 각각에 대하여 상기 (d) 공정을 행한 후에 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
20. 제13항에 있어서,

    상기 (e) 공정은, 상기 제1 화상 및 상기 표준 샘플 화상의 각각의 전자 데이터를 비교함으로써 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
21. 제20항에 있어서,

    상기 (e) 공정은, 상기 제1 화상 및 상기 표준 샘플 화상의 각각의 전자 데이터에서의 대응하는 위치의 화소의 휘도를 비교함으로써 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
22. 제20항에 있어서,

    상기 (e) 공정은, 상기 제1 화상 및 상기 표준 샘플 화상 내에서 각각 대응하는 위치의 제1 방향으로 연장하는 복수개의 제1 라인의 휘도를 비교함으로써 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
23. 제22항에 있어서,

    상기 복수개의 제1 라인은, 각각 10㎛ 이하의 간격으로 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.

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