WO2006075361A1 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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WO2006075361A1
WO2006075361A1 PCT/JP2005/000218 JP2005000218W WO2006075361A1 WO 2006075361 A1 WO2006075361 A1 WO 2006075361A1 JP 2005000218 W JP2005000218 W JP 2005000218W WO 2006075361 A1 WO2006075361 A1 WO 2006075361A1
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integrated circuit
chip
protruding electrodes
semiconductor integrated
protruding
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PCT/JP2005/000218
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English (en)
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Bunji Yasumura
Original Assignee
Renesas Technology Corp.
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
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    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/0735—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card arranged on a flexible frame or film
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    • G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips

Definitions

  • the present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to the manufacture of an insulated gate field effect transistor formed in a semiconductor thin film on an insulating film.
  • Patent Document 1 corresponding European Patent Publication EP1074844
  • Patent Document 1 reshapes the solder balls in the IC array so that the contact surfaces of all the solder balls in the IC array are the same.
  • Patent Document 2 discloses that the connection end of the probe means is brought into contact with the bump electrode of each integrated circuit device formed in the semiconductor wafer. Then, the integrated circuit device is electrically connected to the test and measurement device, and the bump electrode of the adjacent integrated circuit device in the wafer is pressed by the pressing body to deform the tip of the bump circuit to make the height uniform. The integrated circuit device with the same height is connected to the test and measurement device with a uniform contact resistance via the probe means to improve the test accuracy, and even when the integrated circuit device is mounted, the connection resistance between the mounting side and the mounting side is reduced. A technique for reducing variation is disclosed.
  • Patent Document 3 discloses that a flip chip type semiconductor device is subjected to reflow with solder bumps of a semiconductor IC pressed against a glass plate, and solder is applied. A technique for improving the contact property with the inspection substrate by flattening the tip of the bump and aligning the height of the tip of the solder bump is disclosed.
  • Patent Document 4 corresponding US Patent Publication USP6, 660, 944.
  • the entire node is covered on the plated pad of the wiring board.
  • a soldering eutectic paste layer is formed, and then a planarizing jig is attached to a plurality of solder eutectic paste layers.
  • Patent Document 5 discloses that a semiconductor chip having a plurality of bumps formed on the surface thereof has a pressing surface having a flat pressing surface on the upper surface of the bumps.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-116796
  • Patent Document 2 JP-A-5-283490
  • Patent Document 3 Japanese Patent Laid-Open No. 5-335311
  • Patent Document 4 Japanese Unexamined Patent Application Publication No. 2004-6926
  • Patent Document 5 Japanese Patent Laid-Open No. 6-209028
  • This probe inspection includes a function test to check whether the power operates according to the specified function, and a test to determine whether the product is defective or defective by performing a DC operation characteristic and an AC operation characteristic test.
  • the present inventor is examining a technique for performing a probe inspection on a semiconductor chip (hereinafter simply referred to as a chip) having bump electrodes and mounted by face-down bonding. Among them, the present inventors have found the following problems.
  • the probe inspection is performed by bringing the probe provided on the probe card into contact with the bump electrode.
  • the load applied to the probe will increase, causing damage to the probe.
  • damage such as deviation and bending. If such damage occurs, the probe card will be repaired or recreated, and the probe inspection process will be delayed. If damage cannot be detected immediately, probe inspection will be performed with the probe and bump electrodes in poor contact. Therefore, what is originally judged as a non-defective product is often judged as defective, and the manufacturing yield of the semiconductor integrated circuit device is lowered.
  • the bump electrode appearance inspection is performed in advance before the probe inspection, and the probe having the bump electrode in which the shape abnormality is detected is not subjected to the probe inspection.
  • means for skipping and making defective products can be considered.
  • a chip having an abnormal shape bump is used.
  • a chip with only normal bump electrodes is combined. In that case, a chip having a bump with an abnormal shape and a chip having only a normal bump electrode are skipped to become a defective product, and there is a problem that the yield of non-defective products is lowered.
  • One object of one representative invention disclosed in the present application is to provide a technique capable of extending the life of a probe card.
  • Another object of one representative invention disclosed in the present application is to provide a technique capable of improving a non-defective product yield in probe inspection.
  • a method for manufacturing a semiconductor integrated circuit device includes the following steps:
  • the semiconductor chip is partitioned into a plurality of chip regions, and a semiconductor integrated circuit is formed in each of the plurality of chip regions, and a plurality of protruding electrodes that are electrically connected to the semiconductor integrated circuit are formed on the main surface.
  • the protruding electrode shaping surface is opposed to the main surface of the semiconductor wafer, and the height of the first protruding electrode whose height is higher than a specified value among the plurality of protruding electrodes is the specified value. Pressing the shaping jig against the first protruding electrode so as to shape the first protruding electrode,
  • each of the tips of the plurality of contact terminals is disposed on the main surface of the first sheet so as to face a corresponding one of the plurality of protruding electrodes.
  • a method for manufacturing a semiconductor integrated circuit device includes the following steps:
  • the semiconductor chip is partitioned into a plurality of chip regions, and a semiconductor integrated circuit is formed in each of the plurality of chip regions, and a plurality of protruding electrodes that are electrically connected to the semiconductor integrated circuit are formed on the main surface.
  • the protruding electrode shaping surface is opposed to the main surface of the semiconductor chip, and the height of the first protruding electrode whose height is higher than a specified value among the plurality of protruding electrodes is the specified value and Pressing the shaping jig against the first protruding electrode so as to shape the first protruding electrode,
  • step (f) After the step (e), an electrical inspection of the semiconductor integrated circuit is performed by bringing the tips of the plurality of contact terminals into contact with the plurality of protruding electrodes.
  • step (e) is performed individually for each of the plurality of semiconductor chips,
  • Each of the tips of the plurality of contact terminals is disposed on the main surface of the first sheet so as to face a corresponding one of the plurality of protruding electrodes.
  • the height of the pad (projection electrode) can be adjusted to a height that does not damage the probe (contact terminal), so the life of the probe card (first card) can be extended.
  • Abnormally grown pads are shaped and force probe inspection is performed, so that chips with abnormally grown pads can be prevented from becoming defective products, thus preventing a decrease in yield of good products. be able to.
  • FIG. 1 is a plan view of a main part of a lower surface of a probe card according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line AA in FIG.
  • FIG. 3 is a plan view of a semiconductor chip to be probed using a probe card according to an embodiment of the present invention.
  • FIG. 4 is a perspective view of pads formed on the semiconductor chip shown in FIG. 3.
  • FIG. 4 is a perspective view of pads formed on the semiconductor chip shown in FIG. 3.
  • FIG. 5 is a cross-sectional view of a principal part showing a method for connecting the semiconductor chip shown in FIG. 4 to a liquid crystal panel.
  • FIG. 6 is a plan view of an essential part of a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 7 is a cross-sectional view taken along line BB in FIG.
  • FIG. 8 is a sectional view taken along line CC in FIG.
  • FIG. 9 is an enlarged cross-sectional view showing a main part of a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 10 is a plan view of a semiconductor chip to be subjected to probe inspection using the probe card according to one embodiment of the present invention.
  • FIG. 11 is a plan view of an essential part of a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 12 is a plan view of a principal part showing a position where the probe comes in contact with a bump electrode provided on a semiconductor chip to be subjected to probe inspection using the probe card according to one embodiment of the present invention. .
  • FIG. 13 is a plan view of a principal part of a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 14 is a plan view of an essential part of a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 15 is a cross-sectional view taken along the line DD in FIG.
  • FIG. 16 is a sectional view taken along line E-E in FIG.
  • FIG. 17 is a cross-sectional view of an essential part for explaining a manufacturing process of a thin film sheet for forming a probe card according to an embodiment of the present invention.
  • FIG. 18 is a fragmentary cross-sectional view of the thin film sheet during the manufacturing step following that of FIG.
  • FIG. 19 is a cross-sectional view of the principal part in the thin film sheet manufacturing process subsequent to FIG.
  • FIG. 20 is a cross-sectional view of the main part in the manufacturing process of the thin film sheet following FIG.
  • FIG. 21 is a fragmentary cross-sectional view of the thin film sheet during the manufacturing step following that of FIG. 20;
  • FIG. 22 is a cross-sectional view of the principal part in the manufacturing process of the thin film sheet following FIG.
  • FIG. 23 is a cross-sectional view of the principal part in the manufacturing process of the thin film sheet following FIG.
  • FIG. 24 is a fragmentary cross-sectional view of the thin film sheet during the manufacturing step following that of FIG. 23.
  • FIG. 25 is a fragmentary cross-sectional view of the thin film sheet during the manufacturing step following that of FIG. 24.
  • FIG. 26 is a fragmentary cross-sectional view of the thin-film sheet during the manufacturing process following that of FIG. 25.
  • FIG. 27 is a cross-sectional view of a principal part for explaining contact between a probe and a pad of a semiconductor chip included in a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 28 is a cross-sectional view of an essential part for explaining contact between a probe and a pad of a semiconductor chip included in a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 29 is a plan view of a principal part of a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 30 is a cross-sectional view of the principal part along the line FF in FIG. 29.
  • FIG. 31 is a plan view of a main part of a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 32 is a cross-sectional view of the principal part along the line FF in FIG. 31.
  • FIG. 33 is a plan view of a principal part of a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 34 is a cross-sectional view of relevant parts along line FF in FIG. 33.
  • FIG. 35 is a plan view of a principal part of a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 36 is a cross-sectional view of relevant parts along line FF in FIG. 35.
  • FIG. 37 is a plan view of a main part of a thin film sheet forming a probe card according to an embodiment of the present invention.
  • FIG. 38 is a fragmentary cross-sectional view taken along line FF in FIG. 37.
  • FIG. 39 is a cross-sectional view of a principal part for explaining the contact between the probe of the thin film sheet forming the probe card according to one embodiment of the present invention and the abnormally grown pad in the semiconductor chip.
  • FIG. 41 is a cross-sectional view of an essential part of a shaping device for shaping a pad before probe inspection in an embodiment of the present invention.
  • FIG. 42 is an explanatory diagram showing a setup method of the shaping device shown in FIG. 41.
  • FIG. 43 is a cross-sectional view of an essential part for explaining the step of shaping the pad by the shaping device shown in FIG.
  • FIG. 45 is a cross-sectional view of the principal part for explaining the step of shaping the pad following FIG.
  • FIG. 45 is a plan view for explaining the definition of the region in the main surface of the semiconductor chip to be probe-inspected using the probe card according to another embodiment of the present invention.
  • FIG. 46 Probe inspection is performed using a probe card according to another embodiment of the present invention. It is explanatory drawing which shows the wafer map data which put together the result of the external appearance test
  • FIG. 47 is a plan view of a semiconductor wafer on which a semiconductor chip region to be subjected to probe inspection using a probe card according to another embodiment of the present invention is formed.
  • a wafer is a single crystal silicon substrate (generally a substantially planar circular shape) used in the manufacture of integrated circuits.
  • SOI Silicon On Insulator
  • sapphire substrate a glass substrate
  • other insulating, anti-insulating or semiconductor substrates and their composite substrates the term “semiconductor integrated circuit device” refers to a semiconductor device such as a silicon wafer or a sapphire substrate or an insulator substrate. Unless otherwise specified, it is a TFT (Thin Film Transistor). ) And STN (Super-Twisted- Nematic) liquid crystal, etc., etc., which are made on other insulating substrates such as glass.
  • TFT Thin Film Transistor
  • STN Super-Twisted- Nematic
  • the device surface is a main surface of a wafer on which a device pattern corresponding to a plurality of chip regions is formed by lithography.
  • the contact terminal is a wafer process similar to that used for manufacturing a semiconductor integrated circuit, that is, a combination of a photolithography technique, a CVD (Chemical Vapor Deposition) technique, a sputtering technique, an etching technique, and the like.
  • a wiring layer and a tip electrically connected to the wiring layer are integrally formed by a patterning method.
  • the thin film probe, the thin film probe card, or the protruding needle wiring sheet composite is provided with the contact terminal (protruding needle) that comes into contact with the object to be inspected and the wiring drawn from the contact terminal.
  • a thin film in which electrodes for external contact are formed on the wiring For example, a thin film with a thickness of about 10 m to 100 ⁇ m!
  • the probe card refers to a structure having contact terminals and a multilayer wiring board in contact with the wafer to be inspected
  • the semiconductor inspection apparatus refers to a sample support on which the probe card and the wafer to be inspected are placed.
  • Probe inspection is an electrical test performed using a prober on a wafer for which a wafer process has been completed, and the tip of the contact terminal is applied to an electrode formed on the main surface of the chip region. Performing an electrical inspection of the semiconductor integrated circuit, performing a functional test to check whether it operates properly according to the specified function, and a DC operating characteristic and AC operating characteristic test It is to be determined. It is distinguished from the screening test (final test) that is performed after dividing into chips (or after packaging is completed).
  • the wafer appearance inspection apparatus is a mirror surface wafer, a wafer with a thin film, and a wafer with a pattern, such as dimension measurement of a fine pattern, defect inspection, film thickness measurement, flatness measurement, etc. It performs inspections such as particle measurement. These measurements and inspections (hereinafter referred to as wafer visual inspection) are performed with a predetermined resolution.
  • a wafer map is a display showing the results of probe inspection and wafer appearance inspection in accordance with the arrangement of chip areas or according to the arrangement of measured areas, and the distribution of wafer processing states and wafer processing It is used to judge the quality of the product.
  • the insulated gate field effect transistor including the MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • FIG. 1 is a plan view of a main part of the lower surface of the probe card according to the first embodiment
  • FIG. 2 is a cross-sectional view taken along line AA in FIG.
  • the probe card (first card) of the first embodiment is, for example, a multilayer wiring board (first wiring board) 1, a thin film sheet (thin film probe (first sheet) )) 2 and And force such as plunger (pressing mechanism) 3 is also formed.
  • the thin film sheet 2 is fixed to the lower surface of the multilayer wiring board 1 by a holding ring 4, and the plunger 3 is attached to the upper surface of the multilayer wiring board 1.
  • An opening 5 is provided at the center of the multilayer wiring board 1, and the thin film sheet 2 and the plunger 3 are bonded to each other through an adhesive ring 6 in the opening 5.
  • a plurality of probes (contact terminals) 7 of, for example, a quadrangular pyramid shape or a quadrangular pyramid shape are formed on the lower surface of the thin film sheet 2.
  • a plurality of wirings that are electrically connected to each of the probes 7 and extend from each probe 7 to the probe portion of the thin film sheet 2 are formed.
  • the lower surface of the multilayer wiring board 1 is formed with a plurality of receiving portions (not shown) that are in electrical contact with the ends of the plurality of wirings, respectively.
  • 1 is electrically connected to a plurality of pogo (POGO) seats 8 provided on the upper surface of the multilayer wiring board 1 through wiring formed in the first wiring (first wiring).
  • This pogo seat 8 has a function of receiving a pin for introducing a signal from the tester to the probe card.
  • the thin film sheet 2 is formed of a thin film mainly composed of polyimide, for example. Since such a thin film sheet 2 has flexibility, in the first embodiment, the region in which the probes 7 are formed in order to bring all the probes 7 into contact with the nods of the chip (semiconductor integrated circuit device).
  • the plunger 3 is pressed from the upper surface (back surface) through the pressing tool (pressing mechanism) 9. That is, a constant pressure is applied to the pressing tool 9 by the elastic force of the spring 3A disposed in the plunger 3.
  • the material of the pressing tool 9 can be exemplified by 42 alloy.
  • FIG. 47 is a plan view of the wafer WH in which the plurality of chips (chip areas) 10 are partitioned. Note that probe detection using the probe card of the first embodiment is performed on the wafer WH on which the plurality of chips 10 are partitioned.
  • FIG. 3 shows a plan view of the chip 10 and a partially enlarged view thereof.
  • This chip 10 has a single crystal silicon substrate power, for example, and an LCD driver circuit is formed on its main surface.
  • pads 11 and 12 that are electrically connected to the LCD driver circuit are arranged on the periphery of the main surface of the chip 10, and the long side on the upper side of the chip 10 in FIG.
  • the pads 11 arranged along the short sides are output terminals
  • the pads 12 arranged along the lower long side of the chip 10 are input terminals. Since the number of output terminals of the LCD driver is larger than the number of input terminals, the pads 11 are arranged in two rows along the upper long side and both short sides of the chip 10 in order to widen the space between adjacent pads 11 as much as possible. Further, the pads 11 in a row along the upper long side and both short sides of the chip 10 are arranged differently.
  • the pitch LP at which the adjacent pads 11 are arranged is, for example, about 68 m.
  • the nod 11 is a plane rectangle, and the length LA of the long side extending in the direction intersecting (orthogonal) with the outer periphery of the chip 10 is about 63 m.
  • the length LB of the short side extending along is about 34 m.
  • the pitch LP where the adjacent pads 11 are arranged is about 68 ⁇ m and the length of the short side of the pad 11 is about 34 ⁇ m LB force, the interval between the adjacent pads 11 is about 34 ⁇ m. m.
  • Nods 11 and 12 are bump electrodes (projection electrodes) made of, for example, Au (gold), and are electrolyzed, electrolessly deposited, and vapor deposited on the input / output terminals (bonding pads) of the chip 10. Alternatively, it is formed by a method such as sputtering.
  • FIG. 4 is a perspective view of the pad 11. The height LC of the pad 11 is about 15 m, and the pad 12 has the same height.
  • the chip 10 forms an LCD driver circuit (semiconductor integrated circuit) and input / output terminals (bonding pads) in a large number of chip areas defined on the main surface of the wafer using semiconductor manufacturing technology. Then, after the pads 11 are formed on the input / output terminals by the above method, the wafer can be diced to separate the chip regions. In the first embodiment, the probe inspection is performed for each chip area before dicing the wafer. In the following description of the probe inspection (the process in which the pads 11 and 12 and the probe 7 are in contact), unless otherwise specified, the chip 10 indicates each chip area before dicing the wafer.
  • FIG. 5 is a cross-sectional view of a principal part showing a method for connecting the chip 10 to the liquid crystal panel.
  • the liquid crystal panel is disposed so as to face the glass substrate 16 through the glass substrate 16, the liquid crystal layer 17, and the liquid crystal layer 17 having the pixel electrodes 14 and 15 formed on the main surface, for example.
  • a force such as a glass substrate 18 is also formed.
  • the chip 10 is connected to the liquid crystal panel by performing face-down bonding so that the pads 11 and 12 are connected to the pixel electrodes 14 and 15 of the glass substrate 16 of the liquid crystal panel, respectively.
  • FIG. 6 is an enlarged plan view of a main part showing a part of the region where the probe 7 is formed on the lower surface of the thin film sheet 2, and FIG. 7 is taken along the line BB in FIG.
  • FIG. 8 is a cross-sectional view of the main part, and FIG. 8 is a cross-sectional view of the main part along the CC line in FIG.
  • the probe 7 is a part of the metal films 21A and 21B patterned in a plane hexagonal shape in the thin film sheet 2, and a quadrangular pyramid shape is formed on the lower surface of the thin film sheet 2 of the metal films 21A and 21B. Or it is a part that jumps out into a quadrangular pyramid shape.
  • the probe 7 is arranged on the main surface of the thin film sheet 2 in accordance with the positions of the pads 11 and 12 formed on the chip 10, and FIG. 6 shows the arrangement of the probe 7 corresponding to the pad 11! Show me!
  • probe 7A corresponds to pad 11 in an array (hereinafter referred to as the first row) that is relatively close to the outer periphery of chip 10 among pads 11 arranged in two rows, and probe 7B Of the pads 11 arranged in two rows, this corresponds to the pads 11 in an arrangement relatively far from the outer periphery of the chip 10 (hereinafter referred to as the second row).
  • the distance between the probe 7A and the probe 7B present at the closest position is defined by the distance LX in the left-right direction and the distance LY in the up-down direction on the paper surface shown in FIG. This is about 34 m, which is half the pitch LP where adjacent pads 11 are arranged. In the first embodiment, the distance LY is about 93 m.
  • the surface force of the polyimide film 22 is such that the height LZ (gold ⁇ height) to the tips of the probes 7A and 7B is 50 m or less (90 m or less at most), more preferably 30 m They are arranged below.
  • the metal films 21A and 21B are formed, for example, by sequentially laminating a rhodium film and a nickel film from the lower layer.
  • a polyimide film 22 is formed on the metal films 21A and 21B, and a wiring (second wiring) 23 that is electrically connected to each metal film 21 is formed on the polyimide film 22.
  • the wiring 23 is in contact with the metal films 21 A and 21 B at the bottom of the through hole 24 formed in the polyimide film 22.
  • a polyimide film 25 is formed on the polyimide film 22 and the wiring 23.
  • the metal films 21A and 21B are formed in a quadrangular pyramid shape or a quadrangular pyramid shape.
  • Through-holes 24 reaching the metal films 21A and 21B are formed on the polyimide film 22 as the probes 7A and 7B. Therefore, if the planar pattern of the metal film 21A and the through hole 24 where the probe 7A is formed and the planar pattern of the metal film 21B and the through hole 24 where the probe 7B is formed are arranged in the same direction, There is a concern that the adjacent metal film 21A and the metal film 21B come into contact with each other, and independent input / output cannot be obtained from the probes 7A and 7B. Therefore, in the first embodiment, as shown in FIG.
  • the plane pattern of the metal film 21B and the through hole 24 in which the probe 7B is formed is the plane pattern of the metal film 21A and the through hole 24 in which the probe 7A is formed.
  • the pattern is rotated 180 °.
  • the wide area of the metal film 21A in which the probe 7A and the through hole 24 are arranged in a plane and the wide area of the metal film 21B in which the probe 7B and the through hole 24 are arranged in a plane and the horizontal direction of the paper surface They are not arranged on a straight line, and the planar forward tapered regions of the metal film 21A and the metal film 21B are arranged on a straight line in the horizontal direction of the paper.
  • the probes 7A and 7B can be arranged at the corresponding positions.
  • the pads 11 are arranged in two rows has been described with reference to FIG. 3, but there are also chips arranged in one row as shown in FIG. As shown in FIG. 11, such a chip can be dealt with by using a thin film sheet 2 in which the wide region of the metal film 21A is arranged on a straight line in the horizontal direction of the paper.
  • the pads 11 are arranged in a row in this way, for example, the length of the long side LA extending in a direction intersecting (orthogonal) with the outer periphery of the chip 10 is about 140 ⁇ m, and along the outer periphery of the chip 10
  • the short side length LB is about 19 ⁇ m
  • the pitch LP where the adjacent pads 11 are arranged is about 34 / zm
  • the interval between the adjacent pads 11 is about 15 / zm.
  • the long side is about twice as long as pad 11 shown in FIG. 3, and the center position of pad 11 in the short side direction can be aligned with the center position of pad 11 shown in FIG. Therefore, the thin film sheet 2 described with reference to FIGS.
  • FIG. 6 to 8 can be used, and the probes 7A and 7B come into contact with the pad 11 at the positions POSl and POS2 shown in FIG. [0051]
  • the pads 11 may be arranged in three or more rows.
  • FIG. 13 is a plan view of the main part of the thin film sheet 2 corresponding to the pads 11 arranged in three rows
  • FIG. 14 is a plan view of the main part of the thin film sheet 2 corresponding to the pads 11 arranged in four rows. . If the size of the chip 10 is the same, the distance LX described with reference to FIG. 6 becomes further narrower as the number of arrangement of the nodes 11 increases, so that the metal films including the metal films 21A and 21B come into contact with each other. There is further concern.
  • the metal films 21A, 21B, 21C, and 21D are obtained by rotating the planar pattern of the metal film 21A shown in FIG. 6 by 45 °, for example. , 21B, 21C, 21D can be prevented from coming into contact with each other.
  • the metal films 21A, 21B, 21C, and 21D that are not limited to 45 ° are prevented from contacting each other. Other rotation angles may be used as long as they are possible.
  • the metal film 21C is formed with the probe 7C corresponding to the pad 11 disposed inside the chip 10 further than the pad 11 corresponding to the probe 7B, and the probe 7C corresponds to the metal film 21D.
  • a probe 7D corresponding to the pad 11 disposed inside the chip 10 is formed further than the pad 11 to be!
  • FIG. 15 is a cross-sectional view of the main part along the line D-D in FIG. 14, and FIG.
  • a polyimide film 27 is formed on the wiring 26 and the polyimide film 25.
  • the relatively lower layer wiring 23 is in contact with the metal films 21A and 21C at the bottom of the through hole 24 formed in the polyimide film 22, and the upper layer wiring 26 is a through hole formed in the polyimide film 22 and 25. 28 is in contact with the metal films 21B and 21D at the bottom. Therefore, in the same wiring layer, between adjacent wiring 23 or wiring 26 Since a large gap can be secured, it is possible to prevent a problem that adjacent wiring 23 or wiring 26 comes into contact.
  • the wiring interval may be increased by forming wiring layers in multiple layers.
  • FIGS. FIG. 17 to FIG. 26 are cross-sectional views of the main part during the manufacturing process of the thin film sheet 2 having the probes 7A and 7B corresponding to the two rows of nodes 11 (see FIG. 3) described with reference to FIG. 6 to FIG. .
  • a wafer 31 made of silicon having a thickness of about 0.2 mm—0.6 mm is prepared, and a film thickness of 0.5 m is formed on both surfaces of the wafer 31 by a thermal oxidation method.
  • An acid-silicon silicon film 32 is formed.
  • the silicon oxide film 32 on the main surface side of the wafer 31 is etched using the photoresist film as a mask, and an opening reaching the wafer 31 is formed in the silicon oxide film 32 on the main surface side of the wafer 31.
  • the remaining surface of the silicon oxide film 32 is used as a mask, and the wafer 31 is anisotropically etched using a strong alkaline aqueous solution (for example, an aqueous solution of potassium hydroxide and potassium) to form (111) on the main surface of the wafer 31.
  • a strong alkaline aqueous solution for example, an aqueous solution of potassium hydroxide and potassium
  • a quadrangular pyramid-shaped or quadrangular pyramid-shaped hole 33 surrounded by a surface is formed.
  • the silicon oxide film 32 used as a mask at the time of forming the hole 33 is removed by wet etching using a mixed solution of hydrofluoric acid and ammonium fluoride. Subsequently, by subjecting the wafer 31 to thermal oxidation, an oxide silicon film 34 having a thickness of about 0.5 m is formed on the entire surface of the wafer 31 including the inside of the hole 33. Next, a conductive film 35 is formed on the main surface of the wafer 31 including the inside of the hole 33.
  • the conductive film 35 can be formed, for example, by sequentially depositing a chromium film having a thickness of about 0.1 ⁇ m and a copper film having a thickness of about 1 ⁇ m by a sputtering method or an evaporation method. Next, a photoresist film is formed on the conductive film 35, and the photoresist film in a region where the metal films 21A and 21B (see FIGS. 6 to 8) are formed in a later process by photolithography technology is removed. Form an opening.
  • the conductive film 37 and the conductive film 38 having high hardness are formed on the conductive film 35 that appears at the bottom of the opening of the photoresist film by an electrolytic plating method using the conductive film 35 as an electrode.
  • the conductive film 37 may be a rhodium film and the conductive film 38 may be a nickel film.
  • the above-described metal films 21A and 21B can be formed from the conductive films 37 and 38. Further, the conductive films 37 and 38 in the hole 33 become the probes 7A and 7B described above. Note that the conductive film 35 is removed in a later step, which will be described later.
  • the conductive film 37 formed from the rhodium film becomes the surface, and the conductive film 37 directly contacts the pad 11. Will be in contact. Therefore, as the conductive film 37, it is preferable to select a material having high hardness and excellent wear resistance. In addition, since the conductive film 37 is in direct contact with the pad 11, if the debris of the pad 11 scraped by the probes 7A and 7B adheres to the conductive film 37, a cleaning process is required to remove the debris. There is concern that the probe inspection process may be extended.
  • the conductive film 37 it is preferable to select a material to which the material forming the pad 11 is difficult to adhere. Therefore, in Embodiment 1, a rhodium film that satisfies these conditions is selected as the conductive film 37. Thereby, the cleaning process can be omitted.
  • the metal films 21A and 21B are formed to cover 35.
  • the aforementioned through hole 24 reaching the metal films 21A and 21B is formed in the polyimide film 22.
  • the through hole 24 can be formed by a laser drill or a dry etching using an aluminum film as a mask.
  • a conductive film 42 is formed on the polyimide film 22 including the inside of the through hole 24.
  • the conductive film 42 can be formed, for example, by sequentially depositing a chromium film having a thickness of about 0.1 m and a copper film having a thickness of about 1 ⁇ m by a sputtering method or an evaporation method. Subsequently, after forming a photoresist film on the conductive film 42, the photoresist film is patterned by a photolithography technique, and an opening reaching the conductive film 42 is formed in the photoresist film. Next, a conductive film 43 is formed on the conductive film 42 in the opening by plating.
  • Examples of the conductive film 43 include a copper film, or a laminated film in which a copper film and a nickel film are sequentially deposited from the lower layer.
  • the conductive film 42 is etched using the conductive film 43 as a mask, thereby forming the wiring 23 composed of the conductive films 42 and 43.
  • the wiring 23 can be electrically connected to the metal films 21A and 21B at the bottom of the through hole 24.
  • the polyimide film 25 described above is formed on the main surface of the wafer 31.
  • the polyimide film 25 functions as an adhesive layer of a metal sheet that is fixed to the main surface of the wafer 31 in a later process.
  • a metal sheet 45 is fixed on the upper surface of the polyimide film 25.
  • a material having a low linear expansion coefficient and a material close to the linear expansion coefficient of the wafer 31 formed with silicon force is selected.
  • 42 alloy double nickel 42
  • a silicon film made of the same material as that of the wafer 31 may be formed, or a material having a linear expansion coefficient similar to that of silicon, for example, an alloy of iron, nickel, and cobalt, or May be a mixed material of ceramic and rosin.
  • alignment is performed while aligning with the main surface of the wafer 31, and heating is performed at a temperature equal to or higher than the glass transition temperature of the polyimide film 25 while applying pressure of about 10 to 200 kgfZcm 2. It can be realized by heating and pressure bonding.
  • the strength of the thin film sheet 2 to be formed can be improved. If the metal sheet 45 is not fixed, the relative positions of the probes 7A and 7B and the corresponding pads 11 are caused by expansion or contraction of the thin film sheet 2 and the wafer to be inspected due to the temperature at the time of probe inspection. There is a concern that the probes 7A and 7B will not be able to contact the corresponding pads 11 due to displacement. On the other hand, according to the first embodiment, since the metal sheet 45 is fixed, the expansion amount or the contraction amount of the thin film sheet 2 and the wafer to be inspected due to the temperature during the probe inspection can be made uniform.
  • probe 7A and 7B and the corresponding nodes / nodes 11 can always be kept in electrical contact regardless of the temperature during probe inspection. It is also possible to secure a relative position system between the thin film sheet 2 and the wafer to be inspected under various circumstances.
  • the metal sheet 45 is etched using the photoresist film patterned by the photolithography technique as a mask to form an opening 46 in the metal sheet 45 on the probes 7A and 7B, and the metal film 21A in a plane is formed.
  • An opening 47 is formed in the metal sheet 45 on the space or between the metal films 21B.
  • this etching can be spray etching using a ferric chloride solution.
  • an elastomer 48 is formed in the opening 46 as shown in FIG. At this time, the elastomer 48 is formed so that a predetermined amount goes out of the opening 46.
  • a method of forming the elastomer 48 a method of printing or dispensing an elastic resin in the opening 46 or a method of installing a silicon sheet can be exemplified.
  • the elastomer 46 absorbs variations in the height of the tips of the individual probes 7A and 7B by local deformation while mitigating the impact when contacting the tip force pads 11 of many probes 7A and 7B. Contact between the probe 7A and 7B and the pad 11 is achieved by uniform biting according to the height variation of 11.
  • the oxide silicon film 34 on the back surface of the wafer 31 is removed by etching using, for example, a mixed solution of hydrofluoric acid and ammonium fluoride.
  • the wafer 31 which is a mold material for forming the thin film sheet 2 is removed by etching using a strong alkaline aqueous solution (for example, a potassium hydroxide aqueous solution).
  • a strong alkaline aqueous solution for example, a potassium hydroxide aqueous solution.
  • the silicon oxide film 34 and the conductive film 35 are sequentially removed by etching.
  • the silicon oxide film 34 is etched using a mixed solution of hydrofluoric acid and ammonium fluoride, and the chromium film contained in the conductive film 35 is etched using a potassium permanganate aqueous solution.
  • the copper film contained in the conductive film 35 is etched using an alkaline copper etchant.
  • the polyimide films 25 and 22 under the opening 47 are removed, and an opening 49 is formed.
  • the opening 49 can be formed by laser etching or dry etching using the metal sheet 45 and the elastomer 48 as a mask.
  • the pressing tool 50 formed with 42 alloy is bonded onto the elastomer 48 to manufacture the thin film sheet 2 of the first embodiment.
  • the thin film sheet 2 of Embodiment 1 manufactured by the above-described process has improved rigidity due to the metal sheet 45 being attached. Further, as shown in FIG. 27, if the wafer to be inspected (chip 10) is warped, a difference S is generated between the height of the pad 11 and the height of the pad 12. Therefore, if such a difference S occurs, there is a concern that the probes 7A and 7B cannot contact the pad 12 having a relatively low height. However, since the opening 49 is formed between the metal films 21A (between the metal films 21B), the rigidity of the thin film sheet 2 at the opening 49 is reduced.
  • the thin film sheet 2 when pressure is applied by the pressing tool 50 during the probe inspection, the thin film sheet 2 can have a step at the opening 49 within the elastic deformation range of the elastomer 48. As a result, a step that eliminates the difference S can be generated in the thin film sheet 2, so that all the probes 7 A and 7 B can be reliably brought into contact with the pads 11 and 12.
  • the thin film sheet 2 is not provided with the opening 49.
  • the probes 7A and 7B are brought into contact with the pads 11 and 12, the thin film sheet 2 rides on the foreign matter DST, and there is a concern that the probes 7A and 7B cannot contact with the nods 11 and 12.
  • the thin film sheet 2 may be deformed when the thin film sheet 2 rides on the foreign substance DST.
  • the probes 7A and 7B are thin films. There is also concern about the occurrence of defects that get stuck inside seat 2.
  • the provision of the opening 49 allows the foreign material DST to be positioned in the opening 49 on a plane, so that the probability of occurrence of these problems can be reduced.
  • FIGS. 30, 32, 34, and 3 FIGS. 6 and 38 are cross-sectional views taken along line FF in FIGS. 29, 31, 33, 35, and 37, respectively.
  • the planar pattern of the opening 49 can be exemplified by a rectangular pattern as shown in FIG. If the rigidity of the thin film sheet 2 is excessively lowered by adopting such a rectangular pattern, as shown in FIG. 31, the polyimide film 22 is formed in a beam shape on the diagonal line of the flat rectangular opening 49. 25 and the metal sheet 45 may be left. As a result, the thin film sheet 2 can be maintained with a desired rigidity. Further, as shown in FIG. 33, the pattern of the opening 49 as shown in FIG. 31 may be covered in a slit shape to leave the above-described beam-shaped polyimide films 22 and 25 and the metal sheet 45. . This also makes it possible to maintain the desired rigidity of the thin film sheet 2.
  • Such a slit-like opening 49 can be shortened by processing by forming a hole using a laser as described with reference to FIG.
  • the adhesive ring 6 and the pressing tool 50 described with reference to FIGS. 1 and 2 have a flat circular shape
  • the opening 49 is formed into a flat circular pattern as shown in FIG. Also good.
  • the adhesive ring 6 and the pressing tool 50 are planar circular, if the opening 49 has a planar rectangular pattern, a force that may cause unnecessary force to concentrate on the corners of the rectangular pattern, etc. By making a pattern, it is possible to prevent such unnecessary concentration of force. Further, as described with reference to FIG.
  • the chip 10 to be inspected is a rectangle having a short side and a long side in a plane, as shown in FIG.
  • the polyimide film 22, 25 and the metal sheet 45 may be left in the form of a plurality of beams extending in the direction along the short side in the pattern. As a result, the thin film sheet 2 can be maintained with a desired rigidity.
  • a wafer WH (see Fig. 47) is prepared (see Fig. 45) that has been subjected to the process of forming the pad 11 (see Fig. 3).
  • the appearance of the main surface of the wafer WH to be inspected is inspected by an appearance inspection device.
  • One of the purposes of this visual inspection is to inspect the presence of the aforementioned foreign matter DST (see Fig. 28) on the main surface of the chip 10 and the shape of the pad 11 to detect these abnormalities. It is to maintain the manufacturing yield of the semiconductor integrated circuit device by discovering this early.
  • the adjacent nod 11 may be short-circuited or adjacent to each other
  • the pad 11 may be short-circuited via the foreign substance DST. Therefore, it is possible to prevent the occurrence of abnormalities due to the same cause by discovering the abnormality early and elucidating the cause of the abnormality. That is, it is possible to prevent a large amount of defective products from being manufactured.
  • Another purpose of the appearance inspection is to prevent foreign DST from adhering or products with abnormal pad 11 shapes from being shipped.
  • FIG. 40 is a cross-sectional view of a principal part for explaining the height of the pad 11A.
  • Fig. 40 is a cross-sectional view of a principal part for explaining the height of the pad 11A.
  • LC indicates the height of node 11 (height as designed (eg, about 15 m)) (see also Fig. 4), and LD shows the height of abnormal growth (eg, about 15 m).
  • LE shows an offset (for example, about 5 ⁇ m or less) that allows probe 7A (7B) to contact pad 11 (11A) without damaging probe 7A (7B) even if larger than LC Is.
  • the height of the abnormally grown pad 11A is added to the LC or LC using the shaping device as shown in FIG. 41. Shape it to be high.
  • the shaping device shown in FIG. 41 is arranged on a chuck CHK on which a wafer WH is placed, and is composed of a shaping jig AT, a support ST, a relay adapter RA, a parallelism adjusting mechanism BT, and the like.
  • the shaping jig AT is held by a relay adapter RA connected to the support ST by the parallelism adjusting mechanism BT.
  • the shaping jig AT is made of a material harder than the pad 11, for example, a SUS force with a surface lapping finish of about 3 cm to 5 cm in thickness, covering the entire surface of the chuck CHK with a flat surface. ing. Further, the surface of the shaping jig AT (the contact surface with the pad 11 (11A) (projection electrode shaping surface)) is processed flat. The handle HD attached to the shaping jig AT is used when replacing the shaping jig AT.
  • Parallelism adjustment mechanism The parallelism with the wafer WH can be adjusted by adjusting the BT. When adjusting the parallelism, the parallelism is adjusted while confirming the parallelism using the camera CMR provided in the chuck CHK. I do.
  • the chuck CHK When setting up the shaping device, as shown in FIG. 42, the chuck CHK is raised and the chuck CHK and the shaping jig AT are brought into contact with each other. Ascending amount of chuck CHK at this time
  • the height position of the shaping jig AT (the position where the chuck CHK is raised and the chuck CHK contacts the shaping jig AT) can be determined.
  • the contact between the chuck CHK and the shaping jig AT can be detected by checking electrical continuity using a tester TST electrically connected to the chuck CHK and the shaping jig AT.
  • the wafer WH on which the bump 11 (11A) is formed is placed on the chuck CHK.
  • the wafer WH is adsorbed to the chuck CHK.
  • the chuck CHK is raised.
  • the rising amount of the chuck CHK is the thickness of the wafer WH, the height LC of the pad 11 (see Fig. 40) and the offset amount determined from the height position of the shaping jig AT obtained during the setup of the shaping device described above. LE (see Figure 40) minus.
  • the abnormally grown protrusion 11B of the node 11A is pressed by the shaping jig AT, and the height of the pad 11A can be set to a height that does not damage the probe 7A (7B). In other words, it is possible to extend the life of the probe card.
  • all the pads 11A in the main surface of the wafer WH are shaped together.
  • force probe inspection is performed after shaping the abnormally grown pad 11A as described above. As a result, it is possible to prevent the chip 10 having the abnormally grown pad 11A from becoming a defective product, and thus it is possible to prevent the yield of non-defective products from decreasing.
  • the chip 10 manufactured according to the first embodiment is stably mounted. It becomes possible.
  • the probe test is performed using the probe card described with reference to FIG. 1 and FIG. 38 (excluding FIGS. 3 to 5 and 10).
  • the abnormally grown pads 11A in the main surface of the wafer WH are shaped together.
  • the abnormally grown nodes 11A are provided. Apply shaping processing for every 10 chips!
  • the appearance of the main surfaces of Ueno and WH to be inspected is inspected by an appearance inspection apparatus.
  • the main surface of the chip 10 extends from the pad 11 arranged relatively inside the main surface of the chip 10 to the length LB of the short side of the pad 11 (FIG. 3). Longer than the reference (for example, about 19 m)) It is divided into the area 1 OA inside the position separated by LR distance LR and other areas. Then, the area 10A is divided into rectangular areas (second areas) each having a side of about 30 m, and the appearance of each area is examined.
  • the area other than the area 10A where the pad 11 is arranged and surrounds the area 10A is divided into, for example, a rectangular area (first area) having a side of about 10 m, and each area (the first area) We will inspect the appearance of area 1).
  • the region other than the region 10A where the pad 11 is arranged is divided into a smaller force than the region 10A because the foreign matter DST ( If Fig. 28) is a conductive material or there is an abnormality in the shape (plane) of the pads 11, there is a risk that the adjacent pads 11 may be electrically short-circuited. It is also the power that requires a thorough examination.
  • the foreign substance DST protruding from the first area or the second area or the chip 10 in which the abnormality of the shape of the pad 11 is detected is regarded as defective. It is.
  • FIG. 46 the results of such an appearance inspection are summarized as wafer map data according to the arrangement of each chip 10 in the plane of the wafer WH, and abnormal appearance is detected in the wafer map data.
  • the chip 10E (shown with hatching in FIG. 46) is arranged, and the position where the other chip 10 is arranged and the other position is recorded.
  • the shaping jig AT (for example, see FIG. 41) is chucked on a flat surface CHK
  • the size is as large as the chip 10 (1 OE) in the plane. Accordingly, in the second embodiment, the pad 1 OA shaping process described in the first embodiment can be individually performed only on the chip 10E based on the wafer map data. Become. Further, since the surface of the shaping jig AT becomes more difficult to flatten as the size on the flat surface increases, the surface of the shaping jig AT in Embodiment 2 (with the pad 11 (11A)) The contact surface can be made flatter than the surface (the contact surface with the pad 11 (11A)) of the shaping jig AT of the first embodiment. That is, according to the second embodiment, since the shaping accuracy of the pad 11A can be improved as compared with the first embodiment, the height accuracy of the pad 11 (11A) can be improved.
  • the main surface of the wafer is divided into a plurality of regions including a plurality of chip regions, and You may perform shaping for each area.
  • the method for manufacturing a semiconductor integrated circuit device of the present invention can be widely applied to, for example, a probe inspection process in a manufacturing process of a semiconductor integrated circuit device.

Landscapes

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Abstract

　薄膜プローブを備えたプローブカードを用いて行うプローブ検査時において、薄膜プローブの破損を防ぐために、プローブ検査を実施する前に、パッド１１より硬い材料からなり、表面（パッド１１との接触面）が平坦に加工された整形治具ＡＴを有する整形機器を用いて、異常成長したパッド１１Ａ押さえ込み、高さが低くなるように整形することにより、パッド１１Ａの高さをプローブにダメージを与えない高さとした後に、プローブ検査を実施する。

Description

明 細 書
半導体集積回路装置の製造方法
技術分野
[0001] 本発明は、半導体装置の製造技術に関し、特に、絶縁膜上の半導体薄膜に形成さ れる絶縁ゲート型電界効果トランジスタの製造に適用して有効な技術に関するもので ある。
背景技術
[0002] 日本特開 2001— 116796号公報 (特許文献 1 (対応欧州公報 EP1074844) )には 、 ICアレイ内のはんだボールを再度整形して、 ICアレイ内のすべてのはんだボール の接触表面を同一平面にして、はんだボールの接触表面と、 IC基板との間に、均一 なオフセットを提供することにより、 ICアレイ内のすべてのはんだバンプを、テスト用の アレイと接触させるのに必要な圧力を大幅に低減させるような、 ICデバイス、あるいは
Figure imgf000003_0001
、る。
[0003] また、日本特開平 5— 283490号公報 (特許文献 2)には、半導体ウェハ内に形成さ れた各集積回路装置のバンプ電極に対しプローブ手段の-一ドルの接続端を接触 させて集積回路装置を試験測定装置に電気的に接続し、押圧体によってウェハ内 の隣の集積回路装置のバンプ電極を押圧してその先端部を変形させて高さを揃える ことにより、バンプ電極の高さの揃った集積回路装置をプローブ手段を介して均一な 接触抵抗で試験測定装置に接続して試験精度を向上し、集積回路装置を実装する 際にも実装側との間の接続抵抗のばらつきを減少する技術が開示されている。
[0004] また、日本特開平 5— 335311号公報 (特許文献 3)には、フリップチップ方式の半 導体装置にぉ 、て、半導体 ICのはんだバンプをガラス板に押圧した状態でリフロー し、はんだバンプの先端部を平坦ィ匕し、はんだバンプの先端部の高さを揃えることに よって検査用基板との接触性を向上する技術が開示されている。
[0005] また、日本特開 2004-6926号公報（特許文献 4 (対応米国特許公報 USP6, 660 , 944) )には、配線基板のめっき済みのパッドの上に、ノ ッド全体を覆うようにしては んだ共晶ペースト層を形成し、次いで、平坦化治具を複数のはんだ共晶ペースト層 上を一括して覆うように配線基板上にセットした状態でリフロー処理を施し、続いて冷 却して、頂部が平坦なはんだバンプを形成することにより、はんだバンプのコーポラ ナリティを低減する技術が開示されて ヽる。
[0006] また、日本特開平 6— 209028号公報 (特許文献 5)には、表面に複数のバンプが形 成された半導体チップにぉ 、て、バンプの上面を平坦な加圧面を有する加圧ツール により押圧してバンプ 2の各々の高さを均一にした後、基板上に半導体チップを実装 することにより、フェイスダウンボンディングにおける基板導体部に対するバンプの接 触不良を低減することができる技術が開示されている。
特許文献 1：特開 2001— 116796号公報
特許文献 2：特開平 5— 283490号公報
特許文献 3：特開平 5 - 335311号公報
特許文献 4:特開 2004-6926号公報
特許文献 5：特開平 6— 209028号公報
発明の開示
発明が解決しょうとする課題
[0007] 半導体集積回路装置の検査技術として、たとえばプローブ検査がある。このプロ一 ブ検査は、所定の機能どおりに動作する力否かを確認する機能テストや、 DC動作特 性および AC動作特性のテストを行って良品 Z不良品を判別するテスト等を含む。
[0008] 本発明者は、バンプ電極を有し、フェイスダウンボンディングによって実装する半導 体チップ（以下、単にチップと記す）に対してプローブ検査を実施する技術について 検討している。その中で、本発明者は、以下のような課題を見出した。
[0009] すなわち、プローブ検査は、プローブカードに設けられた探針をバンプ電極に接触 させて行う。この時、形状に異常が生じているバンプ電極、特に他のバンプ電極に比 ベて高さが大きくなつているバンプ電極が存在すると、探針に加わる負荷が大きくなり 、探針に破損、位置ずれおよび曲がり等のダメージを与えてしまう虞がある。このよう なダメージが生じた場合には、プローブカードの修理または再作成となり、プローブ 検査工程が停滞してしまう。また、ダメージを受けたことが直ちに検出できない場合、 探針とバンプ電極との接触状態が悪くなつたままプローブ検査を実施することとなる ため、本来は検査結果が良品として判定されるものが、不良と判定してしまうことが多 くなり、半導体集積回路装置の製造歩留りが低下してしまうことになる。
[0010] 上記のような不具合を回避するために、プローブ検査を実施する前に予めバンプ 電極の外観検査を行っておき、形状異常が検出されたバンプ電極を有するチップに ついてはプローブ検査を行わずに、スキップして不良品とする手段が考えられる。し 力しながら、半導体ウェハ（以下、単にウェハと記す）に作りこまれたチップ力も複数 個を選択し、それらに対して同時にプローブ検査を実施する際には、形状異常のバ ンプを有するチップと正常なバンプ電極のみのチップとが組み合わされる場合もある 。その場合には形状異常のバンプを有するチップと共に正常なバンプ電極のみのチ ップまでがスキップされて不良品とされてしまうことになり、良品歩留りを低下させてし まう課題が存在する。
[0011] 本願に開示された一つの代表的な発明の一つの目的は、プローブカードの長寿命 化を実現できる技術を提供することにある。
[0012] また、本願に開示された一つの代表的な発明の他の目的は、プローブ検査時にお ける良品歩留りを向上できる技術を提供することにある。
課題を解決するための手段
[0013] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0014] 本発明による半導体集積回路装置の製造方法は、以下の工程を含む：
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回 路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の突 起電極が形成された半導体ウェハを用意する工程、
(b)第 1配線が形成された第 1配線基板と、前記複数の突起電極に接触させるため の複数の接触端子および前記複数の接触端子と電気的に接続する第 2配線が形成 され、前記第 2配線が前記第 1配線と電気的に接続し前記複数の接触端子の先端が 前記半導体ウェハの主面に対向して前記第 1配線基板に保持された第 1シートと、 前記第 1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押 圧機構とを有する第 1カードを用意する工程、 (c)平坦な突起電極整形面を有する整形治具を用意する工程、
(d)前記突起電極整形面を前記半導体ウェハの前記主面に対向させ、前記複数の 突起電極のうち、高さが規定値より高くなつている第 1突起電極の高さが前記規定値 となるように前記整形治具を前記第 1突起電極に押し当てて前記第 1突起電極を整 形する工程、
(e)前記 (d)工程後、前記複数の接触端子の前記先端を前記複数の突起電極に接 触させて前記半導体集積回路の電気的検査を行う工程。
[0015] ここで、前記複数の接触端子の前記先端の各々は、前記第 1シートの主面にて、前 記複数の突起電極のうちの対応するものと対向して配置される。
[0016] また、本発明による半導体集積回路装置の製造方法は、以下の工程を含む：
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回 路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の突 起電極が形成された半導体ウェハを用意する工程、
(b)第 1配線が形成された第 1配線基板と、前記複数の突起電極に接触させるため の複数の接触端子および前記複数の接触端子と電気的に接続する第 2配線が形成 され、前記第 2配線が前記第 1配線と電気的に接続し前記複数の接触端子の先端が 前記半導体ウェハの主面に対向して前記第 1配線基板に保持された第 1シートと、 前記第 1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押 圧機構とを有する第 1カードを用意する工程、
(c)平坦な突起電極整形面を有する整形治具を用意する工程、
(d)前記半導体ウェハを切断し、複数の半導体チップへ分割する工程、
(e)前記突起電極整形面を前記半導体チップの前記主面に対向させ、前記複数の 突起電極のうち、高さが規定値より高くなつている第 1突起電極の高さが前記規定値 となるように前記整形治具を前記第 1突起電極に押し当てて前記第 1突起電極を整 形する工程、
(f)前記 (e)工程後、前記複数の接触端子の前記先端を前記複数の突起電極に接 触させて前記半導体集積回路の電気的検査を行う工程。
[0017] ここで、前記 (e)工程は、前記複数の半導体チップの各々に対して個別に実施し、 前記複数の接触端子の前記先端の各々は、前記第 1シートの主面にて、前記複数 の突起電極のうちの対応するものと対向して配置される。
発明の効果
[0018] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
(1)パッド (突起電極)の高さを揃え、プローブ (接触端子）にダメージを与えない高さ とすることができるので、プローブカード (第 1カード)を長寿命化できる。
(2)プローブ (接触端子)へのダメージを防ぐことができることから、プローブカード (第 1カード）が修理または再作成となってしまうことを防ぐことができるので、プローブ検 查工程の停滞を防ぎ、半導体集積回路装置の製造歩留りの低下を防ぐことが可能と なる。
(3)異常成長したパッド (突起電極)整形して力 プローブ検査を行うことにより、異常 成長したパッドを有するチップが不良品となることを防ぐことができるので、良品歩留 りの低下を防ぐことができる。
図面の簡単な説明
[0019] [図 1]本発明の一実施の形態であるプローブカードの下面の要部平面図である。
[図 2]図 1中の A— A線に沿った断面図である。
[図 3]本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象 の半導体チップの平面図である。
[図 4]図 3に示した半導体チップに形成されたパッドの斜視図である。
[図 5]図 4に示した半導体チップの液晶パネルへの接続方法を示す要部断面図であ る。
[図 6]本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平 面図である。
[図 7]図 6中の B— B線に沿った断面図である。
[図 8]図 6中の C-C線に沿った断面図である。
[図 9]本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部を拡 大して示す断面図である。 [図 10]本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対 象の半導体チップの平面図である。
圆 11]本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平 面図である。
[図 12]本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対 象の半導体チップに設けられたバンプ電極上にてプローブが接触する位置を示した 要部平面図である。
圆 13]本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平 面図である。
圆 14]本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平 面図である。
[図 15]図 14中の D— D線に沿った断面図である。
[図 16]図 14中の E-E線に沿った断面図である。
圆 17]本発明の一実施の形態であるプローブカードを形成する薄膜シートの製造ェ 程を説明する要部断面図である。
圆 18]図 17に続く薄膜シートの製造工程中の要部断面図である。
圆 19]図 18に続く薄膜シートの製造工程中の要部断面図である。
圆 20]図 19に続く薄膜シートの製造工程中の要部断面図である。
圆 21]図 20に続く薄膜シートの製造工程中の要部断面図である。
圆 22]図 21に続く薄膜シートの製造工程中の要部断面図である。
圆 23]図 22に続く薄膜シートの製造工程中の要部断面図である。
圆 24]図 23に続く薄膜シートの製造工程中の要部断面図である。
圆 25]図 24に続く薄膜シートの製造工程中の要部断面図である。
圆 26]図 25に続く薄膜シートの製造工程中の要部断面図である。
圆 27]本発明の一実施の形態であるプローブカードを形成する薄膜シートが有する プローブと半導体チップのパッドとの接触を説明する要部断面図である。
圆 28]本発明の一実施の形態であるプローブカードを形成する薄膜シートが有する プローブと半導体チップのパッドとの接触を説明する要部断面図である。 圆 29]本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平 面図である。
[図 30]図 29中の F-F線に沿った要部断面図である。
圆 31]本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平 面図である。
[図 32]図 31中の F-F線に沿った要部断面図である。
圆 33]本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平 面図である。
[図 34]図 33中の F-F線に沿った要部断面図である。
圆 35]本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平 面図である。
[図 36]図 35中の F-F線に沿った要部断面図である。
圆 37]本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平 面図である。
[図 38]図 37中の F-F線に沿った要部断面図である。
圆 39]本発明の一実施の形態であるプローブカードを形成する薄膜シートが有する プローブと半導体チップ中の異常成長したパッドとの接触を説明する要部断面図で ある。
圆 40]異常成長したパッドの高さを説明する要部断面図である。
圆 41]本発明の一実施の形態においてプローブ検査前にパッドを整形する整形機 器の要部断面図である。
圆 42]図 41に示した整形機器のセットアップ方法を示す説明図である。
圆 43]図 41に示した整形機器によりパッドを整形する工程を説明する要部断面図で ある。
圆 44]図 43に続くパッドを整形する工程を説明する要部断面図である。
[図 45]本発明の他の実施の形態であるプローブカードを用いてプローブ検査を行う 対象の半導体チップの主面内における領域の規定を説明する平面図である。
[図 46]本発明の他の実施の形態であるプローブカードを用いてプローブ検査を行う 対象の半導体チップの外観検査の結果をまとめたウェハマップデータを示す説明図 である。
[図 47]本発明の他の実施の形態であるプローブカードを用いてプローブ検査を行う 対象の半導体チップ領域が形成された半導体ウェハの平面図である。
発明を実施するための最良の形態
[0020] 本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通り である。
[0021] ウェハとは、集積回路の製造に用いる単結晶シリコン基板 (一般にほぼ平面円形状
SOI (Silicon On Insulator)基板、サファイア基板、ガラス基板、その他の絶縁、反 絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半 導体集積回路装置というときは、シリコンウェハやサファイア基板等の半導体または 絶縁体基板上に作られるものだけでなぐ特に、そうでない旨明示された場合を除き 、 TFT(Thin Film Transistor)および STN (Super- Twisted- Nematic)液晶等のような ガラス等の他の絶縁基板上に作られるもの等も含むものとする。
[0022] デバイス面とは、ウェハの主面であって、その面にリソグラフィにより、複数のチップ 領域に対応するデバイスパターンが形成される面をいう。
[0023] 接触端子とは、シリコンウェハを半導体集積回路の製造に用いるのと同様な、ゥェ ハプロセス、すなわちフォトリソグラフィ技術、 CVD (Chemical Vapor Deposition)技術 、スパッタリング技術およびエッチング技術などを組み合わせたパター-ング手法に よって、配線層およびそれに電気的に接続された先端部を一体的に形成したものを いう。
[0024] 薄膜プローブ (membrane probe)、薄膜プローブカード、または突起針配線シート複 合体とは、検査対象と接触する前記接触端子 (突起針)とそこから引き回された配線 とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、たとえば厚 さ 10 m— 100 μ m程度のものを!、う。
[0025] プローブカードとは、検査対象となるウェハと接触する接触端子および多層配線基 板などを有する構造体をいい、半導体検査装置とは、プローブカードおよび検査対 象となるウェハを載せる試料支持系を有する検査装置をいう。 [0026] プローブ検査とは、ウェハ工程が完了したウェハに対してプローバを用いて行われ る電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の 先端を当てて半導体集積回路の電気的検査を行うことを 、 、、所定の機能通りに動 作するカゝ否かを確認する機能テストや DC動作特性および AC動作特性のテストを行 つて良品 Z不良品を判別するものである。各チップに分割してから (またはパッケ一 ジング完了後)行われる選別テスト (最終テスト）とは区別される。
[0027] ウェハ外観検査装置とは、鏡面ウエノ、、薄膜付きウェハおよびパターン付きウェハ 上において、微細パターンの寸法測定、欠陥検査、膜厚測定および平面度測定など の寸法'形状測定や、異物を検査するパーティクル計測などの検査を実施するもの である。これらの測定および検査 (以降、ウェハ外観検査と記す）は所定の分解能で 行われる。
[0028] ウェハマップとは、プローブ検査の結果およびウェハ外観検査の結果をチップ領域 の配列通りもしくは測定 '検査した領域の配列通りに表示したものをいい、ウェハ処 理状態の分布や、ウェハ処理の良否などの判断に用いる。
[0029] 以下の実施の形態においては便宜上その必要があるときは、複数のセクションまた は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに 無関係なものではなぐ一方は他方の一部または全部の変形例、詳細、補足説明等 の関係にある。
[0030] また、以下の実施の形態において、要素の数等 (個数、数値、量、範囲等を含む） に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される 場合等を除き、その特定の数に限定されるものではなぐ特定の数以上でも以下でも 良い。
[0031] さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特 に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必 ずしも必須のものではな 、ことは言うまでもな 、。
[0032] 同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及す るときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等 を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このこ とは、上記数値および範囲についても同様である。
[0033] また、本実施の形態を説明するための全図において同一機能を有するものは同一 の符号を付し、その繰り返しの説明は省略する。
[0034] また、本実施の形態で用いる図面においては、平面図であっても図面を見易くする ために部分的にハッチングを付す場合がある。
[0035] また、本実施の形態においては、絶縁ゲート型電界効果トランジスタを MOSFET ( Metal Oxide Semiconductor Field Effect Transistor)も含めて MISFET (Metal Insulator Semiconductor Field Effect Transistor)と呼ぶ。
[0036] また、本願で使用する半導体リソグラフィ技術による薄膜プローブの各詳細につい ては、本発明者および関連する発明者等による以下の特許出願に開示されているの で、特に必要な時以外はそれらの内容は繰り返さない。前記特許出願、すなわち、 日本特願平 6— 22885号、日本特開平 7-283280号公報、日本特開平 8— 50146 号公報、 日本特開平 8— 201427号公報、 日本特願平 9— 119107号、 日本特開平 1 1—23615号公報、日本特開 2002— 139554号公報、 日本特開平 10— 308423号 公報、 日本特願平 9— 189660号、 日本特開平 11— 97471号公報、 日本特開 2000 —150594号公報、日本特開 2001— 159643号公報、 日本特許出願第 2002— 289 377号（対応米国出願番号第 10Z676, 609号；米国出願日 2003. 10. 2)、日本 特許出願第 2002-294376号、 日本特許出願第 2003— 189949号、日本特許出 願第 2003-075429号 (対応米国出願番号第 10Z765, 917号;米国出願日 200 4. 1. 29)、日本特許出願第 2003— 344304号、日本特許出願第 2003— 371515 号、 日本特許出願第 2003— 372323号、および日本特許出願第 2004—115048号 である。
[0037] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。
[0038] (実施の形態 1)
図 1は本実施の形態 1のプローブカードの下面の要部平面図であり、図 2は図 1中 の A— A線に沿つた断面図である。
[0039] 図 1および図 2に示すように、本実施の形態 1のプローブカード (第 1カード）は、たと えば多層配線基板 (第 1配線基板） 1、薄膜シート (薄膜プローブ (第 1シート)） 2およ びプランジャ (押圧機構) 3など力も形成されている。薄膜シート 2は押さえリング 4によ つて多層配線基板 1の下面に固定され、プランジャ 3は多層配線基板 1の上面に取り 付けられている。多層配線基板 1の中央部には開口部 5が設けられ、この開口部 5内 にお 、て、薄膜シート 2とプランジャ 3とは接着リング 6を介して接着されて 、る。
[0040] 薄膜シート 2の下面には、たとえば 4角錐型または 4角錐台形型の複数のプローブ（ 接触端子） 7が形成されている。薄膜シート 2内には、プローブ 7の各々と電気的に接 続し、各々のプローブ 7から薄膜シート 2の探部まで延在する複数の配線が形成され ている。多層配線基板 1の下面には、この複数の配線の端部とそれぞれ電気的に接 触する複数の受け部（図示は省略）が形成されており、この複数の受け部は、多層配 線基板 1内に形成された配線 (第 1配線)を通じて多層配線基板 1の上面に設けられ た複数のポゴ (POGO)座 8と電気的に接続している。このポゴ座 8は、テスタからの信 号をプローブカードへ導入するピンを受ける機能を有する。
[0041] 本実施の形態 1において、薄膜シート 2は、たとえばポリイミドを主成分とする薄膜か ら形成されている。このような薄膜シート 2は柔軟性を有することから、本実施の形態 1 では、チップ（半導体集積回路装置）のノッドにすベてのプローブ 7を接触させるため に、プローブ 7が形成された領域の薄膜シート 2を上面 (裏面)から押圧具 (押圧機構 ) 9を介してプランジャ 3が押圧する構造となっている。すなわち、プランジャ 3内に配 置されたばね 3Aの弾性力によって一定の圧力を押圧具 9に加えるものである。本実 施の形態 1において、押圧具 9の材質としては、 42ァロイを例示することができる。
[0042] 本実施の形態 1にお!/ヽて、上記プローブカードを用いてプローブ検査（電気的検査 )を行う対象としては、 LCD (Liquid Crystal Display)ドライバが形成されたチップを例 示することができる。図 47は、それら複数のチップ (チップ領域） 10が区画されたゥェ ハ WHの平面図である。なお、本実施の形態 1のプローブカードを用いたプローブ検 查は、これら複数のチップ 10が区画されたウェハ WHに対して行うものである。また、 図 3は、そのチップ 10の平面と、その一部を拡大したものを図示している。このチップ 10は、たとえば単結晶シリコン基板力 なり、その主面には LCDドライバ回路が形成 されている。また、チップ 10の主面の周辺部には、 LCDドライバ回路と電気的に接続 する多数のパッド 11、 12が配置されており、図 3中におけるチップ 10の上側の長辺 および両短辺に沿って配列されたパッド 11は出力端子となり、チップ 10の下側の長 辺に沿って配列されたパッド 12は入力端子となっている。 LCDドライバの出力端子 数は入力端子数より多いことから、隣り合ったパッド 11の間隔をできる限り広げるため に、パッド 11はチップ 10の上側の長辺および両短辺に沿って 2列で配列され、チッ プ 10の上側の長辺および両短辺に沿って互!、の列のパッド 11が互 、違いに配列さ れている。本実施の形態 1において、隣り合うパッド 11が配置されているピッチ LPは 、たとえば約 68 mである。また、本実施の形態 1において、ノッド 11は平面矩形で あり、チップ 10の外周と交差（直交）する方向に延在する長辺の長さ LAは約 63 m であり、チップ 10の外周に沿って延在する短辺の長さ LBは約 34 mである。また、 隣り合うパッド 11が配置されているピッチ LPが約 68 μ mであり、パッド 11の短辺の長 さ LB力約 34 μ mであることから、隣り合うパッド 11の間隔は約 34 μ mとなる。
[0043] ノッド 11、 12は、たとえば Au (金）から形成されたバンプ電極 (突起電極)であり、 チップ 10の入出力端子 (ボンディングパッド)上に、電解めつき、無電解めつき、蒸着 あるいはスパッタリングなどの方法によって形成されたものである。図 4は、パッド 11の 斜視図である。パッド 11の高さ LCは約 15 mであり、パッド 12も同程度の高さを有 する。
[0044] また、上記チップ 10は、ウェハの主面に区画された多数のチップ領域に半導体製 造技術を使って LCDドライバ回路 (半導体集積回路)や入出力端子 (ボンディングパ ッド）を形成し、次いで入出力端子上に上記の方法でパッド 11を形成した後、ウェハ をダイシングしてチップ領域を個片化することにより製造することができる。また、本実 施の形態 1において、上記プローブ検査は、ウェハをダイシングする前に各チップ領 域に対して実施するものである。なお、以後プローブ検査 (パッド 11、 12とプローブ 7 とが接触する工程)を説明する際に、特に明記しない場合には、チップ 10はウェハを ダイシングする前の各チップ領域を示すものとする。
[0045] 図 5は、上記チップ 10の液晶パネルへの接続方法を示す要部断面図である。図 5 に示すように、液晶パネルは、たとえば主面に画素電極 14、 15が形成されたガラス 基板 16、液晶層 17、および液晶層 17を介してガラス基板 16と対向するように配置さ れたガラス基板 18など力も形成されている。本実施の形態 1においては、このような 液晶パネルのガラス基板 16の画素電極 14、 15に、それぞれパッド 11、 12が接続す るようにチップ 10をフェイスダウンボンディングすることによって、チップ 10を液晶パネ ルへ接続することを例示できる。
[0046] 図 6は上記薄膜シート 2の下面のプローブ 7が形成された領域の一部を拡大して示 した要部平面図であり、図 7は図 6中の B— B線に沿った要部断面図であり、図 8は図 6中の C-C線に沿った要部断面図である。
[0047] 上記プローブ 7は、薄膜シート 2中にて平面六角形状にパターユングされた金属膜 21A、 21Bの一部であり、金属膜 21A、 21Bのうちの薄膜シート 2の下面に 4角錐型 または 4角錐台形型に飛び出した部分である。プローブ 7は、薄膜シート 2の主面に おいて上記チップ 10に形成されたパッド 11、 12の位置に合わせて配置されており、 図 6ではパッド 11に対応するプローブ 7の配置につ!、て示して!/、る。これらプローブ 7 のうち、プローブ 7Aは、 2列で配列されたパッド 11のうちの相対的にチップ 10の外周 に近い配列（以降、第 1列と記す)のパッド 11に対応し、プローブ 7Bは、 2列で配列さ れたパッド 11のうちの相対的にチップ 10の外周から遠い配列（以降、第 2列と記す） のパッド 11に対応している。また、最も近い位置に存在するプローブ 7Aとプローブ 7 Bとの間の距離は、図 6が記載された紙面の左右方向の距離 LXと上下方向の距離 L Yとで規定され、距離 LXは前述の隣り合うパッド 11が配置されているピッチ LPの半 分の約 34 mとなる。また、本実施の形態 1において、距離 LYは、約 93 mとなる。 また、図 9に示すように、ポリイミド膜 22の表面力もプローブ 7A、 7Bの先端までの高 さ LZ (金†高さ）は、 50 m以下（大きくとも 90 m以下）、更に望ましくは 30 m以下 で揃えられている。
[0048] 金属膜 21A、 21Bは、たとえば下層からロジウム膜およびニッケル膜が順次積層し て形成されている。金属膜 21A、 21B上にはポリイミド膜 22が成膜され、ポリイミド膜 22上には各金属膜 21と電気的に接続する配線 (第 2配線） 23が形成されている。配 線 23は、ポリイミド膜 22に形成されたスルーホール 24の底部で金属膜 21 A、 21Bと 接触している。また、ポリイミド膜 22および配線 23上には、ポリイミド膜 25が成膜され ている。
[0049] 上記したように、金属膜 21A、 21Bの一部は 4角錐型または 4角錐台形型に形成さ れたプローブ 7A、 7Bとなり、ポリイミド膜 22には金属膜 21A、 21Bに達するスルーホ ール 24が形成される。そのため、プローブ 7Aが形成された金属膜 21 Aおよびスル 一ホール 24の平面パターンと、プローブ 7Bが形成された金属膜 21Bおよびスルー ホール 24の平面パターンとが同じ方向で配置されるようにすると、隣り合う金属膜 21 Aと金属膜 21Bとが接触してしまい、プローブ 7A、 7Bからそれぞれ独立した入出力 を得られなくなってしまう不具合が懸念される。そこで、本実施の形態 1では、図 6に 示すように、プローブ 7Bが形成された金属膜 21Bおよびスルーホール 24の平面パ ターンは、プローブ 7Aが形成された金属膜 21Aおよびスルーホール 24の平面パタ ーンを 180° 回転したパターンとしている。それにより、平面でプローブ 7Aおよびス ルーホール 24が配置された金属膜 21Aの幅広の領域と、平面でプローブ 7Bおよび スルーホール 24が配置された金属膜 21Bの幅広の領域と力 紙面の左右方向の直 線上に配置されないようになり、金属膜 21Aおよび金属膜 21Bの平面順テーパー状 の領域が紙面の左右方向の直線上に配置されるようになる。その結果、隣り合う金属 膜 21Aと金属膜 21Bとが接触してしまう不具合を防ぐことができる。また、狭ピッチで ノ^ド 11 (図 3参照）が配置されても、それに対応した位置にプローブ 7A、 7Bを配置 することが可能となる。
本実施の形態 1では、図 3を用いてパッド 11が 2列で配列されている場合について 説明したが、図 10に示すように、 1列で配列されているチップも存在する。そのような チップに対しては、図 11に示すように、上記金属膜 21 Aの幅広の領域が紙面の左右 方向の直線上に配置された薄膜シート 2を用いることで対応することができる。また、 このようにパッド 11が 1列で配列され、たとえばチップ 10の外周と交差 (直交)する方 向に延在する長辺の長さ LA約 140 μ mであり、チップ 10の外周に沿って延在する 短辺の長さ LBが約 19 μ mであり、隣り合うパッド 11が配置されているピッチ LPが約 34 /z mであり、隣り合うパッド 11の間隔が約 15 /z mである場合には、図 3に示したパ ッド 11に比べて長辺が約 2倍以上となり、短辺方向でのパッド 11の中心位置を図 3に 示したパッド 11の中心位置と揃えることができるので、図 6—図 8を用いて説明した薄 膜シート 2を用いることが可能となり、図 12に示す位置 POSl、 POS2でプローブ 7A 、 7Bのそれぞれがパッド 11に接触することになる。 [0051] また、パッド 11の数がさらに多い場合には、 3列以上で配列されている場合もある。 図 13は 3列で配列されたパッド 11に対応した薄膜シート 2の要部平面図であり、図 1 4は 4列で配列されたパッド 11に対応した薄膜シート 2の要部平面図である。チップ 1 0のサイズが同じであれば、ノッド 11の配列数が増えるに従って、図 6を用いて説明 した距離 LXがさらに狭くなるので、上記金属膜 21A、 21Bを含む金属膜が接触して しまうことがさらに懸念される。そこで、図 13および図 14に示すように、金属膜 21A、 21B、 21C、 21Dを、たとえば図 6に示した金属膜 21Aの平面パターンを 45° 回転 させたものとすることで、金属膜 21A、 21B、 21C、 21Dが互いに接触してしまう不具 合を防ぐことが可能となる。また、ここでは図 6に示した金属膜 21Aの平面パターンを 45° 回転させた例について説明したが、 45° に限定するものではなぐ金属膜 21A 、 21B、 21C、 21Dの互いの接触を防ぐことができるのであれば他の回転角でもよい 。なお、金属膜 21Cには、プローブ 7Bが対応するパッド 11よりさらにチップ 10内の内 側に配置されたパッド 11に対応するプローブ 7Cが形成され、金属膜 21Dには、プロ ーブ 7Cが対応するパッド 11よりさらにチップ 10内の内側に配置されたパッド 11に対 応するプローブ 7Dが形成されて!、る。
[0052] ここで、図 15は図 14中の D— D線に沿った要部断面図であり、図 16は図 14中の E
E線に沿った要部断面図である。図 14に示したように、 4列のパッド 11に対応する プローブ 7A— 7Dを有する金属膜 21A— 21Dを配置した場合には、金属膜 21A— 21Dのそれぞれに上層から電気的に接続する配線のすべてを同一の配線層で形成 することが困難になる。これは、上記距離 LXが狭くなることによって、金属膜 21A— 2 1Dのそれぞれ同士が接触する虞が生じるのと共に、金属膜 21A— 21Dに電気的に 接続する配線同士も接触する虞が生じるからである。そこで、本実施の形態 1におい ては、図 15および図 16に示すように、それら配線を 2層の配線層（配線 23、 26)から 形成することを例示することができる。なお、配線 26およびポリイミド膜 25上には、ポ リイミド膜 27が形成されている。相対的に下層の配線 23はポリイミド膜 22に形成され たスルーホール 24の底部で金属膜 21 A、 21Cと接触し、相対的に上層の配線 26は ポリイミド膜 22、 25に形成されたスルーホール 28の底部で金属膜 21B、 21Dと接触 している。それにより、同一の配線層においては、隣り合う配線 23または配線 26の間 隔を大きく確保することが可能となるので、隣り合う配線 23または配線 26が接触して しまう不具合を防ぐことができる。また、パッド 11が 5列以上となり、それに対応するプ ローブ数が増加して上記距離 LXが狭くなる場合には、さらに多層に配線層を形成す ることによって、配線間隔を広げてもよい。
[0053] 次に、上記の本実施の形態 1の薄膜シート 2の構造について、その製造工程と併せ て図 17—図 26を用いて説明する。図 17—図 26は、図 6—図 8を用いて説明した 2列 のノッド 11 (図 3参照）に対応したプローブ 7A、 7Bを有する薄膜シート 2の製造工程 中の要部断面図である。
[0054] まず、図 17に示すように、厚さ 0. 2mm— 0. 6mm程度のシリコンからなるウェハ 31 を用意し、熱酸ィ匕法によってこのウェハ 31の両面に膜厚 0. 5 m程度の酸ィ匕シリコ ン膜 32を形成する。続いて、フォトレジスト膜をマスクとしてウェハ 31の主面側の酸ィ匕 シリコン膜 32をエッチングし、ウェハ 31の主面側の酸化シリコン膜 32にウェハ 31に 達する開口部を形成する。次いで、残った酸ィ匕シリコン膜 32をマスクとし、強アルカリ 水溶液 (たとえば水酸ィ匕カリウム水溶液)をもちいてウェハ 31を異方的にエッチング することによって、ウェハ 31の主面に（111)面に囲まれた 4角錐型または 4角錐台形 型の穴 33を形成する。
[0055] 次に、図 18に示すように、上記穴 33の形成時にマスクとして用いた酸ィ匕シリコン膜 32をフッ酸およびフッ化アンモ-ゥムの混合液によるウエットエッチングにより除去す る。続いて、ウェハ 31に熱酸化処理を施すことにより、穴 33の内部を含むウェハ 31 の全面に膜厚 0. 5 m程度の酸ィ匕シリコン膜 34を形成する。次いで、穴 33の内部を 含むウェハ 31の主面に導電性膜 35を成膜する。この導電性膜 35は、たとえば膜厚 0. 1 μ m程度のクロム膜および膜厚 1 μ m程度の銅膜を順次スパッタリング法または 蒸着法によって堆積することによって成膜することができる。次いで、導電性膜 35上 にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で金属膜 21A、 21B (図 6—図 8参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成 する。
[0056] 次に、導電性膜 35を電極とした電解めつき法により、上記フォトレジスト膜の開口部 の底部に現れた導電性膜 35上に硬度の高い導電性膜 37および導電性膜 38を順 次堆積する。本実施の形態 1においては、導電性膜 37をロジウム膜とし、導電性膜 3 8をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜 37、 38から 前述の金属膜 21A、 21Bを形成することができる。また、穴 33内の導電性膜 37、 38 が前述のプローブ 7A、 7Bとなる。なお、導電性膜 35は、後の工程で除去されるが、 その工程につ ヽては後述する。
[0057] 金属膜 21A、 21Bにおいては、後の工程で前述のプローブ 7A、 7Bが形成された 時に、ロジウム膜から形成された導電性膜 37が表面となり、導電性膜 37がパッド 11 に直接接触することになる。そのため、導電性膜 37としては、硬度が高く耐磨耗性に 優れた材質を選択することが好ましい。また、導電性膜 37はパッド 11に直接接触す るため、プローブ 7A、 7Bによって削り取られたパッド 11の屑が導電性膜 37に付着す ると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてし まうことが懸念される。そのため、導電性膜 37としては、パッド 11を形成する材料が付 着し難い材質を選択することが好ましい。そこで、本実施の形態 1においては、導電 性膜 37として、これらの条件を満たすロジウム膜を選択している。それにより、そのク リー-ング工程を省略することができる。
[0058] 次に、上記金属膜 21A、 21B (導電性膜 37、 38)の成膜に用いたフォトレジスト膜 を除去した後、図 19に示すように、金属膜 21A、 21Bおよび導電性膜 35を覆うように ポリイミド膜 22 (図 7および図 8も参照）を成膜する。続いて、そのポリイミド膜 22に金 属膜 21A、 21Bに達する前述のスルーホール 24を形成する。このスルーホール 24 は、レーザを用いた穴あけカ卩ェまたはアルミニウム膜をマスクとしたドライエッチング によって形成することができる。
[0059] 次に、図 20に示すように、スルーホール 24の内部を含むポリイミド膜 22上に導電 性膜 42を成膜する。この導電性膜 42は、たとえば膜厚 0. 1 m程度のクロム膜およ び膜厚 1 μ m程度の銅膜を順次スパッタリング法または蒸着法によって堆積すること によって成膜することができる。続いて、その導電性膜 42上にフォトレジスト膜を形成 した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターユングし、フォト レジスト膜に導電性膜 42に達する開口部を形成する。次いで、めっき法により、その 開口部内の導電性膜 42上に導電性膜 43を成膜する。本実施の形態 1においては、 導電性膜 43として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層 膜を例示することができる。
[0060] 次に、上記フォトレジスト膜を除去した後、導電性膜 43をマスクとして導電性膜 42を エッチングすることにより、導電性膜 42、 43からなる配線 23を形成する。配線 23は、 スルーホール 24の底部にて金属膜 21A、 21Bと電気的に接続することができる。
[0061] 次に、図 21に示すように、ウェハ 31の主面に前述のポリイミド膜 25を成膜する。こ のポリイミド膜 25は、後の工程でウェハ 31の主面に固着される金属シートの接着層と して機能する。
[0062] 次に、図 22に示すように、ポリイミド膜 25の上面に金属シート 45を固着する。この 金属シート 45としては、線膨張率が低ぐかつシリコン力も形成されたウェハ 31の線 膨張率に近い材質を選ぶものであり、本実施の形態 1では、たとえば 42ァロイ (二ッケ ル 42%かつ鉄 58%の合金で、線膨張率 4ppmZ°C)またはインバー（ニッケル 36% かつ鉄 64%の合金で、線膨張率 1. 5ppmZ°C)を例示することができる。また、金属 シート 45を用いる代わりにウェハ 31と同じ材質のシリコン膜を形成してもよいし、シリ コンと同程度の線膨張率を有する材質、たとえば鉄とニッケルとコバルトとの合金、ま たはセラミックと榭脂との混合材料などでもよい。このような金属シート 45を固着する には、ウェハ 31の主面に位置合わせしつつ重ね合わせ、 10— 200kgfZcm2程度 で加圧しながらポリイミド膜 25のガラス転移点温度以上の温度で加熱を行 ヽ、加熱 加圧圧着することによって実現できる。
[0063] このような金属シート 45をポリイミド膜 25を用いて固着することによって、形成される 薄膜シート 2の強度の向上を図ることができる。また、金属シート 45を固着しない場合 には、プローブ検査時の温度に起因する薄膜シート 2および検査対象のウェハの膨 張または収縮によって、プローブ 7A、 7Bと対応するパッド 11との相対的な位置がず れてしまい、プローブ 7A、 7Bが対応するパッド 11と接触できなくなってしまう不具合 が懸念される。一方、本実施の形態 1によれば、金属シート 45を固着したことにより、 プローブ検査時の温度に起因する薄膜シート 2および検査対象のウェハの膨張量ま たは収縮量を揃えることができる。それにより、プローブ 7A、 7Bと対応するノ¾ /ド 11と の相対的な位置がずれてしまうことを防ぐことが可能となる。すなわち、プローブ 7A、 7Bと対応するパッド 11とがプローブ検査時の温度に関係なく常に電気的接触を保 つことが可能となる。また、様々な状況下での薄膜シート 2と検査対象のウェハとの相 対的な位置制度を確保することが可能となる。
[0064] 次に、フォトリソグラフィ技術によってパターユングされたフォトレジスト膜をマスクとし て金属シート 45をエッチングし、プローブ 7A、 7B上の金属シート 45に開口部 46を 形成し、平面で金属膜 21A間または金属膜 21B間の領域上の金属シート 45に開口 部 47を形成する。本実施の形態 1において、このエッチングは、塩化第二鉄溶液を 用いたスプレーエッチングとすることができる。
[0065] 次に、上記フォトレジスト膜を除去した後、図 23に示すように、開口部 46内に、エラ ストマ 48を形成する。この時、エラストマ 48は所定量が開口部 46の上部へ出るように 形成する。本実施の形態 1においては、エラストマ 48を形成する方法として、開口部 46内に弾性榭脂を印刷もしくはデイスペンサ塗布する方法、またはシリコンシートを 設置する方法を例示することができる。エラストマ 46は、多数のプローブ 7A、 7Bの先 端力パッド 11に接触する際の衝撃を緩和しつつ、個々のプローブ 7A、 7Bの先端の 高さのばらつきを局部的な変形によって吸収し、パッド 11の高さのばらつきに倣った 均一な食い込みによってプローブ 7A、 7Bとパッド 11との接触を実現する。
[0066] 次に、図 24に示すように、たとえばフッ酸とフッ化アンモニゥムの混合液を用いたェ ツチングによって、ウェハ 31の裏面の酸ィ匕シリコン膜 34を除去する。続いて、強アル カリ水溶液 (たとえば水酸ィ匕カリウム水溶液)を用いたエッチングにより、薄膜シート 2 を形成するための型材であるウェハ 31を除去する。次いで、酸ィ匕シリコン膜 34およ び導電性膜 35を順次エッチングにより除去する。この時、酸ィ匕シリコン膜 34はフッ酸 およびフッ化アンモ-ゥムの混合液を用いてエッチングし、導電性膜 35に含まれるク ロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜 35に含まれる 銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プ ローブ 7A、 7Bを形成する導電性膜 37 (図 18参照）であるロジウム膜がプローブ 7A 、 7Bの表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ 7A、 7Bにおいては、プローブ 7A、 7Bが接触するパッド 11の材料である Auなどが付着し 難く、 NUり硬度が高ぐかつ酸化され難く接触抵抗を安定させることができる。 [0067] 次に、図 25に示すように、開口部 47下のポリイミド膜 25、 22を除去し、開口部 49を 形成する。この開口部 49は、レーザを用いた穴あけカ卩ェまたは金属シート 45および エラストマ 48をマスクとしたドライエッチングによって形成することができる。その後、 図 26に示すように、たとえば 42ァロイカ 形成された押圧具 50をエラストマ 48上に 接着して本実施の形態 1の薄膜シート 2を製造する。
[0068] 上記の工程によって製造した本実施の形態 1の薄膜シート 2は、金属シート 45が接 着されたことにより剛性が向上している。また、図 27に示すように、検査対象のウェハ (チップ 10)に反りが生じていると、パッド 11の高さとパッド 12の高さとの間に差 Sが生 じる。そのため、このような差 Sが生じていると、相対的に高さの低いパッド 12にプロ ーブ 7A、 7Bが接触できなくなる不具合の発生が懸念される。し力しながら、金属膜 2 1A間 (金属膜 21B間）に開口部 49が形成されていることにより、薄膜シート 2は、この 開口部 49での剛性が低下する。それにより、プローブ検査時に押圧具 50により圧力 を加えると、エラストマ 48の弾性変形の範囲内で薄膜シート 2にも開口部 49で段差を 持たせることができる。その結果、薄膜シート 2に上記差 Sを解消するような段差が生 じさせることができるので、すべてのプローブ 7A、 7Bをパッド 11、 12に確実に接触さ せることが可能となる。
[0069] また、図 28に示すように、検査対象のウェハ（チップ 10)の主面に異物 DSTが付着 しているような場合に、薄膜シート 2に上記開口部 49が設けられていないと、プロ一 ブ 7A、 7Bをパッド 11、 12に接触させようとした時に薄膜シート 2が異物 DSTに乗り 上げ、ノッド 11、 12にプローブ 7A、 7Bが接触できなくなる不具合の発生が懸念され る。また、薄膜シート 2が異物 DSTに乗り上げてしまうことによって薄膜シート 2が変形 してしまうことも懸念され、特に異物 DSTがプローブ 7A、 7Bの近傍に存在する場合 には、プローブ 7A、 7Bが薄膜シート 2の内部にめり込んでしまう不具合の発生も懸 念される。し力しながら、上記開口部 49を設けたことにより、平面で開口部 49内に異 物 DSTが位置するようにできるので、それら不具合の発生の確率を低下することが 可能となる。
[0070] ここで、上記開口部 49の平面パターンについて説明する。図 29、図 31、図 33、図 35および図 37は薄膜シート 2の下面の要部平面図であり、図 30、図 32、図 34、図 3 6および図 38はそれぞれ図 29、図 31、図 33、図 35および図 37中の F— F線に沿つ た要部断面図である。
[0071] 本実施の形態 1において、開口部 49の平面パターンとしては、まず図 29に示すよう な矩形のパターンを例示することができる。このような矩形のパターンとすることによつ て薄膜シート 2の剛性が低下し過ぎる場合には、図 31に示すように、平面矩形の開 口部 49の対角線上に梁状にポリイミド膜 22、 25および金属シート 45を残す構造とし てもよい。これにより、薄膜シート 2に所望の剛性を保つことが可能となる。また、図 33 に示すように、図 31に示したような開口部 49のパターンをスリット状にカ卩ェし、前述の 梁状のポリイミド膜 22、 25および金属シート 45を残す構造としてもよい。それによつ ても薄膜シート 2に所望の剛性を保つことが可能となる。このようなスリット状の開口部 49は、図 25を用いて説明したようなレーザを用いた穴あけカ卩ェによって形成すること により、加工に要する時間を短縮することができる。また、図 1および図 2を用いて説 明した押さえリング 4、接着リング 6および押圧具 50が平面円形である場合には、図 3 5に示すように、開口部 49を平面円形のパターンとしてもよい。接着リング 6および押 圧具 50が平面円形である場合に、開口部 49が平面矩形のパターンであると、矩形 パターンの角部などに不用な力が集中することが懸念される力 平面円形のパター ンとすることによって、そのような不用な力の集中を防ぐことが可能となる。また、図 3 を用いて説明したように、検査対象のチップ 10は、平面で短辺および長辺を有する 矩形であることから、図 37に示すように、開口部 49を短辺および長辺を有する平面 矩形のパターンで形成し、そのパターン内において、短辺に沿った方向に延在する 複数の梁状にポリイミド膜 22、 25および金属シート 45を残す構造としてもよい。それ により、薄膜シート 2に所望の剛性を保つことが可能となる。
[0072] 次に、本実施の形態 1における上記薄膜シート 2を有するプローブカード（図 1およ び図 2参照）によるプローブ検査工程について説明する。
[0073] まず、パッド 11 (図 3参照）を形成する工程までが完了したウェハ WH (図 47参照） を用意する（図 45参照)。続いて、外観検査装置により検査対象であるウェハ WHの 主面の外観を検査する。この外観検査の目的の一つは、チップ 10の主面における 前述の異物 DST (図 28参照）の有無およびパッド 11の形状を検査し、これらの異常 を早期に発見することによって半導体集積回路装置の製造歩留りを維持することに ある。たとえば、ウェハ WHの主面に付着した異物 DSTが導電性物質である場合や 、ノッド 11の形状 (平面）に異常がある場合には、隣接するノッド 11同士が短絡して しまったり、隣接するパッド 11がその異物 DSTを介して短絡してしまったりする虞が ある。そのため、その異常を早期に発見し、その異常が発生した原因を解明すること により、同じ原因での異常の発生を防ぐことが可能となる。すなわち、大量の不良品 を製造してしまうことを防ぐことが可能となる。また、その外観検査の他の目的は、異 物 DSTが付着していたり、パッド 11の形状に異常のある製品が出荷されてしまったり することを防ぐことにある。
[0074] ところで、複数のパッド 11の中に、他のパッド 11に比べて高さが大きくなつている（ 異常成長している)パッド (第 1突起電極） 11Aが存在すると、そのパッド 11Aと接触 するプローブ 7A(7B)〖こカ卩わる負荷が大きくなり、プローブ 7A(7B)に破損、位置ず れおよび曲がり等のダメージを与えてしまう虞がある（図 39参照)。このようなダメージ が生じた場合には、プローブカードの修理または再作成となり、プローブ検査工程が 停滞してしまい、半導体集積回路装置の製造歩留りが低下してしまうことになる。ここ で、図 40は、パッド 11Aの高さを説明する要部断面図である。図 40において、 LCは ノッド 11の高さ (設計値通りの高さ（たとえば約 15 m) )を示し（図 4も参照）、 LDは 異常成長した分の高さ（たとえば約 15 m)を示し、 LEは LCより大きくなつていても プローブ 7A (7B)にダメージを与えることなくプローブ 7A(7B)をパッド 11 (11A)に 接触させられるオフセット量 (たとえば約 5 μ m以下）を示したものである。
[0075] そこで、本実施の形態 1においては、プローブ検査を実施する前に、図 41に示すよ うな整形機器を用いて異常成長したパッド 11Aの高さを上記 LCもしくは LCに LEを 加えた高さとなるように整形する。図 41に示す整形機器は、ウェハ WHが載置される チャック CHK上に配置され、整形治具 AT、支持具 ST、中継アダプタ RAおよび平 行度調整機構 BTなどから構成されている。整形治具 ATは、平行度調整機構 BTに よって支持具 STに連結された中継アダプタ RAによって保持されている。また、整形 治具 ATは、パッド 11より硬い材料、たとえば表面ラッピング仕上げされた厚さ 3cm— 5cm程度の SUS力 形成されており、平面でチャック CHKの全面を覆う大きさとなつ ている。また、整形治具 ATの表面 (パッド 11 (11A)との接触面 (突起電極整形面)） は、平坦に加工されている。整形治具 ATに取り付けられた取っ手 HDは、整形治具 ATを交換する時に用いられる。平行度調整機構 BTを調節することによりウェハ WH との平行度を調節することができ、その平行度を調節する際には、チャック CHKに備 えられたカメラ CMRによって平行度を確認しながら調節を行う。また、カメラ CMRを 用いることにより、チャック CHKと整形治具 ATとの平面での位置のずれも確認するこ とができ、実際に平面での位置がずれている場合には、カメラ CMRによって確認し た情報に基づ 、て調整することができる。
[0076] 上記整形機器をセットアップする際には、図 42に示すように、チャック CHKを上昇 させてチャック CHKと整形治具 ATとを接触させる。この時のチャック CHKの上昇量 力 整形治具 ATの高さ位置 (チャック CHKを上昇させてチャック CHKと整形治具 A Tとの接触位置）を決定することができる。チャック CHKと整形治具 ATとの接触は、 チャック CHKおよび整形治具 ATと電気的に接続されたテスタ TSTを用いて電気の 導通を確認することで検知することができる。
[0077] 上記のような整形機器を用いて異常成長したパッド 11Aを整形するには、図 43に 示すように、まず、バンプ 11 (11A)が形成されたウェハ WHをチャック CHK上に配 置し、ウェハ WHをチャック CHKに吸着させる。次いで、図 44に示すように、チャック CHKを上昇させる。この時、チャック CHKの上昇量は、前述の整形機器のセットアツ プ時に求めた整形治具 ATの高さ位置からウェハ WHの厚さ、パッド 11の高さ LC (図 40参照）およびオフセット量 LE (図 40参照）を引いたものとなる。それにより、ノッド 1 1Aのうち、異常成長した突起部 11Bは整形治具 ATによって押さえ込まれ、パッド 11 Aの高さをプローブ 7A (7B)にダメージを与えない高さとすることができる。つまり、プ ローブカードの長寿命化を実現することができる。また、ウェハ WHの主面内のすべ てパッド 11Aは、一括して整形される。
[0078] また、プローブ 7A(7B)へのダメージを防ぐことができることから、プローブカードが 修理または再作成となってしまうことを防ぐことができるので、プローブ検査工程の停 滞を防ぎ、半導体集積回路装置の製造歩留りの低下を防ぐことが可能となる。
[0079] また、上記のように異常成長したパッド 11Aを整形して力 プローブ検査を行うこと により、異常成長したパッド 11Aを有するチップ 10が不良品となることを防ぐことがで きるので、良品歩留りの低下を防ぐことができる。
[0080] また、上記整形工程によって、ウェハ WHの主面内のすべてのパッド 11、 12の高さ を揃えることができるので、本実施の形態 1によって製造されるチップ 10を安定して 実装することが可能となる。
[0081] 本実施の形態 1においては、上記のように異常成長したパッド 11 Aを整形した後に
、図 1一図 38 (図 3—図 5および図 10は除く）を用いて説明したプローブカードを用い てプローブ検査を実施する。
[0082] (実施の形態 2)
次に、本実施の形態 2について説明する。
[0083] 前記実施の形態 1では、ウェハ WHの主面内のすべての異常成長したパッド 11A を一括して整形する場合について説明したが、本実施の形態 2では、異常成長した ノッド 11Aを有するチップ 10毎に整形処理を施して!/ヽく。
[0084] すなわち、まず外観検査装置により検査対象であるウエノ、 WHの主面の外観を検 查する。この外観検査時には、図 45に示すように、チップ 10の主面は、チップ 10の 主面内において相対的に内側に配列されたパッド 11から、パッド 11の短辺の長さ L B (図 3参照 (たとえば約 19 m) )より長 ヽ距離 LRだけ離れた位置より内側の領域 1 OAと、それ以外の領域とに分けられる。そして、領域 10Aについては、たとえば一辺 が約 30 mの矩形の領域 (第 2領域）に分割し、それぞれの領域について外観を検 查していく。パッド 11が配置され、領域 10Aを取り囲むように配置されている領域 10 A以外の領域については、たとえば一辺が約 10 mの矩形の領域 (第 1領域）に分 割し、それぞれの領域 (第 1領域）について外観を検査していく。このように、パッド 11 が配置されている領域 10A以外の領域を領域 10Aより細力べ分割したのは、前記実 施の形態 1で説明したようにウェハ WHの主面に付着した異物 DST (図 28参照）が 導電性物質である場合や、パッド 11の形状 (平面）に異常がある場合に、隣接するパ ッド 11同士が電気的に短絡してしまう虞があることから、より精密な検査が求められる 力もである。つまり、外観検査においては、第 1領域または第 2領域からはみ出してい る異物 DST、またはパッド 11の形状の異常が検出されたチップ 10を不良とするもの である。このような外観検査の結果は、図 46に示すように、ウェハ WHの面内におけ る各チップ 10の配列通りにウェハマップデータとしてまとめられ、ウェハマップデータ 中には、外観異常が検出されたチップ 10E (図 46中にてハッチングを付して図示）が 配置されて 、る位置とそれ以外のチップ 10が配置されて 、る位置とが記録される。
[0085] 前記実施の形態 1では、整形治具 AT (たとえば図 41参照）を平面でチャック CHK
(たとえば図 41参照）を覆う大きさとしたが、本実施の形態 2では、平面でチップ 10 (1 OE)と同程度の大きさとする。それにより、本実施の形態 2においては、上記ウェハマ ップデータをもとに、前記実施の形態 1で説明したパッド 1 OAの整形処理工程を上記 チップ 10Eに対してのみ個別に実施することが可能となる。また、整形治具 ATは、平 面での大きさが大きくなるほど表面を平坦にするのが困難になることから、本実施の 形態 2における整形治具 ATの表面 (パッド 11 (11A)との接触面）は、前記実施の形 態 1の整形治具 ATの表面 (パッド 11 (11A)との接触面)より平坦にすることができる 。すなわち、本実施の形態 2によれば、前記実施の形態 1よりパッド 11Aの整形精度 を向上できるので、パッド 11 (11A)の高さ精度を向上することが可能となる。
[0086] 上記のような本実施の形態 2によっても前記実施の形態 1と同様の効果を得ること ができる。
[0087] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが
、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
[0088] 前記実施の形態では、異常成長したパッドを一括もしくは 1つずつ整形する場合に ついて説明したが、ウェハの主面を複数のチップ領域を含む複数の領域に分け、そ れぞれの領域毎に整形を実施してもよ ヽ。
産業上の利用可能性
[0089] 本発明の半導体集積回路装置の製造方法は、たとえば半導体集積回路装置の製 造工程におけるプローブ検査工程に広く適用することができる。

Claims

請求の範囲
[1] 以下の工程を含む半導体集積回路装置の製造方法：
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回 路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の突 起電極が形成された半導体ウェハを用意する工程、
(b)第 1配線が形成された第 1配線基板と、前記複数の突起電極に接触させるため の複数の接触端子および前記複数の接触端子と電気的に接続する第 2配線が形成 され、前記第 2配線が前記第 1配線と電気的に接続し前記複数の接触端子の先端が 前記半導体ウェハの主面に対向して前記第 1配線基板に保持された第 1シートと、 前記第 1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押 圧機構とを有する第 1カードを用意する工程、
(c)平坦な突起電極整形面を有する整形治具を用意する工程、
(d)前記突起電極整形面を前記半導体ウェハの前記主面に対向させ、前記複数の 突起電極のうち、高さが規定値より高くなつている第 1突起電極の高さが前記規定値 となるように前記整形治具を前記第 1突起電極に押し当てて前記第 1突起電極を整 形する工程、
(e)前記 (d)工程後、前記複数の接触端子の前記先端を前記複数の突起電極に接 触させて前記半導体集積回路の電気的検査を行う工程。
ここで、前記複数の接触端子の前記先端の各々は、前記第 1シートの主面にて、前 記複数の突起電極のうちの対応するものと対向して配置される。
[2] 請求項 1記載の半導体集積回路装置の製造方法にお!、て、
前記 (d)工程は、複数の前記チップ領域に対して一括して実施する。
[3] 請求項 2記載の半導体集積回路装置の製造方法にお 、て、
前記 (d)工程は、すべての前記チップ領域に対して一括して実施する。
[4] 請求項 3記載の半導体集積回路装置の製造方法にお 、て、
前記 (d)工程では、前記整形治具をすベての前記突起電極に押し当て、すべての 前記突起電極の高さを揃える。
[5] 請求項 1記載の半導体集積回路装置の製造方法にお!、て、 (f)前記 (d)工程の前に、前記複数の突起電極の外観を検査し、前記複数の突起電 極が前記第 1突起電極となっているか否かを判別する工程、
を含み、
前記 (d)工程は、前記 (f)工程にぉ 、て前記第 1突起電極が見つ力つた前記チッ プ領域に対してのみ、個別に実施する。
[6] 請求項 5記載の半導体集積回路装置の製造方法にお 、て、
前記 (d)工程では、前記整形治具を前記チップ領域内のすべての前記突起電極 に押し当て、前記チップ領域内のすべての前記突起電極の高さを揃える。
[7] 以下の工程を含む半導体集積回路装置の製造方法：
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回 路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の突 起電極が形成された半導体ウェハを用意する工程、
(b)第 1配線が形成された第 1配線基板と、前記複数の突起電極に接触させるため の複数の接触端子および前記複数の接触端子と電気的に接続する第 2配線が形成 され、前記第 2配線が前記第 1配線と電気的に接続し前記複数の接触端子の先端が 前記半導体ウェハの主面に対向して前記第 1配線基板に保持された第 1シートと、 前記第 1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押 圧機構とを有する第 1カードを用意する工程、
(c)平坦な突起電極整形面を有する整形治具を用意する工程、
(d)前記半導体ウェハを切断し、複数の半導体チップへ分割する工程、
(e)前記突起電極整形面を前記半導体チップの前記主面に対向させ、前記複数の 突起電極のうち、高さが規定値より高くなつている第 1突起電極の高さが前記規定値 となるように前記整形治具を前記第 1突起電極に押し当てて前記第 1突起電極を整 形する工程、
(f)前記 (e)工程後、前記複数の接触端子の前記先端を前記複数の突起電極に接 触させて前記半導体集積回路の電気的検査を行う工程。
ここで、前記 ）工程は、前記複数の半導体チップの各々に対して個別に実施し、 前記複数の接触端子の前記先端の各々は、前記第 1シートの主面にて、前記複数 の突起電極のうちの対応するものと対向して配置される。
[8] 請求項 7記載の半導体集積回路装置の製造方法にお 、て、
前記 ）工程では、前記整形治具を 1つの前記チップ領域内のすべての前記突起 電極に押し当て、すべての前記突起電極の高さを揃える。
[9] 請求項 7記載の半導体集積回路装置の製造方法にお 、て、
(g)前記 (e)工程の前に、前記複数の突起電極の外観を検査し、前記複数の突起電 極が前記第 1突起電極となっているか否かを判別する工程、
を含み、
前記 (e)工程は、前記 (g)工程にお!、て前記第 1突起電極が見つかった前記半導 体チップに対してのみ、個別に実施する。
[10] 請求項 9記載の半導体集積回路装置の製造方法にお 、て、
前記 ）工程では、前記整形治具を前記チップ領域内のすべての前記突起電極 に押し当て、前記チップ領域内のすべての前記突起電極の高さを揃える。
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