JP2008002984A - 半導体集積回路装置の製造方法およびプローブカード - Google Patents

Abstract

【課題】半導体集積回路装置の製造技術によって形成された探針を有するプローバを用い、テストパッドが狭ピッチ化したチップに対してもプローブ検査が実現できる技術を提供する。
【解決手段】配線２３と金属膜２１Ａとが接続するスルーホール２４、および配線２７と配線２３とが接続するスルーホール２６がプローブ７Ａ上（平面でプローブ７Ａと重なる位置）に配置されるように薄膜シートを製造する。また、金属膜２１Ａは、プローブ７Ａと平面で重なる位置で表面に窪みが形成されないように形成する。
【選択図】図１０

Description

本発明は、半導体集積回路装置の製造技術およびプローブカードに関し、特に、半導体集積回路装置の電極パッドにプローブカードの探針を押し当てて行う半導体集積回路の電気的検査に適用して有効な技術に関するものである。

日本特開２００２−１３９５５４号公報（特許文献１）、には、半導体集積回路装置の製造技術を用いて形成された探針（接触端子）、絶縁フィルムおよび引き出し用配線を有するプローバにおいて、引き出し用配線と探針とを接続するスルーホールの直下に探針の先端を配置した構造が開示されている。

日本特開２００５−２４３７７号公報（特許文献２）、には、半導体集積回路装置の製造技術を用いて形成された探針、絶縁フィルムおよび引き出し用配線を有するプローバにおいて、引き出し用配線と探針とを接続するスルーホールの直下に探針の先端を配置した構造が開示され、平面でスルーホールが探針より大きい構造が開示されている。

日本特開平７−２８３２８０号公報（特許文献３）、日本特開平８−５０１４６号公報（特許文献４（対応ＰＣＴ国際公開ＷＯ９５−３４０００））、日本特開平８−２０１４２７号公報（特許文献５）、日本特開平１０−３０８４２３号公報（特許文献６）、日本特開平１１−２３６１５号公報（特許文献７（対応米国特許公報ＵＳＰ６，３０５，２３０））、日本特開平１１−９７４７１号公報（特許文献８（対応欧州特許公報ＥＰ１０２２７７５））、日本特開２０００−１５０５９４号公報（特許文献９（対応欧州特許公報ＥＰ０９９９４５１））、日本特開２００１−１５９６４３号公報（特許文献１０）、日本特開２００４−１４４７４２号公報（特許文献１１）、日本特開２００４−１３２６９９号公報（特許文献１２）、日本特開２００４−２８８６７２号公報（特許文献１３）、日本特開２００５−２４３７７号公報（特許文献２）、日本特開２００５−１３６３０２号公報（特許文献１４）、および日本特開２００５−１３６２４６号公報（特許文献１５）には、半導体集積回路装置の製造技術を用いて形成された探針（接触端子）、絶縁フィルムおよび引き出し用配線を有するプローバの構造と、その製造方法と、テストパッドが狭ピッチ化したチップに対してもそのプローバを用いることによってプローブ検査の実施を可能とする技術とが開示されている。
特開２００２−１３９５５４号公報 特開２００５−２４３７７号公報 特開平７−２８３２８０号公報 特開平８−５０１４６号公報 特開平８−２０１４２７号公報 特開平１０−３０８４２３号公報 特開平１１−２３６１５号公報 特開平１１−９７４７１号公報 特開２０００−１５０５９４号公報 特開２００１−１５９６４３号公報 特開２００４−１４４７４２号公報 特開２００４−１３２６９９号公報 特開２００４−２８８６７２号公報 特開２００５−１３６３０２号公報 特開２００５−１３６２４６号公報

半導体集積回路装置の検査技術としてプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。プローブ検査においては、ウエハ出荷対応（品質の差別化）、ＫＧＤ（Known Good Die）対応（ＭＣＰ（Multi-Chip Package）の歩留り向上）、およびトータルコスト低減などの要求から、ウエハ状態でプローブ検査を行う技術が用いられている。

近年、半導体集積回路装置の多機能化が進行し、１個の半導体チップ（以下、単にチップと記す）に複数の回路を作りこむことが進められている。また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（以下、単にチップと記す）の面積を小さくし、半導体ウエハ（以下、単にウエハと記す）１枚当たりの取得チップ数を増加することが進められている。そのため、テストパッド（ボンディングパッド）数が増加するだけでなく、テストパッドの配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。このようなテストパッドの狭ピッチ化に伴って、上記プローブ検査にカンチレバー状の探針を有するプローバを用いようとした場合には、探針をテストパッドの配置位置に合わせて設置することが困難になってしまう課題が存在する。

本発明者らは、半導体集積回路装置の製造技術を用いて形成された探針を有するプローバを用いることにより、テストパッドが狭ピッチ化したチップに対してもプローブ検査が実現できる技術について検討している。その中で、本発明者らは、以下のような課題を見出した。

すなわち、上記探針は、半導体集積回路装置の製造技術を用いて金属膜およびポリイミド膜の堆積や、それらのパターニング等を実施することにより形成された薄膜プローブの一部であり、検査対象であるチップと対向する薄膜プローブの主面側に設けられている。また、探針を形成する金属膜は、プローブ検査時にテストパッドと接触する角錐型の先端部と、その先端部からほぼ水平に延在する引き出し部とから形成され、上層の引き出し用配線と探針とを接続するスルーホールは、この引き出し部に接続している。しかしながら、探針を形成する金属膜にそのような引き出し部が設けられていることにより、狭ピッチ化したテストパッドに対応する位置に探針を形成することが困難になってしまう課題が存在する。

本発明に開示された一つの代表的な発明の一つの目的は、半導体集積回路装置の製造技術によって形成された探針を有するプローバを用い、テストパッドが狭ピッチ化したチップに対してもプローブ検査が実現できる技術を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

１．本発明による半導体集積回路装置の製造方法は、以下の工程を含む：
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程；
（ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有する第１カードを用意する工程；
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
ここで、前記複数の接触端子は、前記複数の接触端子上に形成された絶縁層において、前記複数の接触端子のそれぞれの上部となる領域に開孔された開孔部を通して前記複数の第２配線と電気的に接続され、
前記開孔部は、平面で前記接触端子の内側に配置され、前記接触端子の先端と重なる位置に配置される。

２．また、本発明によるプローブカードは、
第１配線が形成された第１配線基板と、
半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有し、
前記複数の接触端子は、前記複数の接触端子上に形成された絶縁層において、前記複数の接触端子のそれぞれの上部となる領域に開孔された開孔部を通して前記複数の第２配線と電気的に接続され、
前記開孔部は、平面で前記接触端子の内側に配置され、前記接触端子の先端と重なる位置に配置されている。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体集積回路装置の製造技術によって形成された探針を有するプローバにおいて、探針を形成する金属膜のうち、プローブ検査時にテストパッドと接触する角錐型または角錐台形型の先端部と平面で重なる位置の上層に穴部を設け、この穴部で上層の引き出し用配線を金属膜と接続させるので、平面で金属膜を小型化し、その金属膜の先端部を狭ピッチで配置できるようになる。すなわち、テストパッドが狭ピッチ化したチップに対してもプローブ検査を実施することができる。

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。

ウエハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、エピタキシャル基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。

デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。

接触端子またはプローブとは、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部を一体的に形成したものをいう。

接触端子またはプローブとは、各チップ領域上に設けられた電極パッドに接触させて電気的特性の検査を行うための針、プローブ、突起等をいう。

薄膜プローブ（membrane probe）、薄膜プローブカード、または突起針配線シート複合体とは、上記のような検査対象と接触する前記接触端子（突起針）とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、たとえば厚さ１０μｍ〜１００μｍ程度のものをいい、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部（接触端子）を一体的に形成されたもの等を言う。もちろん、プロセスは複雑になるが、一部を別に形成して、後に合体させることも可能である。

プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、プローバもしくは半導体検査装置とは、フロッグリング、プローブカードおよび検査対象となるウエハを載せるウエハステージを含む試料支持系を有する検査装置をいう。

プローブ検査とは、ウエハ工程が完了したウエハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。各チップに分割してから（またはパッケージング完了後）行われる選別テスト（最終テスト）とは区別される。

ポゴピン（POGO pin）またはスプリングプローブとは、接触ピン（プランジャ（接触針））をばね（コイルスプリング）の弾性力で電極（端子）に押し当てる構造を有し、必要に応じてその電極への電気的接続を行うようにした接触針をいい、たとえば金属製の管（保持部材）内に配置されたばねが金属ボールを介して接触ピンへ弾性力を伝える構成となっている。

テスタ（Test System）とは、半導体集積回路を電気的に検査するものであり、所定の電圧および基準となるタイミング等の信号を発生するものをいう。

テスタヘッドとは、テスタと電気的に接続し、テスタより送信された電圧および信号を受け、電圧および詳細なタイミング等の信号を半導体集積回路に対して発生し、ポゴピンなどを介してプローブカードへ信号を送るものをいう。

フロッグリングとは、ポゴピンなどを介してテスタヘッドおよびプローブカードと電気的に接続し、テスタヘッドより送られてきた信号を後述するプローブカードへ送るものをいう。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態を説明するための全図においては、各部材の構成をわかりやすくするために、平面図であってもハッチングを付す場合がある。

また、本願で使用する半導体リソグラフィ技術による薄膜プローブの各詳細については、本発明者および関連する発明者等による以下の特許出願に開示されているので、特に必要な時以外はそれらの内容は繰り返さない。前記特許出願、すなわち、日本特願平６−２２８８５号、日本特開平７−２８３２８０号公報、日本特開平８−５０１４６号公報、日本特開平８−２０１４２７号公報、日本特願平９−１１９１０７号、日本特開平１１−２３６１５号公報、日本特開２００２−１３９５５４号公報、日本特開平１０−３０８４２３号公報、日本特願平９−１８９６６０号、日本特開平１１−９７４７１号公報、日本特開２０００−１５０５９４号公報、日本特開２００１−１５９６４３号公報、日本特許出願第２００２−２８９３７７号（対応米国出願番号第１０／６７６，６０９号；米国出願日２００３．１０．２）、日本特開２００４−１３２６９９号公報、日本特開２００５−２４３７７号公報、日本特開２００４−２８８６７２号公報（対応米国出願番号第１０／７６５，９１７号；米国出願日２００４．１．２９）、日本特開２００４−１４４７４２号公報（対応米国公開番号第２００４／０７０，４１３号）、日本特開２００４−１５７１２７号公報、日本特開２００４−１４４７４２号公報（対応米国公開番号第２００４／０７０，４１３号）、日本特開２００４−１５７１２７号公報、日本特開２００５−１３６２４６号公報（対応米国出願番号第１０／９６８，２１５号；米国出願日２００４．１０．２０）、日本特開２００５−１３６３０２号公報（対応米国出願番号第１０／９６８，４３１号；米国出願日２００４．１０．２０）、日本特許出願第２００４−１１５０４８号、日本特許出願第２００４−２０８２１３号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００４／１７１６０号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００５／４３４４号、日本特許出願第２００４−３７８５０４号、日本特許出願第２００５−１０９３５０号、日本特許出願第２００５−１６８１１２号、日本特許出願第２００５−１８１０８５号、日本特許出願第２００５−１９４５６１号、日本特許出願第２００５−２９１８８６号、日本特許出願第２００５−３２７１８３号、日本特許出願第２００６−２９４６８号、および日本特許出願第２００６−１３６５９６号である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

図１は、本実施の形態のプローブカード（第１カード）の要部断面図である。図１に示すように、本実施の形態のプローブカードは、多層配線基板（第１配線基板）１、薄膜シート（第１シート）２、テスタヘッドＴＨＤ、フロッグリングＦＧＲおよびカードホルダＣＨＤなどから形成されている。テスタヘッドＴＨＤとフロッグリングＦＧＲとの間、およびフロッグリングＦＧＲと多層配線基板１との間は、それぞれ複数本のポゴピンＰＧＰを介して電気的に接続され、それによりテスタヘッドＴＨＤと多層配線基板１との間が電気的に接続されている。カードホルダＣＨＤは、多層配線基板１をプローバに機械的に接続するもので、かつポゴピンＰＧＰからの圧力によって多層配線基板１に反りが生じてしまうことを防ぐ機械的強度を持つ。

図２は本実施の形態のプローブカードの下面の要部平面図であり、図３は図２中のＡ−Ａ線に沿った断面図である。

図２および図３に示すように、本実施の形態のプローブカードは、図１で示した部材の他に、たとえばプランジャ３などを含んでいる。薄膜シート２は押さえリング４によって多層配線基板１の下面に固定され、プランジャ３は多層配線基板１の上面に取り付けられている。多層配線基板１の中央部には開口部５が設けられ、この開口部５内において、薄膜シート２とプランジャ３とは接着リング６を介して接着されている。

薄膜シート２の下面には、たとえば４角錐型または４角錐台形型の複数のプローブ（接触端子）７が形成されている。薄膜シート２内には、プローブ７の各々と電気的に接続し、各々のプローブ７から薄膜シート２の探部まで延在する複数の配線（第２配線）が形成されている。多層配線基板１の下面または上面には、この複数の配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されており、この複数の受け部は、多層配線基板１内に形成された配線（第１配線）を通じて多層配線基板１の上面に設けられた複数のポゴ（POGO）座８と電気的に接続している。このポゴ座８は、テスタからの信号をプローブカードへ導入するピンを受ける機能を有する。

本実施の形態において、薄膜シート２は、たとえばポリイミドを主成分とする薄膜から形成されている。このような薄膜シート２は柔軟性を有することから、本実施の形態では、チップ（半導体集積回路装置）のパッドにすべてのプローブ７を接触させるために、プローブ７が形成された領域（第１領域）の薄膜シート２を上面（裏面）から押圧具（押圧機構）９を介してプランジャ３が押圧する構造となっている。すなわち、プランジャ３内に配置されたばね３Ａの弾性力によって一定の圧力を押圧具９に加えるものである。本実施の形態において、押圧具９の材質としては、４２アロイを例示することができる。

ここで、検査対象のチップ表面に形成されたテストパッド（ボンディングパッド）数が増加すると、それに伴って各テストパッドのそれぞれに信号を送るためのポゴピンＰＧＰの本数が増加することになる。また、ポゴピンＰＧＰの本数が増加することによって、多層配線基板１に加わるポゴピンＰＧＰからの圧力も増加することになるので、多層配線基板１の反りを防ぐためにカードホルダＣＨＤを厚くする必要が生じる。さらに、薄膜シート２に形成された各プローブ７を対応するテストパッドに確実に接触させるために、薄膜シート２の中心領域ＩＡ（図３参照）および接着リングを境に外周側となり中心領域ＩＡを取り囲む外周領域ＯＡ（図３参照）のそれぞれに張力を加える構造とした場合には、多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴ（図１参照）に限界が生じる。その高さＨＴの限界値よりカードホルダＣＨＤの厚さのほうが大きくなった場合には、薄膜シート２がカードホルダＣＨＤ内に埋もれてしまうことになり、プローブ７をテストパッドに確実に接触させることができなくなる不具合が懸念される。

そこで、本実施の形態では、上記薄膜シート２の中心領域ＩＡのみに張力を加えた状態で薄膜シート２と接着リング６とを接着し、外周領域ＯＡには張力を加えない構造とする。この時、接着リング６の材質としては、Ｓｉ（シリコン）と同程度の熱膨張率の金属（たとえば、４２アロイ）を選択し、薄膜シート２と接着リング６とを接着する接着剤としては、エポキシ系接着剤を用いることを例示できる。それにより、上記薄膜シート２のプローブ面までの高さＨＴを規定する接着リング６の高さを高くすることができるので、その高さＨＴも高くなり、薄膜シート２がカードホルダＣＨＤ内に埋もれてしまう不具合を避けることができる。すなわち、カードホルダＣＨＤが厚くなった場合でも、プローブ７をテストパッドに確実に接触させることが可能となる。

上記のような手段を用いる代わりに、図４に示すように、多層配線基板１の中央部に補助基板ＳＢを取り付け、その補助基板ＳＢに薄膜シート２を取り付ける構造として、多層配線基板１の表面から薄膜シート２のプローブ面までの高さＨＴを向上させてもよい。多層配線基板１と同様に、補助基板ＳＢ内には複数の配線が形成され、さらにこれら配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されている。多層配線基板１に設けられた受け部と補助基板ＳＢに設けられた受け部とは、たとえばそれぞれ対応するもの同士がはんだによって電気的に接続されている。はんだを用いる代わりに、異方性導電ゴムを介して多層配線基板１と補助基板ＳＢとを圧着する手段、もしくは多層配線基板１および補助基板ＳＢのそれぞれの表面に上記受け部と電気的に接続するＣｕ（銅）めっき製の突起部を形成し、対応する突起部同士を圧着する手段を用いてもよい。

本実施の形態において、上記プローブカードを用いてプローブ検査（電気的検査）を行う対象としては、ＬＣＤ（Liquid Crystal Display）ドライバが形成されたチップを例示することができる。図５は、それら複数のチップ（チップ領域）１０が区画されたウエハＷＨの平面図である。なお、本実施の形態のプローブカードを用いたプローブ検査は、これら複数のチップ１０が区画されたウエハＷＨに対して行うものである。また、図６は、そのチップ１０の平面と、その一部を拡大したものを図示している。このチップ１０は、たとえば単結晶シリコン基板からなり、その主面にはＬＣＤドライバ回路（半導体集積回路）が形成されている。また、チップ１０の主面の周辺部には、ＬＣＤドライバ回路と電気的に接続する多数のパッド（テストパッド（第１電極））１１、１２が配置されており、図５中におけるチップ１０の上側の長辺および両短辺に沿って配列されたパッド１１は出力端子となり、チップ１０の下側の長辺に沿って配列されたパッド１２は入力端子となっている。ＬＣＤドライバの出力端子数は入力端子数より多いことから、隣り合ったパッド１１の間隔をできる限り広げるために、パッド１１はチップ１０の上側の長辺および両短辺に沿って２列で配列され、チップ１０の上側の長辺および両短辺に沿って互いの列のパッド１１が互い違いに配列されている。本実施の形態において、隣り合うパッド１１が配置されているピッチＬＰは、たとえば約４０μｍ以下である。また、本実施の形態において、パッド１１は平面矩形であり、チップ１０の外周と交差（直交）する方向に延在する長辺の長さＬＡは約１００μｍであり、チップ１０の外周に沿って延在する短辺の長さＬＢは約１８μｍである。また、隣り合うパッド１１が配置されているピッチＬＰが約４０μｍであり、パッド１１の短辺の長さＬＢが約１８μｍであることから、隣り合うパッド１１の間隔は約２２μｍとなる。

パッド１１、１２は、たとえばＡｕ（金）から形成されたバンプ電極（突起電極）であり、チップ１０の入出力端子（ボンディングパッド）上に、電解めっき、無電解めっき、蒸着あるいはスパッタリングなどの方法によって形成されたものである。図７は、パッド１１の斜視図である。パッド１１の高さＬＣは約２５μｍであり、パッド１２も同程度の高さを有する。

また、上記チップ１０は、ウエハの主面に区画された多数のチップ領域に半導体製造技術を使ってＬＣＤドライバ回路（半導体集積回路）や入出力端子（ボンディングパッド）を形成し、次いで入出力端子上に上記の方法でパッド１１、１２を形成した後、ウエハをダイシングしてチップ領域を個片化することにより製造することができる。また、本実施の形態において、上記プローブ検査は、ウエハをダイシングする前に各チップ領域に対して実施するものである。なお、以後プローブ検査（パッド１１、１２とプローブ７とが接触する工程）を説明する際に、特に明記しない場合には、チップ１０はウエハをダイシングする前の各チップ領域を示すものとする。

図８は、上記チップ１０の液晶パネルへの接続方法を示す要部断面図である。図８に示すように、液晶パネルは、たとえば主面に画素電極１４、１５が形成されたガラス基板１６、液晶層１７、および液晶層１７を介してガラス基板１６と対向するように配置されたガラス基板１８などから形成されている。本実施の形態においては、このような液晶パネルのガラス基板１６の画素電極１４、１５に、それぞれパッド１１、１２が接続するようにチップ１０をフェイスダウンボンディングすることによって、チップ１０を液晶パネルへ接続することを例示できる。

図９は上記薄膜シート２の下面のプローブ７が形成された領域の一部を拡大して示した要部平面図であり、図１０は図９中のＰＡで表した領域を拡大して示した要部平面図であり、図１１は図９中のＢ−Ｂ線に沿った要部断面図である。

上記プローブ７は、薄膜シート２中にて平面四角形状にパターニングされた金属膜２１Ａ、２１Ｂの一部であり、金属膜２１Ａ、２１Ｂのうちの薄膜シート２の下面に４角錐型または４角錐台形型に飛び出した部分である。プローブ７は、薄膜シート２の主面において上記チップ１０に形成されたパッド１１、１２の位置に合わせて配置されており、図９ではパッド１１に対応するプローブ７の配置について示している。これらプローブ７のうち、プローブ７Ａは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周に近い配列（以降、第１列と記す）のパッド１１に対応し、プローブ７Ｂは、２列で配列されたパッド１１のうちの相対的にチップ１０の外周から遠い配列（以降、第２列と記す）のパッド１１に対応している。ここで、図１２は、プローブ検査時にプローブ７とパッド１１、１２が接触した時における、平面でのプローブ７Ａ、７Ｂとパッド１１との位置関係（プローブ７Ａ、７Ｂのパッド１１との接触位置）を示した平面図である。また、最も近い位置に存在するプローブ７Ａとプローブ７Ｂとの間の距離は、図１２が記載された紙面の左右方向の距離ＬＸと上下方向の距離ＬＹとで規定され、距離ＬＸは前述の隣り合うパッド１１が配置されているピッチＬＰの半分の約２０μｍとなる。また、本実施の形態において、距離ＬＹは、約４５μｍとなる。

金属膜２１Ａ、２１Ｂは、たとえば下層からロジウム膜およびニッケル膜が順次積層して形成されている。金属膜２１Ａ、２１Ｂ上にはポリイミド膜（絶縁層）２２が成膜され、ポリイミド膜２２上には各金属膜２１Ａ、２１Ｂと電気的に接続する配線（第２配線）２３が形成されている。配線２３は、ポリイミド膜２２に形成されたスルーホール（開孔部）２４の底部で金属膜２１Ａ、２１Ｂと接触している。また、ポリイミド膜２２および配線２３上には、ポリイミド膜２５が成膜されている。ポリイミド膜２５には一部の配線２３に達するスルーホール（開孔部）２６が選択的に形成され、ポリイミド膜２２上にはスルーホール２６の底部で配線２３と接触する配線（第２配線）２７が形成されている。ポリイミド膜２５および配線２７上には、ポリイミド膜２８が成膜されている。

上記したように、金属膜２１Ａ、２１Ｂの一部は４角錐型または４角錐台形型に形成されたプローブ７Ａ、７Ｂとなる。このような４角錐型または４角錐台形型のプローブ７Ａ、７Ｂの底面の一辺（ポリイミド膜２２との境界線）の長さＬ７Ａ（図１０参照）は、図１２に示した最も近い位置に存在するプローブ７Ａとプローブ７Ｂとの間の距離ＬＹ、ＬＹに基づいて決定するものであり、本実施の形態においては、２０μｍ〜５０μｍ程度とすることを例示できる。なお、図１０においては、プローブ７Ａの平面図を用いてその長さＬ７Ａを示しているが、長さＬ７Ａはプローブ７Ｂにおいても同様である。

図９〜図１２に示すように、本実施の形態では、スルーホール２４、２６がプローブ７Ａ、７Ｂ上（平面でプローブ７Ａ、７Ｂと重なる位置）に配置されるように薄膜シート２を製造する。また、金属膜２１Ａ、２１Ｂは、プローブ７Ａ、７Ｂと平面で重なる位置で表面（第１表面）に窪みが形成されないように形成されている。そのような窪みが形成されていると、ポリイミド膜２２（図１１参照）にスルーホール２４を形成する際にマスクとして用いたフォトレジスト膜等の残渣が窪みに残りやすくなり、残ってしまった場合には配線２３とプローブ７Ａ、７Ｂとの間で導通不良を引き起こしてしまう虞がある。また、その窪みは、配線２３の表面にも反映されて現れてしまうことから、上層のポリイミド膜２５にスルーホール２６を形成する際にマスクとして用いたフォトレジスト膜等の残渣が配線２３の表面に現れた窪みに残りやすくなる。そのため、その残渣が残ってしまった場合には、配線２７と配線２７との間で導通不良を引き起こしてしまう虞がある。このようなフォトレジスト膜等の残渣は、窪みの深さが深くなるのほど残りやすくなり、すべての窪みの深さにばらつきがあることから、たとえば約１５００ピン以上のすべてのプローブ７Ａ、７Ｂの表面から除去することが困難である。そこで、本実施の形態では、そのような窪みを発生させないように金属膜２１Ａ、２１Ｂを形成するものであり、その工程の詳細については後述する。

また、本実施の形態では、前述のようにスルーホール２４がプローブ７Ａ、７Ｂ上（平面でプローブ７Ａ、７Ｂと重なる位置）に配置されるように薄膜シート２が製造されている。そのため、金属膜２１Ａ、２１Ｂにスルーホール２４を接続させるための領域を確保する必要がなくなるので、金属膜２１Ａ、２１Ｂの平面サイズを大幅に小型化することが可能となる。また、スルーホール２６についても、平面でプローブ７Ａ、７Ｂおよびスルーホールと重なる位置に配置することにより、配線２３からスルーホール２６を接続させるための領域を省略する。

それにより、プローブ７Ａ、７Ｂをさらに狭ピッチで配置することが可能となるので、パッド１１、１２がさらに狭ピッチで配置されたチップ１０のプローブ検査にも本実施の形態の薄膜シート２を備えたプローブカードを用いることが可能となる。

ところで、プローブを狭ピッチで配置できないことから、チップ側のパッド（テストパッド）もプローブに合わせたピッチでの配置となってしまい、パッド配置の狭ピッチ化、さらにはチップの小型化を阻害してしまう場合がある。一方、本実施の形態によれば、上記のようにスルーホール２４、２６がプローブ７Ａ、７Ｂ上に配置されるように薄膜シート２が製造され、プローブ７Ａ、７Ｂを狭ピッチで配置することが可能な構造となっている。そのため、チップ１０側では、パッド１１、１２の配置の狭ピッチ化が阻害されなくなる。すなわち、パッド１１、１２の配置の狭ピッチ化であまったチップ１０の領域を省略することが可能となるので、チップ１０の小型化を実現することが可能となる。

上記の本実施の形態では、図６を用いてパッド１１が２列で配列されている場合について説明したが、図１３に示すように、１列で配列されているチップ１０も存在する。このようにパッド１１が１列で配列されている場合には、パッド１１の短辺の長さＬＢは１５μｍ程度にまで短くなり、隣り合うパッド１１が配置されているピッチＬＰについては、２０μｍ以下となり、最小で１６μｍ程度にまで狭ピッチ化する。図９〜図１１を用いて説明したように、本実施の形態の薄膜シート２が備えるプローブ７Ａ、７Ｂは、パッド１１の狭ピッチ化に対応できる構造となっているので、図１３に示すような小寸法および狭配置ピッチのパッド１１が形成されたチップ１０に対しても薄膜シート２を用いることが可能となり、図１４に示す位置でプローブ７Ａ、７Ｂのそれぞれがパッド１１に接触することになる。

次に、上記の本実施の形態の薄膜シート２の製造工程について図１５〜図２１を用いて説明する。図１５〜図２１は、図９〜図１２を用いて説明した２列のパッド１１（図６参照）に対応したプローブ７Ａ、７Ｂを有する薄膜シート２の製造工程中の要部断面図である。なお、薄膜シートの構造および薄膜シートの製造工程と、上記プローブ７（プローブ７Ａ、７Ｂ）と同様のプローブの構造および製造工程については、日本特願２００３−７５４２９号、日本特願２００３−３７１５１５号、日本特願２００３−３７２３２３号、日本特願２００４−１１５０４８号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００４／１７１６０号、ＰＣＴ出願番号ＰＣＴ／ＪＰ２００５／４３４４号、日本特願２００５−１０９３５０号、日本特願２００５−１６８１１２号、日本特願２００５−１８１０８５号、日本特許出願第２００５−１９４５６１号、日本特許出願第２００５−２９１８８６号、日本特許出願第２００５−３２７１８３号、日本特許出願第２００６−２９４６８号、および日本特許出願第２００６−１３６５９６号にも記載がある。

まず、図１５に示すように、厚さ０．２ｍｍ〜０．８ｍｍ程度のシリコンからなるウエハ３１を用意し、熱酸化法によってこのウエハ３１の両面に膜厚０．５μｍ程度の酸化シリコン膜３２を形成する。続いて、フォトレジスト膜をマスクとしてウエハ３１の主面側の酸化シリコン膜３２をエッチングし、ウエハ３１の主面側の酸化シリコン膜３２にウエハ３１に達する開口部を形成する。次いで、残った酸化シリコン膜３２をマスクとし、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いてウエハ３１を異方的にエッチングすることによって、ウエハ３１の主面に（１１１）面に囲まれた４角錐型または４角錐台形型の穴３３を形成する。

次に、図１６に示すように、上記穴３３の形成時にマスクとして用いた酸化シリコン膜３２をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ３１に熱酸化処理を施すことにより、穴３３の内部を含むウエハ３１の全面に膜厚０．５μｍ程度の酸化シリコン膜３４を形成する。次いで、穴３３の内部を含むウエハ３１の主面に導電性膜３５を成膜する。この導電性膜３５は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜３５上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で金属膜２１Ａ、２１Ｂ（図９〜図１１参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成する。

次に、導電性膜３５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜３５上に硬度の高い導電性膜３７および導電性膜３８を順次堆積する。本実施の形態においては、導電性膜３７をロジウム膜とし、導電性膜３８をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜３７、３８から前述の金属膜２１Ａ、２１Ｂを形成することができる。また、穴３３内の導電性膜３７、３８が前述のプローブ７Ａ、７Ｂとなる。また、前述したように、金属膜２１Ａ、２１Ｂの最上層となる導電性膜３８は、その表面に穴３３の形が反映されたような窪みが形成されないように成膜する。なお、導電性膜３５は、後の工程で除去されるが、その工程については後述する。

金属膜２１Ａ、２１Ｂにおいては、後の工程で前述のプローブ７Ａ、７Ｂが形成された時に、ロジウム膜から形成された導電性膜３７が表面となり、導電性膜３７がパッド１１に直接接触することになる。そのため、導電性膜３７としては、硬度が高く耐磨耗性に優れた材質を選択することが好ましい。また、導電性膜３７はパッド１１に直接接触するため、プローブ７Ａ、７Ｂによって削り取られたパッド１１の屑が導電性膜３７に付着すると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてしまうことが懸念される。そのため、導電性膜３７としては、パッド１１を形成する材料が付着し難い材質を選択することが好ましい。そこで、本実施の形態においては、導電性膜３７として、これらの条件を満たすロジウム膜を選択している。それにより、そのクリーニング工程を省略することができる。

次に、上記金属膜２１Ａ、２１Ｂ（導電性膜３７、３８）の成膜に用いたフォトレジスト膜を除去した後、図１７に示すように、金属膜２１Ａ、２１Ｂおよび導電性膜３５を覆うようにポリイミド膜２２（図１１も参照）を成膜する。続いて、そのポリイミド膜２２に、平面でプローブ７Ａ、７Ｂと重なる位置で金属膜２１Ａ、２１Ｂに達する前述のスルーホール２４を形成する。このスルーホール２４は、フォトレジスト膜をマスクとしたドライエッチング、アルミニウム膜をマスクとしたドライエッチングまたはレーザを用いた穴あけ加工によって形成することができる。この時、金属膜２１Ａ、２１Ｂの最上層となる導電性膜３８の表面に穴３３の形が反映されたような窪みが形成されていると、後の工程でスルーホール２４（図９〜図１１参照）を形成する際のマスク材料の残渣がその窪みに残ってしまう場合がある。このような残渣が残ってしまうと、スルーホール２４の底部にてその残渣がプローブ７Ａ、７Ｂと配線２３（図９〜図１１参照）との間の電気的導通を阻害し、導通不良を引き起こしてしまうことになる。そのため、前述したように、金属膜２１Ａ、２１Ｂの最上層となる導電性膜３８は、その表面に穴３３の形が反映されたような窪みが形成されないように成膜することが望ましい。

次に、図１８に示すように、スルーホール２４の内部を含むポリイミド膜２２上に導電性膜４２を成膜する。この導電性膜４２は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜４２上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜４２に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜４２上に導電性膜４３を成膜する。本実施の形態においては、導電性膜４３として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。

次に、上記フォトレジスト膜を除去した後、導電性膜４３をマスクとして導電性膜４２をエッチングすることにより、導電性膜４２、４３からなる配線２３を形成する。配線２３は、スルーホール２４の底部にて金属膜２１Ａ、２１Ｂと電気的に接続することができる。ここで、本実施の形態では、金属膜２１Ａ、２１Ｂの最上層となる導電性膜３８を、その表面に穴３３の形が反映されたような窪みが形成されないように形成しているので、配線２３の最上層となる導電性膜４３の表面に下層の窪みが形成されてしまうことを防ぐことができる。この時、導電性膜４３の表面に下層の形が反映されたような窪みが形成されていると、後の工程でスルーホール２６（図９〜図１１参照）を形成する際のマスク材料の残渣がその窪みに残ってしまう場合がある。このような残渣が残ってしまうと、スルーホール２６の底部にてその残渣が配線２７（図９〜図１１参照）と配線２３との間の電気的導通を阻害し、導通不良を引き起こしてしまうことになるが、本実施の形態では、その残渣の残留を防いでいるので、配線２７と配線２３との間の導通不良を防ぐことができる。

次に、図１９に示すように、ウエハ３１の主面に前述のポリイミド膜２５を成膜する。続いて、上記スルーホール２４を形成した工程と同様の工程により、一部の配線２３に達するスルーホール２６（図９〜図１１も参照）を形成する。前述したように、このスルーホール２６も平面でプローブ７Ａ、７Ｂと重なる位置に形成する。

次に、図２０に示すように、配線２３を形成した工程と同様の工程により、スルーホール２６の底部で配線２３と接続する配線２７を形成する。続いて、図２１に示すように、ポリイミド膜２５を形成した工程と同様の工程によって、ポリイミド膜２８を形成する。

その後、たとえばフッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ３１の裏面の酸化シリコン膜３４を除去する。続いて、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いたエッチングにより、薄膜シート２を形成するための型材であるウエハ３１を除去する。次いで、酸化シリコン膜３４および導電性膜３５を順次エッチングにより除去し、本実施の形態の薄膜シート２を製造する（図１１参照）。この時、酸化シリコン膜３４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜３５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜３５に含まれる銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ７Ａ、７Ｂを形成する導電性膜３７（図１６参照）であるロジウム膜がプローブ７Ａ、７Ｂの表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ７Ａ、７Ｂにおいては、プローブ７Ａ、７Ｂが接触するパッド１１の材料であるＡｕなどが付着し難く、Ｎｉより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。

必要に応じて、上記スルーホール２４、配線２３およびポリイミド膜２５を形成する工程を繰り返すことによって、さらに配線を多層に形成してもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体集積回路装置の製造方法およびプローブカードは、半導体集積回路装置の製造工程におけるプローブ検査工程に広く適用することができる。

本発明の一実施の形態であるプローブカードの要部断面図である。 本発明の一実施の形態であるプローブカードの下面の要部平面図である。 図２中のＡ−Ａ線に沿った断面図である。 本発明の一実施の形態であるプローブカードの要部断面図である。 本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップ領域が形成された半導体ウエハの平面図である。 本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。 図６に示した半導体チップに形成されたパッドの斜視図である。 図６に示した半導体チップの液晶パネルへの接続方法を示す要部断面図である。 本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平面図である。 図９中の要部を拡大して示した平面図である。 図９中のＢ−Ｂ線に沿った断面図である。 本発明の一実施の形態であるプローブカードを用いて行うプローブ検査時におけるプローブとパッドとの位置関係を説明する要部平面図である。 本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。 本発明の一実施の形態であるプローブカードを用いて行うプローブ検査時におけるプローブとパッドとの位置関係を説明する要部平面図である。 本発明の一実施の形態であるプローブカードを形成する薄膜シートの製造工程を説明する要部断面図である。 図１５に続く薄膜シートの製造工程中の要部断面図である。 図１６に続く薄膜シートの製造工程中の要部断面図である。 図１７に続く薄膜シートの製造工程中の要部断面図である。 図１８に続く薄膜シートの製造工程中の要部断面図である。 図１９に続く薄膜シートの製造工程中の要部断面図である。 図２０に続く薄膜シートの製造工程中の要部断面図である。

符号の説明

１ 多層配線基板（第１配線基板）
２ 薄膜シート（第１シート）
３ プランジャ
３Ａ ばね
４ 押さえリング
５ 開口部
６ 接着リング
７、７Ａ、７Ｂ プローブ（接触端子）
８ ポゴ座
９ 押圧具（押圧機構）
１０ チップ（チップ領域）
１１、１２ パッド（テストパッド（第１電極））
１４、１５ 画素電極
１６ ガラス基板
１７ 液晶層
１８ ガラス基板
２１Ａ、２１Ｂ 金属膜
２２ ポリイミド膜（絶縁層）
２３ 配線（第２配線）
２４ スルーホール（開孔部）
２５ ポリイミド膜
２６ スルーホール（開孔部）
２７ 配線（第２配線）
２８ ポリイミド膜
３１ ウエハ
３２ 酸化シリコン膜
３３ 穴
３４ 酸化シリコン膜
３５ 導電性膜
３７、３８ 導電性膜
４２、４３ 導電性膜
ＣＨＤ カードホルダ
ＦＧＲ フロッグリング
ＩＡ 中心領域
ＯＡ 外周領域
ＰＧＰ ポゴピン
ＳＢ 補助基板
ＴＨＤ テスタヘッド
ＷＨ ウエハ

Claims (11)

1. 以下の工程を含む半導体集積回路装置の製造方法：
   （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程；
   （ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有する第１カードを用意する工程；
   （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程、
   ここで、前記複数の接触端子は、前記複数の接触端子上に形成された絶縁層において、前記複数の接触端子のそれぞれの上部となる領域に開孔された開孔部を通して前記複数の第２配線と電気的に接続され、
   前記開孔部は、平面で前記接触端子の内側に配置され、前記接触端子の先端と重なる位置に配置される。
2. 請求項１記載の半導体集積回路装置の製造方法において、
   前記複数の接触端子の第１表面に窪みが形成されないように、前記複数の接触端子は形成されている。
3. 請求項１記載の半導体集積回路装置の製造方法において、
   隣り合う二つの前記第１電極は、８０μｍ以下のピッチで配置されている。
4. 請求項３記載の半導体集積回路装置の製造方法において、
   隣り合う二つの前記第１電極は、１６μｍ以下のピッチで配置されている。
5. 請求項４記載の半導体集積回路装置の製造方法において、
   前記半導体集積回路は、ＬＣＤドライバ回路である。
6. 請求項１記載の半導体集積回路装置の製造方法において、
   前記複数の接触端子の先端は、一つの前記チップ領域の外周に沿って複数列で配列され、第１列に含まれる前記複数の接触端子の前記先端と第２列に含まれる前記複数の接触端子の前記先端とは、前記チップ領域の前記外周に沿った方向で互い違いに配置されている。
7. 第１配線が形成された第１配線基板と、
   半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する複数の第２配線が形成され、前記複数の第２配線が前記複数の第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第１配線基板に保持された第１シートと、
   前記第１シートのうち前記複数の接触端子が形成された第１領域を裏面側より押圧する押圧機構とを有し、
   前記複数の接触端子は、前記複数の接触端子上に形成された絶縁層において、前記複数の接触端子のそれぞれの上部となる領域に開孔された開孔部を通して前記複数の第２配線と電気的に接続され、
   前記開孔部は、平面で前記接触端子の内側に配置され、前記接触端子の先端と重なる位置に配置されたプローブカード。
8. 請求項７記載のプローブカードにおいて、
   前記複数の接触端子の第１表面に窪みが形成されないように、前記複数の接触端子は形成されている。
9. 請求項７記載のプローブカードにおいて、
   隣り合う二つの前記接触端子の先端は、８０μｍ以下のピッチで配置されている。
10. 請求項９記載のプローブカードにおいて、
    隣り合う二つの前記接触端子の先端は、１６μｍ以下のピッチで配置されている。
11. 請求項７記載のプローブカードにおいて、
    検査対象の半導体ウエハは、複数のチップ領域に区画され、
    前記複数の接触端子の先端は、一つの前記チップ領域の外周に沿って複数列で配列され、第１列に含まれる前記複数の接触端子の前記先端と第２列に含まれる前記複数の接触端子の前記先端とは、前記チップ領域の前記外周に沿った方向で互い違いに配置されている。

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