KR20070084181A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

Abstract

다층 배선 기판(1)의 휘어짐을 방지하기 위한 카드 홀더가 두꺼워지는 것에 수반하여, 박막 시트(2)가 카드 홀더 내에 파묻히게 되어, 프로브(7)를 테스트 패드에 확실하게 접촉시킬 수 없게 되는 문제점을 방지하기 위해, 박막 시트(2)의 중심 영역(IA)에만 장력을 가한 상태에서 박막 시트(2)와 접착 링(6)을 접착하고, 외주 영역(OA)에는 장력을 가하지 않는 구조로 하여, 박막 시트(2)의 프로브면까지의 높이를 규정하는 접착 링(6)의 높이를 높게 함으로써 박막 시트(2)의 프로브면까지의 높이를 높게 한다.

다층 배선 기판, 박막 시트, 프로브, 반도체 웨이퍼, 패드, 압압구

Description

반도체 집적 회로 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은, 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히, 협피치로 다수개의 전극 패드가 배치된 반도체 집적 회로의 전기적 검사에 적용해서 유효한 기술에 관한 것이다.

일본 특개 2001-116796호 공보(특허 문헌 1(대응 유럽 공보 EP1074844))에는, IC 어레이 내의 땜납 볼을 재차 정형하여, IC 어레이 내의 모든 땜납 볼의 접촉 표면을 동일 평면으로 하여, 땜납 볼의 접촉 표면과, IC 기판 사이에, 균일한 오프셋을 제공함으로써, IC 어레이 내의 모든 땜납 범프를, 테스트용의 어레이와 접촉시키는데 필요한 압력을 대폭 저감시키는, IC 디바이스, 혹은 웨이퍼용의 땜납 볼의 테스트 방법 및 장치에 대해서 개시되어 있다.

또한, 일본 특개평 5-283490호 공보(특허 문헌 2)에는, 반도체 웨이퍼 내에 형성된 각 집적 회로 장치의 범프 전극에 대해서 프로브수단의 니들의 접속단을 접촉시켜 집적 회로 장치를 시험 측정 장치에 전기적으로 접속하고, 가압체에 의해 웨이퍼 내의 인접하는 집적 회로 장치의 범프 전극을 압압하여 그 선단부를 변형시켜 높이를 일치시킴으로써, 범프 전극의 높이가 일치된 집적 회로 장치를 프로브수 단을 통해서 균일한 접촉 저항으로 시험 측정 장치에 접속해서 시험 정밀도를 향상시키고, 집적 회로 장치를 실장할 때에도 실장측과의 사이의 접속 저항의 변동을 감소시키는 기술이 있다.

또한, 일본 특개 2001-60758호 공보(특허 문헌 3(대응 미국 특허 공보USP6,391,686))에는, 펀칭되는 복수의 제1 영역 및 제1 영역 사이의 제2 영역을 갖는 베이스 기판과, 베이스 기판의 적어도 상기 제1 영역에 형성된 배선 패턴을 갖는 배선 기판 상에 접착 재료를 설치하고, 그 접착 재료 중 상기 제1 영역 내에 설치된 부분을 상기 제2 영역으로 유동시키면서 압압하고, 제1 영역에서 베이스 기판과 배선 기판과 배선 패턴의 각(角) 구석에 형성된 기포를 제2 영역으로 이동시키면서 접착 재료를 배선 기판에 압착함으로써 제1 영역으로부터 기포를 제거하는 기술에 대해서 개시되어 있다.

또한, 일본 특개평 10-300783호 공보(특허 문헌 4)에는, 복수의 패턴 배선이 필름 상에 형성되고, 또한 이들 패턴 배선의 각 선단이 필름으로부터 돌출 상태로 배치되어 컨택트핀으로 되는 컨택트 프로브에서, 필름의 패턴 배선측의 면에 소정의 복수의 전원 라인으로 이루어지는 전원 라인층을 적층하고, 각 전원 라인은 소정의 패턴 배선에 접속하고, 전원 라인층을 패턴 배선에 대해서 입체적으로 형성함으로써, 대전류를 흐르게 할 수 있는 폭이 넓은 전원 라인의 설계 자유도를 향상시켜, 전원 라인의 발열을 효율적으로 발산시켜 단선을 방지할 수 있는 컨택트 프로브에 대해서 개시되어 있다.

또한, 일본 특개 2001-319953호 공보(특허 문헌 5)에는, 웨이퍼의 척 기구가 히트 플레이트를 구비하고，프로브 카드가 카드 유지구에 재치되며, 카드 유지구가 헤드 플레이트에 고정된 구조를 갖는 프로버에서, 카드 유지구에 히터와 온도 센서를 설치하고, 카드 유지구를 소정의 온도로 가열함으로써, 척 기구의 가열의 영향을 받지 않고 카드 유지구의 온도를 일정하게 유지하여, 온도 변화에 의한 카드 유지구의 변형에 의한 촉침의 위치의 변동을 방지하는 기술에 대해서 개시되어 있다.

또한, 일본 특개 2000-138268호 공보(특허 문헌 6)에는, 웨이퍼 표면에 형성한 반도체 회로를 웨이퍼의 이면으로부터 가열하면서 프로브 카드에 설치한 프로브를 접촉시켜 행하는 검사를, 프로브 카드의 웨이퍼와 접촉하지 않는 면을 가열하면서 행함으로써, 프로브 카드의 열 변형량을 적게 하여, 프로브 테스트의 정밀도를 향상시키는 기술에 대해서 개시되어 있다.

특허 문헌 1:일본 특개 2001-116796호 공보

특허 문헌 2:일본 특개평 5-283490호 공보

특허 문헌 3:일본 특개 2001-60758호 공보

특허 문헌 4:일본 특개평 10-300783호 공보

특허 문헌 5:일본 특개 2001-319953호 공보

특허 문헌 6:일본 특개 2000-138268호 공보

<발명의 개시>

<발명이 해결하고자 하는 과제>

반도체 집적 회로 장치의 검사 기술로서 프로브 검사가 있다. 이 프로브 검사는, 소정의 기능대로 동작하는지의 여부를 확인하는 기능 테스트나, DC 동작 특 성 및 AC 동작 특성의 테스트를 행하여 양품/불량품을 판별하는 테스트 등을 포함한다.

최근, 반도체 집적 회로 장치의 다기능화가 진행되어, 1개의 반도체 칩(이하, 간단하게 칩이라고 함)에 복수의 회로를 만들어 넣는 것이 진행되고 있다. 또한, 반도체 집적 회로 장치의 제조 코스트를 저감하기 위해, 반도체 소자 및 배선을 미세화하여, 반도체 칩(이하, 간단하게 칩이라고 함)의 면적을 작게 하여, 웨이퍼 1매당의 취득 칩수를 증가시키는 것이 진행되고 있다. 그 때문에, 테스트 패드(본딩 패드)수가 증가할 뿐만 아니라, 테스트 패드의 배치가 협피치화되어, 테스트 패드의 면적도 축소되어 가고 있다. 이러한 테스트 패드의 협피치화에 수반하여, 상기 프로브 검사에 캔틸레버 형상의 탐침을 갖는 프로버를 이용하고자 한 경우에는, 탐침을 테스트 패드의 배치 위치에 맞춰 설치하는 것이 곤란하게 되는 과제가 존재한다.

본원에 개시된 하나의 대표적인 발명의 하나의 목적은, 협피치화한 테스트 패드를 갖는 반도체 집적 회로 장치에 대한 전기적 검사를 실현할 수 있는 기술을 제공하는 것에 있다.

또한, 본원에 개시된 하나의 대표적인 발명의 다른 목적은, 프로브 검사 시에서, 탐침과 테스트 패드의 접촉을 확실하게 할 수 있는 기술을 제공하는 것에 있다.

<과제를 해결하기 위한 수단>

본원에서 개시되는 발명 중, 하나의 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.

본 발명에 따른 반도체 집적 회로 장치의 제조 방법은, 이하의 공정을 포함한다.

(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되며, 주면 상에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

(b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하여 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 배선 기판에 상기 제1 시트가 부착된 제1 면과는 반대측의 제2 면으로부터 접촉하고, 상기 복수의 접촉 단자의 각각에 전기 신호를 전달하는 복수의 포고핀과, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 상기 제1 기판으로부터 이격하여 장력을 가하면서 유지하는 접착 링과, 상기 제1 시트 중 상기 제1 영역을 이면으로부터 압압하는 압압 기구와, 상기 제1 배선 기판을 상기 제1 면 방향으로부터 고정하는 제1 고정 기판을 갖는 제1 카드를 준비하는 공정,

(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정.

여기서, 상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주 면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되고,

상기 제1 시트 중 상기 제1 영역을 둘러싸는 제2 영역은, 이완된 상태에서 상기 제1 기판에 유지된다.

또한, 본 발명에 따른 반도체 집적 회로 장치의 제조 방법은, 이하의 공정을 포함한다.

(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되며, 주면 상에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

(b) 제1 배선이 형성된 제1 배선 기판과, 상기 제1 배선 기판의 제1 면의 제3 영역에 부착된 제2 고정 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제2 고정 기판에 유지된 제1 시트와, 상기 제1 배선 기판에 상기 제1 면과는 반대측의 제2 면으로부터 접촉하고, 상기 복수의 접촉 단자의 각각에 전기 신호를 전달하는 복수의 포고핀과, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구와, 상기 제3 영역 이외의 제4 영역에서 상기 제1 배선 기판을 상기 제1 면 방향으로부터 고정하는 제1 고정 기판을 갖는 제1 카드를 준비하는 공정,

(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정.

여기서, 상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치된다.

또한, 본 발명에 따른 반도체 집적 회로 장치의 제조 방법은, 이하의 공정을 포함한다.

(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되며, 주면 상에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

(b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구를 갖는 제1 카드를 준비하는 공정,

(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정.

여기서, 상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되고,

상기 제1 시트에는, 상기 제2 배선 및 상기 복수의 접촉단자로부터 이격한 위치에서 1개 이상의 구멍이 형성되어 있다.

또한, 본 발명에 따른 반도체 집적 회로 장치의 제조 방법은, 이하의 공정을 포함한다.

(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되며, 주면 상에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

(b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구를 갖는 제1 카드를 준비하는 공정,

(c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정.

여기서, 상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되고,

상기 제2 배선은, 제3 배선과, 상기 제3 배선의 상층에 형성되며, 상기 제3 배선과 전기적으로 접속하는 제4 배선을 포함하고,

상기 제4 배선이 형성된 배선층에는, 상기 제3 배선과는 전기적으로 접속하지 않는 제5 배선이 형성되고,

각각의 상기 제3 배선 상에는, 상기 제4 배선 및 상기 제5 배선 중 적어도 한쪽이 형성되어 있다.

또한, 본 발명에 따른 반도체 집적 회로 장치의 제조 방법은, 이하의 공정을 포함한다.

(a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되며, 주면 상에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

(b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구를 갖는 제1 카드를 준비하는 공정,

(c) 제1 온도에서 상기 압압 기구에 의해 상기 제1 시트를 압압하여, 상기 제1 시트에 제1 힘을 가하여 상기 제1 시트 자체의 장력을 완화하는 공정,

(d) 상기 (c) 공정 후, 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정.

여기서, 상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되고,

상기 제1 온도는, 상기 제1 시트에 상기 제1 힘을 가함으로써 상기 제1 시트 자체의 상기 장력이 완화되는 온도이다.

또한, 본원에 개시된 그 밖의 개요를 항으로 나누어 간단히 설명하면, 이하 와 같다.

1. 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 배선 기판에 상기 제1 시트가 부착된 제1 면과는 반대측의 제2 면으로부터 접촉하고, 상기 복수의 접촉 단자의 각각에 전기 신호를 전달하는 복수의 포고핀과, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 상기 제1 기판으로부터 이격하여 장력을 가하면서 유지하는 접착 링과, 상기 제1 시트 중 상기 제1 영역을 이면으로부터 압압하는 압압 기구와, 상기 제1 배선 기판을 상기 제1 면 방향으로부터 고정하는 제1 고정 기판을 갖고, 상기 제1 시트 중 상기 제1 영역을 둘러싸는 제2 영역은, 이완된 상태에서 상기 제1 기판에 유지되어 있는 프로브 카드.

2. 제1 배선이 형성된 제1 배선 기판과, 상기 제1 배선 기판의 제1 면의 제3 영역에 부착된 제2 고정 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제2 고정 기판에 유지된 제1 시트와, 상기 제1 배선 기판에 상기 제1 면과는 반대측의 제2 면으로부터 접촉하고, 상기 복수의 접촉 단자의 각각에 전기 신호를 전달하는 복수의 포고핀과, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구와, 상기 제3 영역 이외의 제4 영역에서 상기 제1 배선 기판을 상기 제1 면 방향으로부터 고정하는 제1 고정 기판을 갖는 프로브 카드.

3. 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구를 갖고, 상기 제2 배선 및 상기 복수의 접촉 단자로부터 이격한 위치에서 1개 이상의 구멍이 형성되어 있는 프로브 카드.

4. 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구를 갖고, 상기 제2 배선은, 제3 배선과, 상기 제3 배선의 상층에 형성되며, 상기 제3 배선과 전기적으로 접속하는 제4 배선을 포함하고, 상기 제4 배선이 형성된 배선층에는, 상기 제3 배선과는 전기적으로 접속하지 않는 제5 배선이 형성되고, 각각의 상기 제3 배선 상에는, 상기 제4 배선 및 상기 제5 배선 중 적어도 한쪽이 형성되어 있는 프로브 카드.

5. 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구를 갖고, 상기 제1 시트는, 상기 제1 배선 기판에 유지된 상황 하에서, 제1 온도에서 상기 압압 기구에 의해 압압되어, 제1 힘이 가해짐으로써 장력이 완화되고, 상기 제1 온도는, 상기 제1 시트에 상기 제1 힘을 가함으로써 상기 제1 시트 자체의 상기 장력이 완화되는 온도인 프로브 카드.

<발명의 효과>

본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.

(1) 협피치화한 테스트 패드를 갖는 반도체 집적 회로 장치에 대한 프로브 검사 시에서, 탐침과 테스트 패드의 접촉을 확실하게 할 수 있다.

(2) 프로브 카드에서 다층 배선 기판의 휘어짐을 억제하는 카드 홀더가 두껍게 된 경우라도, 프로브가 형성된 박막 시트가 카드 홀더 내에 파묻히게 되는 문제점을 피할 수 있다.

도 1은 본 발명의 일 실시 형태인 프로브 카드의 주요부 단면도.

도 2는 본 발명의 일 실시 형태인 프로브 카드의 하면의 주요부 평면도.

도 3은 도 2 중의 A-A선을 따른 단면도.

도 4는 본 발명의 일 실시 형태인 프로브 카드의 주요부 단면도.

도 5는 본 발명의 일 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩의 평면도.

도 6은 도 5에 도시한 반도체 칩에 형성된 패드의 사시도.

도 7은 도 5에 도시한 반도체 칩의 액정 패널에의 접속 방법을 도시하는 주요부 단면도.

도 8은 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.

도 9는 도 8 중의 B-B선을 따른 단면도.

도 10은 도 8 중의 C-C선을 따른 단면도.

도 11은 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부를 확대하여 도시하는 단면도.

도 12는 본 발명의 일 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩의 평면도.

도 13은 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.

도 14는 본 발명의 일 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩에 설치된 범프 전극 상에서 프로브가 접촉하는 위치를 도시한 주요부 평면도.

도 15는 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.

도 16은 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부 평면도.

도 17은 도 16 중의 D-D선을 따른 단면도.

도 18은 도 16 중의 E-E선을 따른 단면도.

도 19는 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트의 제조 공정을 설명하는 주요부 단면도.

도 20은 도 19에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 21은 도 20에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 22는 도 21에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 23은 도 22에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 24는 도 23에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 25는 도 24에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 26은 도 25에 이어지는 박막 시트의 제조 공정 중의 주요부 단면도.

도 27은 프로브 카드를 형성하는 박막 시트의 형성 중에 발생하는 과제를 설명하는 주요부 단면도.

도 28은 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트의 주요부 단면도.

도 29는 프로브 카드의 형성 중에 발생하는 과제를 설명하는 주요부 단면도.

도 30은 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트의 제조 공정 중의 주요부 단면도.

도 31은 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트에서의 탈기용의 구멍의 형성 위치를 설명하는 주요부 평면도.

도 32는 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트에 설치된 더미 배선을 설명하는 평면도.

도 33은 박막 시트를 이용한 프로브 카드의 사용시에 발생하는 과제를 설명하는 주요부 단면도.

도 34는 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트에 작용하는 장력을 완화시키는 방법을 설명하는 주요부 단면도.

도 35는 본 발명의 일 실시 형태인 프로브 카드를 형성하는 박막 시트에서의 탈기용의 구멍의 형성 위치를 설명하는 주요부 평면도.

도 36은 본 발명의 일 실시 형태인 프로브 카드를 이용하여 프로브 검사를 행하는 대상의 반도체 칩 영역이 형성된 반도체 웨이퍼의 평면도.

<발명을 실시하기 위한 최량의 형태>

본원 발명을 상세하게 설명하기 전에, 본원에서의 용어의 의미를 설명하면 다음과 같다.

웨이퍼란, 집적 회로의 제조에 이용하는 단결정 실리콘 기판(일반적으로 거의 평면 원 형상), SOI(Silicon On Insulator) 기판, 사파이어 기판, 글래스 기판, 그 밖의 절연, 반절연 또는 반도체 기판 등 및 그들의 복합적 기판을 말한다. 또 한, 본원에서 반도체 집적 회로 장치라고 할 때는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판 상에 만들어지는 것뿐만 아니라, 특히, 그렇지 않다는 취지가 명시된 경우를 제외하고, TFT(Thin Film Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 글래스 등의 다른 절연 기판상에 만들어지는 것 등도 포함하는 것으로 한다.

디바이스면이란, 웨이퍼의 주면으로서, 그 면에 리소그래피에 의해, 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면을 말한다.

접촉 단자란, 실리콘 웨이퍼를 반도체 집적 회로의 제조에 이용하는 것과 마찬가지인, 웨이퍼 프로세스, 즉 포토리소그래피 기술, CVD(Chemical Vapor Deposition) 기술, 스퍼터링 기술 및 에칭 기술 등을 조합한 패터닝 방법에 의해, 배선층 및 그것에 전기적으로 접속된 선단부를 일체적으로 형성한 것을 말한다.

박막 프로브(membrane probe), 박막 프로브 카드, 또는 돌기침 배선 시트 복합체란, 검사 대상과 접촉하는 상기 접촉 단자(돌기침)와 거기로부터 주회된 배선이 설치되고, 그 배선에 외부 접촉용의 전극이 형성된 박막을 말하며, 예를 들면 두께 10㎛ 내지 100㎛ 정도의 것을 말한다.

프로브 카드란, 검사 대상으로 되는 웨이퍼와 접촉하는 접촉 단자 및 다층 배선 기판 등을 갖는 구조체를 말하며, 반도체 검사 장치란, 프로브 카드 및 검사 대상으로 되는 웨이퍼를 싣는 시료 지지계를 갖는 검사 장치를 말한다.

프로브 검사란, 웨이퍼 공정이 완료된 웨이퍼에 대해서 프로버를 이용하여 행해지는 전기적 시험으로서, 칩 영역의 주면 상에 형성된 전극에 상기 접촉 단자 의 선단을 닿게 하여 반도체 집적 회로의 전기적 검사를 행하는 것을 말하며, 소정의 기능대로 동작하는지의 여부를 확인하는 기능 테스트나 DC 동작 특성 및 AC 동작 특성의 테스트를 행해서 양품/불량품을 판별하는 것이다. 각 칩으로 분할하고 나서(또는 패키징 완료 후) 행해지는 선별 테스트(최종 테스트)와는 구별된다.

테스터(Test System)란, 반도체 집적 회로를 전기적으로 검사하는 것으로, 소정의 전압 및 기준으로 되는 타이밍 등의 신호를 발생하는 것을 말한다.

테스터 헤드란, 테스터와 전기적으로 접속하고, 테스터로부터 송신된 전압 및 신호를 받아, 전압 및 상세한 타이밍 등의 신호를 반도체 집적 회로에 대해서 발생하고, 포고핀 등을 통해서 프로브 카드로 신호를 보내는 것을 말한다.

프로그 링이란, 포고핀 등을 통해서 테스터 헤드 및 프로브 카드와 전기적으로 접속하고, 테스터 헤드로부터 보내져 온 신호를 후술하는 프로브 카드에 보내는 것을 말한다.

프로버란, 프로그 링, 프로브 카드 및 검사 대상으로 되는 웨이퍼를 싣는 웨이퍼 스테이지를 포함하는 시료 지지계를 갖는 검사 장치를 말한다.

이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.

또한，이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백히 특정한 수로 한정 되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것이 아니라, 특정한 수 이상이거나 이하이어도 된다.

또한，이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것이 아닌 것은 물론이다.

마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.

또한, 본 실시 형태를 설명하기 위한 전체 도면에서 동일 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다.

또한, 본 실시 형태에서 이용하는 도면에서는, 평면도이어도 도면을 보기 쉽게 하기 위해 부분적으로 해칭을 하는 경우가 있다.

또한, 본 실시 형태에서는, 절연 게이트형 전계 효과 트랜지스터를 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)도 포함시켜 MISFET(Metal Insulator Semiconductor Field Effect Transistor)라고 부른다.

또한, 본원에서 사용하는 반도체 리소그래피 기술에 의한 박막 프로브의 각 상세에 대해서는, 본 발명자 및 관련된 발명자 등에 의한 이하의 특허 출원에 개시되어 있으므로, 특별히 필요한 때 이외에는 그들 내용은 반복하지 않는다. 상기 특허 출원, 즉, 일본 특원평 6-22885호, 일본 특개평 7-283280호 공보, 일본 특개 평 8-50146호 공보, 일본 특개평 8-201427호 공보, 일본 특원평 9-119107호, 일본 특개평 11-23615호 공보, 일본 특개 2002-139554호 공보, 일본 특개평 10-308423호 공보, 일본 특원평 9-189660호, 일본 특개평 11-97471호 공보, 일본 특개 2000-150594호 공보, 일본 특개 2001-159643호 공보, 일본 특허 출원 제2002-289377호(대응 미국 출원 번호 제10/676,609호; 미국 출원일 2003. 10. 2), 일본 특허 출원 제2002-294376호, 일본 특허 출원 제2003-189949호, 일본 특허 출원 제2003-075429호(대응 미국 출원 번호 제10/765,917호; 미국 출원일 2004. 1. 29), 일본 특허 출원 제2003-344304호, 일본 특허 출원 제2003-371515호, 일본 특허 출원 제2003-372323호, 및 일본 특허 출원 제2004-115048호이다.

이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다.

도 1은, 본 실시 형태의 프로브 카드(제1 카드)의 주요부 단면도이다. 도 1에 도시한 바와 같이, 본 실시 형태의 프로브 카드는, 다층 배선 기판(제1 배선 기판)(1), 박막 시트(제1 시트)(2), 테스터 헤드(THD), 프로그 링(FGR) 및 카드 홀더(제1 고정 기판)(CHD) 등으로 형성되어 있다. 테스터 헤드(THD)와 프로그 링(FGR) 사이, 및 프로그 링(FGR)과 다층 배선 기판(1) 사이는, 각각 복수개의 포고핀(PGP)을 개재하여 전기적으로 접속되고, 그것에 의해 테스터 헤드(THD)와 다층 배선 기판(1) 사이가 전기적으로 접속되어 있다. 카드 홀더(CHD)는, 다층 배선 기판(1)을 프로버에 기계적으로 접속하는 것이며, 또한 포고핀(PGP)으로부터의 압력에 의해 다층 배선 기판(1)에 휘어짐이 발생하게 되는 것을 방지하는 기계적 강도를 갖는다.

도 2는 본 실시 형태의 프로브 카드의 하면의 주요부 평면도이며, 도 3은 도 2 중의 A-A선을 따른 단면도이다.

도 2 및 도 3에 도시한 바와 같이, 본 실시 형태의 프로브 카드는, 도 1에서 도시한 부재 외에, 예를 들면 플런저(3) 등을 포함하고 있다. 박막 시트(2)는 누름 링(4)에 의해 다층 배선 기판(1)의 하면에 고정되고, 플런저(3)는 다층 배선 기판(1)의 상면에 부착되어 있다. 다층 배선 기판(1)의 중앙부에는 개구부(5)가 형성되고, 이 개구부(5) 내에서, 박막 시트(2)와 플런저(3)는 접착 링(6)을 개재하여 접착되어 있다.

박막 시트(2)의 하면에는, 예를 들면 4각추형 또는 4각추 사다리꼴형의 복수의 프로브(접촉 단자)(7)가 형성되어 있다. 박막 시트(2) 내에는, 프로브(7)의 각각과 전기적으로 접속하고, 각각의 프로브(7)로부터 박막 시트(2)의 탐부까지 연장되는 복수의 배선(제2 배선)이 형성되어 있다. 다층 배선 기판(1)의 하면 또는 상면에는, 이 복수의 배선의 단부와 각각 전기적으로 접촉하는 복수의 받이부(도시 생략)가 형성되어 있고, 이 복수의 받이부는, 다층 배선 기판(1) 내에 형성된 배선(제1 배선)을 통해서 다층 배선 기판(1)의 상면에 설치된 복수의 포고(POGO)좌(8)와 전기적으로 접속하고 있다. 이 포고좌(8)는, 테스터로부터의 신호를 프로브 카드에 도입하는 핀을 수용하는 기능을 갖는다.

본 실시 형태에서, 박막 시트(2)는, 예를 들면 폴리이미드를 주성분으로 하는 박막으로 형성되어 있다. 이러한 박막 시트(2)는 유연성을 갖기 때문에, 본 실시 형태에서는, 칩(반도체 집적 회로 장치)의 패드에 모든 프로브(7)를 접촉시키기 위해서, 프로브(7)가 형성된 영역의 박막 시트(2)를 상면(이면)으로부터 압압구(9)를 개재하여 플런저(3)가 압압하는 구조로 되어 있다. 즉, 플런저(3) 내에 배치된 용수철(3A)의 탄성력에 의해 일정한 압력을 압압구(압압 기구)(9)에 가하는 것이다. 본 실시 형태에서, 압압구(9)의 재질로서는, 42얼로이를 예시할 수 있다.

여기서, 검사 대상의 칩 표면에 형성된 테스트 패드(본딩 패드) 수가 증가하면, 그것에 수반하여 각 테스트 패드의 각각에 신호를 보내기 위한 포고핀(PGP)의 개수가 증가하게 된다. 또한，포고핀(PGP)의 개수가 증가함으로써, 다층 배선 기판(1)에 가해지는 포고핀(PGP)으로부터의 압력도 증가하게 되므로, 다층 배선 기판(1)의 휘어짐을 방지하기 위해서 카드 홀더(CHD)를 두껍게 할 필요가 생긴다. 또한, 박막 시트(2)에 형성된 각 프로브(7)를 대응하는 테스트 패드에 확실하게 접촉시키기 위해서, 박막 시트(2)의 중심 영역(제1 영역)(IA)(도 3 참조) 및 접착 링을 경계로 외주측으로 되며 중심 영역(IA)을 둘러싸는 외주 영역(제2 영역)(OA)(도 3 참조)의 각각에 장력을 가하는 구조로 한 경우에는, 다층 배선 기판(1)의 표면으로부터 박막 시트(2)의 프로브면까지의 높이(HT)(도 1 참조)에 한계가 발생하고, 본 발명자들이 행한 실험에 따르면, 높이(HT)의 한계값은 약 3.5㎜이었다. 그 높이(HT)의 한계값보다 카드 홀더(CHD)의 두께 쪽이 크게 된 경우에는, 박막 시트(2)가 카드 홀더(CHD) 내에 파묻히게 되게 되어, 프로브(7)를 테스트 패드에 확실하게 접촉시킬 수 없게 되는 문제점이 염려된다.

따라서, 본 실시 형태에서는, 상기 박막 시트(2)의 중심 영역(IA)에만 장력을 가한 상태에서 박막 시트(2)와 접착 링(6)을 접착하고, 외주 영역(OA)에는 장력 을 가하지 않는 구조로 한다. 이 때, 접착 링(6)의 재질로서는, Si(실리콘)와 동일한 정도의 열팽창률의 금속(예를 들면, 42얼로이)을 선택하고, 박막 시트(2)와 접착 링(6)을 접착하는 접착제로서는, 에폭시계 접착제를 이용하는 것을 예시할 수 있다. 그에 의해, 상기 박막 시트(2)의 프로브면까지의 높이(HT)를 규정하는 접착 링(6)의 높이를 높게 할 수 있으므로, 그 높이(HT)도 높아져, 박막 시트(2)가 카드 홀더(CHD) 내에 파묻히게 되는 문제점을 피할 수 있다. 즉, 카드 홀더(CHD)가 두꺼워진 경우라도, 프로브(7)를 테스트 패드에 확실하게 접촉시키는 것이 가능하게 된다.

상기한 바와 같은 수단을 이용하는 대신에, 도 4에 도시한 바와 같이, 다층 배선 기판(1)의 중앙부(제3 영역)에 보조 기판(제2 고정 기판)(SB)을 부착하고, 그 보조 기판(SB)에 박막 시트(2)를 부착하는 구조로서, 다층 배선 기판(1)의 표면으로부터 박막 시트(2)의 프로브면까지의 높이(HT)를 향상시켜도 된다. 다층 배선 기판(1)과 마찬가지로, 보조 기판(SB) 내에는 복수의 배선이 형성되고, 또한 이들 배선의 단부와 각각 전기적으로 접촉하는 복수의 받이부(도시 생략)가 형성되어 있다. 다층 배선 기판(1)에 설치된 받이부와 보조 기판(SB)에 설치된 받이부는, 예를 들면 각각 대응하는 것끼리 땜납에 의해 전기적으로 접속되어 있다. 땜납을 이용하는 대신에, 이방성 도전 고무를 개재하여 다층 배선 기판(1)과 보조 기판(SB)을 압착하는 수단, 혹은 다층 배선 기판(1) 및 보조 기판(SB)의 각각의 표면에 상기 받이부와 전기적으로 접속하는 Cu(구리) 도금제의 돌기부를 형성하고, 대응하는 돌기부끼리를 압착하는 수단을 이용해도 된다.

본 실시 형태에서, 상기 프로브 카드를 이용하여 프로브 검사(전기적 검사)를 행하는 대상으로서는, LCD(Liquid Crystal Display) 드라이버가 형성된 칩을 예시할 수 있다. 도 36은, 그들 복수의 칩(칩 영역)(10)이 구획된 웨이퍼(WH)의 평면도이다. 또한, 본 실시 형태의 프로브 카드를 이용한 프로브 검사는, 이들 복수의 칩(10)이 구획된 웨이퍼(WH)에 대해서 행하는 것이다. 또한, 도 5는, 그 칩(10)의 평면과, 그 일부를 확대한 것을 도시하고 있다. 이 칩(10)은, 예를 들면 단결정 실리콘 기판으로 이루어지고, 그 주면에는 LCD 드라이버 회로가 형성되어 있다. 또한, 칩(10)의 주면의 주변부에는, LCD 드라이버 회로와 전기적으로 접속하는 다수의 패드(테스트 패드(제1 전극))(11, 12)가 배치되어 있고, 도 5 중에서의 칩(10)의 상측의 긴 변 및 양 짧은 변을 따라 배열된 패드(11)는 출력 단자로 되고, 칩(10)의 하측의 긴 변을 따라 배열된 패드(12)는 입력 단자로 되어 있다. LCD 드라이버의 출력 단자수는 입력 단자수보다 많기 때문에, 인접한 패드(11)의 간격을 가능한 한 넓히기 위해서, 패드(11)는 칩(10)의 상측의 긴 변 및 양 짧은 변을 따라 2열로 배열되고, 칩(10)의 상측의 긴 변 및 양 짧은 변을 따라 서로의 열의 패드(11)가 엇갈리게 배열되어 있다. 본 실시 형태 1에서, 인접하는 패드(11)가 배치되어 있는 피치(LP)는, 예를 들면 약 68㎛이다. 또한, 본 실시 형태에서, 패드(11)는 평면 사각형이며, 칩(10)의 외주와 교차(직교)하는 방향으로 연장되는 긴 변의 길이(LA)는 약 63㎛이고, 칩(10)의 외주를 따라 연장되는 짧은 변의 길이(LB)는 약 34㎛이다. 또한, 인접하는 패드(11)가 배치되어 있는 피치(LP)가 약 68㎛이며, 패드(11)의 짧은 변의 길이(LB)가 약 34㎛이기 때문에, 인접하는 패드(11)의 간격은 약 34㎛로 된다.

패드(11, 12)는, 예를 들면 Au(금)로 형성된 범프 전극(돌기 전극)이며, 칩(10)의 입출력 단자(본딩 패드) 상에, 전해 도금, 무전해 도금, 증착 혹은 스퍼터링 등의 방법에 의해 형성된 것이다. 도 6은, 패드(11)의 사시도이다. 패드(11)의 높이(LC)는 약 15㎛이며, 패드(12)도 동일 정도의 높이를 갖는다.

또한, 상기 칩(10)은, 웨이퍼의 주면에 구획된 다수의 칩 영역에 반도체 제조 기술을 사용하여 LCD 드라이버 회로(반도체 집적 회로)나 입출력 단자(본딩 패드)를 형성하고, 이어서 입출력 단자 상에 상기의 방법으로 패드(11)를 형성한 후, 웨이퍼를 다이싱하여 칩 영역을 개편화함으로써 제조할 수 있다. 또한, 본 실시 형태에서, 상기 프로브 검사는, 웨이퍼를 다이싱하기 전에 각 칩 영역에 대하여 실시하는 것이다. 또한, 이후 프로브 검사(패드(11, 12)와 프로브(7)가 접촉하는 공정)를 설명할 때에, 특별히 명기하지 않는 경우에는, 칩(10)은 웨이퍼를 다이싱하기 전의 각 칩 영역을 나타내는 것으로 한다.

도 7은, 상기 칩(10)의 액정 패널에의 접속 방법을 도시하는 주요부 단면도이다. 도 7에 도시한 바와 같이, 액정 패널은, 예를 들면 주면에 화소 전극(14, 15)이 형성된 글래스 기판(16), 액정층(17), 및 액정층(17)을 개재하여 글래스 기판(16)과 대향하도록 배치된 글래스 기판(18) 등으로 형성되어 있다. 본 실시 형태 1에서는, 이러한 액정 패널의 글래스 기판(16)의 화소 전극(14, 15)에, 각각 패드(11, 12)가 접속하도록 칩(10)을 페이스다운 본딩함으로써, 칩(10)을 액정 패널에 접속하는 것을 예시할 수 있다.

도 8은 상기 박막 시트(2)의 하면의 프로브(7)가 형성된 영역의 일부를 확대하여 도시한 주요부 평면도이며, 도 9는 도 8 중의 B-B선을 따른 주요부 단면도이며, 도 10은 도 8 중의 C-C선을 따른 주요부 단면도이다.

상기 프로브(7)는, 박막 시트(2) 내에서 평면 육각 형상으로 패터닝된 금속막(21A, 21B)의 일부이며, 금속막(21A, 21B) 내의 박막 시트(2)의 하면에 4각추형 또는 4각추 사다리꼴형으로 돌출된 부분이다. 프로브(7)는, 박막 시트(2)의 주면에서 상기 칩(10)에 형성된 패드(11, 12)의 위치에 맞춰 배치되어 있고, 도 8에서는 패드(11)에 대응하는 프로브(7)의 배치에 대해서 도시하고 있다. 이들 프로브(7) 중, 프로브(7A)는, 2열로 배열된 패드(11) 중의 상대적으로 칩(10)의 외주에 가까운 배열(이후, 제1열이라고 함)의 패드(11)에 대응하고, 프로브(7B)는, 2열로 배열된 패드(11) 중의 상대적으로 칩(10)의 외주로부터 먼 배열(이후, 제2열이라고 함)의 패드(11)에 대응하고 있다. 또한, 가장 가까운 위치에 존재하는 프로브(7A)와 프로브(7B) 사이의 거리는, 도 8에 도시된 지면의 좌우 방향의 거리(LX)와 상하 방향의 거리(LY)로 규정되고, 거리(LX)는 전술한 인접하는 패드(11)가 배치되어 있는 피치(LP)의 절반인 약 34㎛로 된다. 또한, 본 실시 형태에서, 거리(LY)는, 약 93㎛로 된다.

금속막(21A, 21B)은, 예를 들면 하층으로부터 로듐막 및 니켈막이 순차적으로 적층되어 형성되어 있다. 금속막(21A, 21B) 상에는 폴리이미드막(22)이 성막되고, 폴리이미드막(22) 상에는 각 금속막(21)과 전기적으로 접속하는 배선(제2 배선)(23)이 형성되어 있다. 배선(23)은, 폴리이미드막(22)에 형성된 스루홀(24)의 저부에서 금속막(21A, 21B)과 접촉하고 있다. 또한, 폴리이미드막(22) 및 배선(23) 상에는, 폴리이미드막(25)이 성막되어 있다.

상기한 바와 같이, 금속막(21A, 21B)의 일부는 4각추형 또는 4각추 사다리꼴형으로 형성된 프로브(7A, 7B)로 되고, 폴리이미드막(22)에는 금속막(21A, 21B)에 이르는 스루홀(24)이 형성된다. 그 때문에, 프로브(7A)가 형성된 금속막(21A) 및 스루홀(24)의 평면 패턴과, 프로브(7B)가 형성된 금속막(21B) 및 스루홀(24)의 평면 패턴이 동일한 방향으로 배치되도록 하면, 인접하는 금속막(21A)과 금속막(21B)이 접촉하게 되어, 프로브(7A, 7B)로부터 각각 독립된 입출력을 얻을 수 없게 되는 문제점이 염려된다. 따라서, 본 실시 형태에서는, 도 8에 도시한 바와 같이, 프로브(7B)가 형성된 금속막(21B) 및 스루홀(24)의 평면 패턴은, 프로브(7A)가 형성된 금속막(21A) 및 스루홀(24)의 평면 패턴을 180°회전한 패턴으로 하고 있다. 그에 의해, 평면에서 프로브(7A) 및 스루홀(24)이 배치된 금속막(21A)의 폭이 넓은 영역과, 평면에서 프로브(7B) 및 스루홀(24)이 배치된 금속막(21B)의 폭이 넓은 영역이, 지면의 좌우 방향의 직선 상에 배치되지 않게 되어, 금속막(21A) 및 금속막(21B)의 평면 순테이퍼 형상의 영역이 지면의 좌우 방향의 직선 상에 배치되게 된다. 그 결과, 인접하는 금속막(21A)과 금속막(21B)이 접촉하게 되는 문제점을 방지할 수 있다. 또한, 협피치로 패드(11)(도 5 참조)가 배치되어도, 그것에 대응한 위치에 프로브(7A, 7B)를 배치하는 것이 가능하게 된다.

본 실시 형태에서는, 도 5를 이용하여 패드(11)가 2열로 배열되어 있는 경우에 대해서 설명했지만, 도 12에 도시한 바와 같이, 1열로 배열되어 있는 칩도 존재 한다. 그러한 칩에 대해서는, 도 13에 도시한 바와 같이, 상기 금속막(21A)의 폭이 넓은 영역이 지면의 좌우 방향의 직선 상에 배치된 박막 시트(2)를 이용함으로써 대응할 수 있다. 또한, 이와 같이 패드(11)가 1열로 배열되어, 예를 들면 칩(10)의 외주와 교차(직교)하는 방향으로 연장되는 긴 변의 길이(LA)가 약 140㎛이고, 칩(10)의 외주를 따라 연장되는 짧은 변의 길이(LB)가 약 19㎛이며, 인접하는 패드(11)가 배치되어 있는 피치(LP)가 약 34㎛이고, 인접하는 패드(11)의 간격이 약 15㎛인 경우에는, 도 5에 도시한 패드(11)에 비해 긴 변이 약 2배 이상으로 되어, 짧은 변 방향에서의 패드(11)의 중심 위치를 도 5에 도시한 패드(11)의 중심 위치와 일치시킬 수 있으므로, 도 8 내지 도 10을 이용하여 설명한 박막 시트(2)를 이용하는 것이 가능해져, 도 14에 도시하는 위치(POS1, POS)에서 프로브(7A, 7B)의 각각이 패드(11)에 접촉되게 된다.

또한, 패드(11)의 수가 더 많은 경우에는, 3열 이상으로 배열되어 있는 경우도 있다. 도 15는 3열로 배열된 패드(11)에 대응한 박막 시트(2)의 주요부 평면도이며, 도 16은 4열로 배열된 패드(11)에 대응한 박막 시트(2)의 주요부 평면도이다. 칩(10)의 사이즈가 동일하면, 패드(11)의 배열수가 증가함에 따라서, 도 8을 이용하여 설명한 거리(LX)가 더 좁아지므로, 상기 금속막(21A, 21B)을 포함하는 금속막이 접촉하게 되는 것이 더 염려된다. 따라서, 도 15 및 도 16에 도시한 바와 같이, 금속막(21A, 21B, 21C, 21D)을, 예를 들면 도 8에 도시한 금속막(21A)의 평면 패턴을 45°회전시킨 것으로 함으로써, 금속막(21A, 21B, 21C, 21D)이 상호 접촉하게 되는 문제점을 방지하는 것이 가능하게 된다. 또한, 여기서는 도 8에 도시 한 금속막(21A)의 평면 패턴을 45°회전시킨 예에 대해서 설명하였지만, 45°로 한정하는 것이 아니라, 금속막(21A, 21B, 21C, 21D)의 서로의 접촉을 방지할 수 있는 것이면 다른 회전각이어도 된다. 또한, 금속막(21C)에는, 프로브(7B)가 대응하는 패드(11)보다 더 칩(10) 내의 내측에 배치된 패드(11)에 대응하는 프로브(7C)가 형성되고, 금속막(21D)에는, 프로브(7C)가 대응하는 패드(11)보다 더 칩(10) 내의 내측에 배치된 패드(11)에 대응하는 프로브(7D)가 형성되어 있다.

여기서, 도 17은 도 16 중의 D-D선을 따른 주요부 단면도이며, 도 18은 도 16 중의 E-E선을 따른 주요부 단면도이다. 도 16에 도시한 바와 같이，4열의 패드(11)에 대응하는 프로브(7A 내지 7D)를 갖는 금속막(21A 내지 21D)을 배치한 경우에는, 금속막(21A 내지 21D)의 각각에 상층으로부터 전기적으로 접속하는 배선의 전부를 동일한 배선층에서 형성하는 것이 곤란해진다. 이것은, 상기 거리(LX)가 좁아짐으로써, 금속막(21A 내지 21D)의 각각끼리가 접촉할 우려가 발생함과 함께, 금속막(21A 내지 21D)에 전기적으로 접속하는 배선끼리도 접촉할 우려가 발생하기 때문이다. 따라서, 본 실시 형태에서는, 도 17 및 도 18에 도시한 바와 같이, 그들 배선을 2층의 배선층(배선(23, 26))으로 형성하는 것을 예시할 수 있다. 또한, 배선(26) 및 폴리이미드막(25) 상에는, 폴리이미드막(27)이 형성되어 있다. 상대적으로 하층의 배선(23)은 폴리이미드막(22)에 형성된 스루홀(24)의 저부에서 금속막(21A, 21C)과 접촉하고, 상대적으로 상층의 배선(26)은 폴리이미드막(22, 25)에 형성된 스루홀(28)의 저부에서 금속막(21B, 21D)과 접촉하고 있다. 그에 의해, 동일한 배선층에서는, 인접하는 배선(23) 또는 배선(26)의 간격을 크게 확보하는 것 이 가능해지므로, 인접하는 배선(23) 또는 배선(26)이 접촉하게 되는 문제점을 방지할 수 있다. 또한, 패드(11)가 5열 이상으로 되고, 그것에 대응하는 프로브수가 증가하여 상기 거리(LX)가 좁아지는 경우에는, 더 다층으로 배선층을 형성함으로써, 배선 간격을 넓혀도 된다.

다음으로, 상기의 본 실시 형태의 박막 시트(2)의 구조에 대해서, 그 제조 공정과 더불어 도 19 내지 도 26을 이용하여 설명한다. 도 19 내지 도 26은, 도 8 내지 도 11을 이용하여 설명한 2열의 패드(11)(도 7 참조)에 대응한 프로브(7A, 7B)를 갖는 박막 시트(2)의 제조 공정 중의 주요부 단면도이다. 또한, 박막 시트의 구조 및 박막 시트의 제조 공정과, 상기 프로브(7)(프로브(7A 내지 7D))와 마찬가지의 프로브의 구조 및 제조 공정에 대해서는, 일본 특원 2003-75429호, 일본 특원 2003-371515호, 일본 특원 2003-372323호, 및 일본 특원 2004-115048호에도 기재가 있다.

우선, 도 19에 도시한 바와 같이, 두께 0.2㎜ 내지 0.6㎜ 정도의 실리콘으로 이루어지는 웨이퍼(31)를 준비하고, 열 산화법에 의해 이 웨이퍼(31)의 양면에 막 두께 0.5㎛ 정도의 산화실리콘막(32)을 형성한다. 계속해서, 포토레지스트막을 마스크로 하여 웨이퍼(31)의 주면측의 산화실리콘막(32)을 에칭하여, 웨이퍼(31)의 주면측의 산화실리콘막(32)에 웨이퍼(31)에 이르는 개구부를 형성한다. 다음으로, 남은 산화실리콘막(32)을 마스크로 하여, 강알칼리 수용액(예를 들면 수산화 칼륨 수용액)을 이용하여 웨이퍼(31)를 이방적으로 에칭함으로써, 웨이퍼(31)의 주면에 (111)면으로 둘러싸인 4각추형 또는 4각추 사다리꼴형의 구멍(33)을 형성한다.

다음으로, 도 20에 도시한 바와 같이, 상기 구멍(33)의 형성 시에 마스크로서 이용한 산화실리콘막(32)을 불산 및 불화 암모늄의 혼합액에 의한 웨트 에칭에 의해 제거한다. 계속해서, 웨이퍼(31)에 열 산화 처리를 실시함으로써, 구멍(33)의 내부를 포함하는 웨이퍼(31)의 전체 면에 막 두께 0.5㎛ 정도의 산화실리콘막(34)을 형성한다. 다음으로, 구멍(33)의 내부를 포함하는 웨이퍼(31)의 주면에 도전성막(35)을 성막한다. 이 도전성막(35)은, 예를 들면 막 두께 0.1㎛ 정도의 크롬막 및 막 두께 1㎛ 정도의 구리막을 순차적으로 스퍼터링법 또는 증착법에 의해 퇴적함으로써 성막할 수 있다. 다음으로, 도전성막(35) 상에 포토레지스트막을 성막하고, 포토리소그래피 기술에 의해 후의 공정에서 금속막(21A, 21B)(도 8 내지 도 10 참조)이 형성되는 영역의 포토레지스트막을 제거하여, 개구부를 형성한다.

다음으로, 도전성막(35)을 전극으로 한 전해 도금법에 의해, 상기 포토레지스트막의 개구부의 저부에 나타난 도전성막(35) 상에 경도가 높은 도전성막(37) 및 도전성막(38)을 순차적으로 퇴적한다. 본 실시 형태에서는, 도전성막(37)을 로듐막으로 하고, 도전성막(38)을 니켈막으로 하는 것을 예시할 수 있다. 여기까지의 공정에 의해, 도전성막(37, 38)으로부터 전술한 금속막(21A, 21B)을 형성할 수 있다. 또한, 구멍(33) 내의 도전성막(37, 38)이 전술한 프로브(7A, 7B)로 된다. 또한, 도전성막(35)은, 후의 공정에서 제거되는데, 그 공정에 대해서는 후술한다.

금속막(21A, 21B)에서는，후의 공정에서 전술한 프로브(7A, 7B)가 형성되었을 때에, 로듐막으로 형성된 도전성막(37)이 표면으로 되어, 도전성막(37)이 패드(11)에 직접 접촉하게 된다. 그 때문에, 도전성막(37)으로서는, 경도가 높고 내 마모성이 우수한 재질을 선택하는 것이 바람직하다. 또한, 도전성막(37)은 패드(11)에 직접 접촉하기 때문에, 프로브(7A, 7B)에 의해 깎아내어진 패드(11)의 부스러기가 도전성막(37)에 부착되면, 그 부스러기를 제거하는 크리닝 공정이 필요로 되어, 프로브 검사 공정이 길어지게 되는 것이 염려된다. 그 때문에, 도전성막(37)으로서는, 패드(11)를 형성하는 재료가 부착되기 어려운 재질을 선택하는 것이 바람직하다. 따라서, 본 실시 형태에서는, 도전성막(37)으로서, 이들 조건을 충족시키는 로듐막을 선택하고 있다. 그에 의해, 그 크리닝 공정을 생략할 수 있다.

다음으로, 상기 금속막(21A, 21B)(도전성막(37, 38))의 성막에 이용한 포토레지스트막을 제거한 후, 도 21에 도시한 바와 같이, 금속막(21A, 21B) 및 도전성막(35)을 덮도록 폴리이미드막(22)(도 9 및 도 10도 참조)을 성막한다. 계속해서, 그 폴리이미드막(22)에 금속막(21A, 21B)에 이르는 전술한 스루홀(24)을 형성한다. 이 스루홀(24)은, 레이저를 이용한 천공 가공 또는 알루미늄막을 마스크로 한 드라이 에칭에 의해 형성할 수 있다.

다음으로, 도 22에 도시한 바와 같이, 스루홀(24)의 내부를 포함하는 폴리이미드막(22) 상에 도전성막(42)을 성막한다. 이 도전성막(42)은, 예를 들면 막 두께 0.1㎛ 정도의 크롬막 및 막 두께 1㎛ 정도의 구리막을 순차적으로 스퍼터링법 또는 증착법에 의해 퇴적함으로써 성막할 수 있다. 계속해서, 그 도전성막(42) 상에 포토레지스트막을 형성한 후에, 그 포토레지스트막을 포토리소그래피 기술에 의해 패터닝하여, 포토레지스트막에 도전성막(42)에 이르는 개구부를 형성한다. 다 음으로, 도금법에 의해, 그 개구부 내의 도전성막(42) 상에 도전성막(43)을 성막한다. 본 실시 형태에서는, 도전성막(43)으로서 구리막, 또는 구리막 및 니켈막을 하층으로부터 순차적으로 퇴적한 적층막을 예시할 수 있다.

다음으로, 상기 포토레지스트막을 제거한 후, 도전성막(43)을 마스크로 하여 도전성막(42)을 에칭함으로써, 도전성막(42, 43)으로 이루어지는 배선(23)을 형성한다. 배선(23)은, 스루홀(24)의 저부에서 금속막(21A, 21B)과 전기적으로 접속할 수 있다.

다음으로, 도 23에 도시한 바와 같이, 웨이퍼(31)의 주면에 전술한 폴리이미드막(25)을 성막한다. 계속해서, 도 24에 도시한 바와 같이, 폴리이미드막(25)의 상면에 두께 12.5㎛ 정도의 폴리이미드 시트(45)를 배치한다. 다음으로, 그 폴리이미드 시트(45)의 상면에 두께 50㎛ 정도의 엘라스토머(46)를 형성한다. 본 실시 형태에서는, 엘라스토머(46)를 형성하는 방법으로서, 액상 엘라스토머를 인쇄 혹은 디스펜서 도포하는 방법, 또는 시트 형상 엘라스토머를 배치하는 방법을 예시할 수 있다. 엘라스토머(46)는, 다수의 프로브(7A, 7B)의 선단이 패드(11)에 접촉할 때의 충격을 완화하면서, 개개의 프로브(7A, 7B)의 선단의 높이의 변동을 국부적인 변형에 의해 흡수하여, 패드(11)의 높이의 변동에 따른 균일한 먹어 들어감에 의해 프로브(7A, 7B)와 패드(11)의 접촉을 실현한다.

다음으로, 도 25에 도시한 바와 같이, 예를 들면 불산과 불화 암모늄의 혼합액을 이용한 에칭에 의해, 웨이퍼(31)의 이면의 산화실리콘막(34)을 제거한다. 계속해서, 강알칼리 수용액(예를 들면 수산화 칼륨 수용액)을 이용한 에칭에 의해, 박막 시트(2)를 형성하기 위한 형재인 웨이퍼(31)를 제거한다. 다음으로, 산화실리콘막(34) 및 도전성막(35)을 순차적으로 에칭에 의해 제거한다. 이 때, 산화실리콘막(34)은 불산 및 불화 암모늄의 혼합액을 이용하여 에칭하고, 도전성막(35)에 포함되는 크롬막은 과망간산 칼륨 수용액을 이용하여 에칭하고, 도전성막(35)에 포함되는 구리막은 알칼리성 구리 에칭액을 이용하여 에칭한다. 여기까지의 공정에 의해, 프로브(7A, 7B)를 형성하는 도전성막(37)(도 20 참조)인 로듐막이 프로브(7A, 7B)의 표면에 나타난다. 전술한 바와 같이, 로듐막이 표면에 형성된 프로브(7A, 7B)에서는, 프로브(7A, 7B)가 접촉하는 패드(11)의 재료인 Au 등이 부착되기 어렵고, Ni보다 경도가 높고, 또한 산화되기 어려워 접촉 저항을 안정시킬 수 있다.

다음으로, 도 26에 도시한 바와 같이, 예를 들면 42얼로이로 형성된 압압구(50)(압압구(9))를 엘라스토머(46) 상에 접착하여 본 실시 형태의 박막 시트(2)를 제조한다.

필요에 따라서, 상기 스루홀(24), 배선(23) 및 폴리이미드막(25)을 형성하는 공정을 반복함으로써, 더욱 배선을 다층으로 형성해도 된다.

그런데, 박막 시트(2)에서 배선을 다층으로 형성하였을 때에는, 도 27에 도시한 바와 같이, 하층의 배선(23) 상에 상층의 배선(제4 배선)(23A)이 형성되는 개소와 형성되지 않는 개소가 생기게 되게 되는 경우가 있다. 이러한 경우, 배선(23A)이 형성되지 않은 개소에서는, 배선(23A)이 없는 분만큼 단차가 형성되어, 배선(23) 상에서 폴리이미드막(25A)의 상면이 내려가, 폴리이미드막(25A)과 폴리이 미드 시트(45) 사이에 공극(SPC)이 형성되게 될 우려가 있다. 이러한 공극(SPC)이 형성되면，프로브 검사 시에 칩(10)(도 5 및 도 12 참조)의 패드(11, 12)에 프로브(7A, 7B)를 접촉시키도록 압압구(압압 기구)(50)가 압압력을 가하였을 때에, 그 압압력을 공극(SPC)이 흡수하게 되어, 프로브(7A, 7B)를 확실하게 패드(11, 12)에 접촉할 수 없게 되는 문제점이 염려된다.

따라서, 본 실시 형태에서는, 배선(23A)이 형성되지 않은 개소에서도, 하층의 배선(23)과는 전기적으로 접속하지 않는 배선(제5 배선)(23B)을 형성하여, 상기 단차가 형성되지 않도록 한다. 그에 의해, 공극(SPC)이 형성되게 되는 것을 방지할 수 있다. 즉, 프로브 검사 시에서는，프로브(7A, 7B)를 확실하게 패드(11, 12)에 접촉시키는 것이 가능하게 된다.

또한, 도 29에 도시한 바와 같이, 상기 공정에 의해 형성한 박막 시트(2)를 프로브 카드에 조립할 때에는, 폴리이미드 시트(45)의 박막 시트(2) 상에의 배치 시 및 엘라스토머(46)의 형성 시에, 각각의 계면에 공기(AR)가 말려 들어가게 될 우려가 있다. 이러한 공기(AR)가 말려 들어가게 된 경우에는, 프로브 검사 시의 고온 분위기 중에서 공기(AR)가 팽창하여 압압구(50)로부터의 압압력을 팽창한 공기(AR)가 흡수하여, 프로브(7)(7A, 7B)를 확실하게 패드(11, 12)에 접촉할 수 없게 되는 문제점이 염려된다. 또한, 도 29 중에서는, 프로브 카드의 구조와 공기의 말려 들어감에 관한 문제점의 관계를 알기 쉽게 하기 위해, 폴리이미드 시트(45), 엘라스토머(46) 및 압압구(50)(압압구(9))에 대해서는, 박막 시트(2)로부터 나누어 기재하고 있다.

따라서, 본 실시 형태에서는, 도 30에 도시한 바와 같이, 박막 시트(2)를 형성할 때에, 프로브(7)(7A, 7B), 금속막(21A, 21B), 및 배선(23, 23A, 23B)이 형성되어 있는 부분을 피하여 박막 시트(2)의 프로브면(프로브(7)(7A, 7B)가 형성된 면)으로부터 압압구(50)(압압구(9))에 달하는 직경이 100㎛ 내지 150㎛ 정도인 구멍(THL)을 형성한다. 이 구멍(THL)은, 예를 들면 레이저를 이용한 천공 가공에 의해 형성할 수 있다. 이러한 구멍(THL)을 형성해 둠으로써, 공기(AR)가 박막 시트(2) 내에 말려 들어가게 된 경우라도 구멍(THL)으로부터 공기(AR)를 탈기할 수 있다. 즉, 프로브 검사 시에는, 프로브(7)(7A, 7B)를 확실하게 패드(11, 12)에 접촉시키는 것이 가능하게 된다.

여기서, 도 31은, 박막 시트(2)에서의 상기 구멍(THL)의 형성 위치를 설명하는 주요부 평면도이다. 도 31 중에서 점선으로 나타낸 영역은, 칩(10)의 외형에 대응하는 영역(10A)이다. 또한 얼라인먼트 마크(AM)는, 프로브 카드의 조립 시에서의 위치 정렬, 및 프로브 검사 시에서의 칩(10)과의 위치 정렬에 이용된다. 전술한 바와 같이, 구멍(THL)은, 프로브(7)(7A, 7B), 금속막(21A, 21B), 및 배선(23, 23A, 23B)이 형성되어 있는 부분을 피하여 형성된다. 또한, 도 31 중에서 G1(지면 좌우 방향) 및 G2(지면 상하 방향)로 나타내어지는 영역(10A)의 외단부로부터의 부분에 프로브(7)(7A, 7B), 금속막(21A, 21B), 및 배선(23, 23A, 23B)이 형성되어 있기 때문에, 이 G1 및 G2로 나타내어지는 영역보다 내측에 구멍이 형성된다. 본 실시 형태에서는, 지면 좌우 방향에서의 2개의 얼라인먼트 마크(AM) 사이의 거리를 X1로 하였을 때에, 그 2개의 얼라인먼트 마크(AM) 사이에서 X1/12, X1/6, X1/6, X1/6, X1/6, X1/6, 및 X1/12의 간격으로 구멍(THL)을 배치하는 것을 예시할 수 있다. 또한, 영역(10A)의 중앙에 구멍(THL)을 배치해도 된다.

그런데, 본 실시 형태의 박막 시트(2)에는, 프로브 검사시에 프로브(7)(7A, 7B)를 확실하게 패드(11, 12)에 접촉시키는 것을 목적으로 하여, 박막 시트(2)의 전체 면에서 강성을 균일하게 하기 위해, 도 32에 도시한 바와 같은 더미 배선(DL)을 박막 시트(2)의 전체 면에 형성하고 있다. 이 더미 배선(DL)은, 프로브 검사에 관계되는 배선이나 프로브(7)(7A, 7B)와는 전기적으로 접속하고 있지 않다. 이러한 더미 배선(DL)이 형성되어 있는 상황 하에서, 칩(10)의 표면에 형성된 테스트 패드(패드(11, 12))수가 증가하면, 박막 시트(2) 내에 형성된 배선수도 증가하여, 박막 시트(2)의 강성이 더욱 증가된다. 그 때문에, 도 33에 도시한 바와 같이, 박막 시트(2)에 작용하는 장력이 커지게 되어, 압압구(50)(압압구(9))에 의한 압압에 의해, 프로브(7) 중 접착 링(6)에 가까운 프로브(7C)일수록 압압구(50)(압압구(9)) 방향(지면 위 방향)으로 인장되게 된다. 그에 의해, 프로브(7C)에 대해서는, 확실하게 패드(11, 12)에 접촉할 수 없게 되는 문제점이 염려된다. 도 32 중에서 나타내는 영역(CN)에는, 평면에서 폴리이미드 시트(45)의 각부가 접촉하게 되므로, 특히 장력이 작용하여, 영역(CN)에서의 프로브(7C)는 특히 압압구(50)(압압구(9)) 방향(지면 위 방향)으로 인장되게 된다.

따라서, 본 실시 형태에서는, 프로브 카드를 실제로 프로브 검사에서 이용하기 전에, 고온(제1 온도) 분위기 하에서 박막 시트(2)에 강한 장력(제1 힘)을 가하여, 박막 시트(2) 자체의 장력을 약하게 해 둔다. 예를 들면, 도 34에 도시한 바 와 같이, 100℃ 이상의 고온 분위기 하에서, 압압구(50)(압압구(9))를 프로브 검사 유지의 조정 치수보다 크게 밀어 내어, 프로브 검사 시보다 강한 장력이 박막 시트(2)에 가해지도록 한다. 이 상태에서 웨이퍼(WH)에 프로브(7)(7A, 7B)를 접촉시켜 수시간 방치하여, 박막 시트(2) 자체의 장력을 완화한다. 이 때, 박막 시트(2) 자체의 장력을 너무 완화시키지 않도록 하기 위해, 1번으로 원하는 장력(제1 장력)까지 완화시키는 것이 아니라, 수회로 나누어 실시하고, 그 때마다 박막 시트(2) 자체의 장력이 어느 정도로 되었는지 측정하고, 조금씩 목적의 장력까지 근접해 간다. 그에 의해, 프로브 검사 시에 박막 시트(2) 자체의 장력의 영향으로 프로브(7)(7A, 7B)가 압압구(50)(압압구(9)) 방향(지면 위 방향)으로 인장되어, 프로브(7)를 패드(11, 12)에 접촉할 수 없게 되는 것을 방지할 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.

상기 실시 형태에서는, 박막 시트를 이용한 프로브 카드에 의해 프로브 검사를 행하는 대상이 LCD 드라이버가 형성된 칩인 경우에 대해 설명했지만, 로직 회로가 형성된 칩이어도 된다. 그에 의해, 칩의 평면 외형이 LCD 드라이버의 경우보다 정방형에 근접한 경우에는, 박막 시트에 형성하는 구멍(THL)은, 도 35에 도시한 바와 같은 위치에서 형성하는 것을 예시할 수 있다. 즉, 칩의 외형에 대응하는 영역(10A)의 지면 좌우 방향에서는, 영역(10A)의 외단부로부터 G1로 나타내어지는 부분을 제외한 길이를 X2로 하고, 영역(10A)의 지면 상하 방향에서는, 영역(10A)의 외단부로부터 G2로 나타내어지는 부분을 제외한 길이를 Y2로 하고, 평면에서 상대적으로 외주에 배치되는 구멍(THL)은, 지면 좌우 방향에서 X2/6, X2/3, X2/3, 및 X2/6의 간격으로 배치하고, 지면 상하 방향에서 Y2/6, Y2/3, Y2/3, 및 Y2/6의 간격으로 배치하는 것이다. 또한, 평면에서 상대적으로 내주에 배치되는 구멍(THL)은, 지면 좌우 방향에서 X2/4, X2/4, X2/4, 및 X2/4의 간격으로 배치하고, 지면 상하 방향에서 Y2/4, Y2/4, Y2/4, 및 Y2/4의 간격으로 배치하는 것이다. 또한, 영역(10A)의 중앙에 구멍(THL)을 배치해도 된다.

본 발명의 반도체 집적 회로 장치의 제조 방법은, 예를 들면 반도체 집적 회로 장치의 제조 공정에서의 프로브 검사 공정에 널리 적용할 수 있다.

Claims (21)

1. (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되며, 주면 상에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

   (b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하여 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 배선 기판에 상기 제1 시트가 부착된 제1 면과는 반대측의 제2 면으로부터 접촉하고, 상기 복수의 접촉 단자의 각각에 전기 신호를 전달하는 복수의 포고핀과, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 상기 제1 기판으로부터 이격하여 장력을 가하면서 유지하는 접착 링과, 상기 제1 시트 중 상기 제1 영역을 이면으로부터 압압하는 압압 기구와, 상기 제1 배선 기판을 상기 제1 면 방향으로부터 고정하는 제1 고정 기판을 갖는 제1 카드를 준비하는 공정, 및

   (c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정

   을 포함하고,

   상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되고,

   상기 제1 시트 중 상기 제1 영역을 둘러싸는 제2 영역은, 이완된 상태에서 상기 제1 기판에 유지되는 반도체 집적 회로 장치의 제조 방법.
2. 제1항에 있어서,

   상기 제1 시트의 상기 제1 영역이 상기 제1 기판으로부터 이격하는 거리는, 상기 제1 고정 기판의 두께보다 큰 반도체 집적 회로 장치의 제조 방법.
3. 제1항에 있어서,

   상기 제1 시트에는, 상기 제2 배선 및 상기 복수의 접촉 단자로부터 이격한 위치에서 1개 이상의 구멍이 형성되어 있는 반도체 집적 회로 장치의 제조 방법.
4. 제3항에 있어서,

   상기 (c) 공정 시에, 상기 제1 시트 중의 기포를 상기 구멍으로부터 상기 제1 시트 밖으로 탈기하는 반도체 집적 회로 장치의 제조 방법.
5. 제1항에 있어서,

   상기 제2 배선은, 제3 배선과, 상기 제3 배선의 상층에 형성되며, 상기 제3 배선과 전기적으로 접속하는 제4 배선을 포함하고,

   상기 제4 배선이 형성된 배선층에는, 상기 제3 배선과는 전기적으로 접속하 지 않는 제5 배선이 형성되고,

   각각의 상기 제3 배선 상에는, 상기 제4 배선 및 상기 제5 배선 중 적어도 한쪽이 형성되어 있는 반도체 집적 회로 장치의 제조 방법.
6. 제1항에 있어서,

   상기 (c) 공정 전에,

   (d) 제1 온도에서 상기 압압 기구에 의해 상기 제1 시트를 압압하여, 상기 제1 시트에 제1 힘을 가하여 상기 제1 시트 자체의 장력을 완화하는 공정을 포함하고,

   상기 제1 온도는, 상기 제1 시트에 상기 제1 힘을 가함으로써 상기 제1 시트 자체의 상기 장력이 완화되는 온도인 반도체 집적 회로 장치의 제조 방법.
7. (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되며, 주면 상에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

   (b) 제1 배선이 형성된 제1 배선 기판과, 상기 제1 배선 기판의 제1 면의 제3 영역에 부착된 제2 고정 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제2 고정 기판에 유지된 제 1 시트와, 상기 제1 배선 기판에 상기 제1 면과는 반대측의 제2 면으로부터 접촉하고, 상기 복수의 접촉 단자의 각각에 전기 신호를 전달하는 복수의 포고핀과, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구와, 상기 제3 영역 이외의 제4 영역에서 상기 제1 배선 기판을 상기 제1 면 방향으로부터 고정하는 제1 고정 기판을 갖는 제1 카드를 준비하는 공정, 및

   (c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정

   을 포함하고,

   상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되는 반도체 집적 회로 장치의 제조 방법.
8. 제7항에 있어서,

   상기 제1 시트의 상기 제1 영역이 상기 제1 기판으로부터 이격하는 거리는, 상기 제1 고정 기판의 두께보다 큰 반도체 집적 회로 장치의 제조 방법.
9. 제7항에 있어서,

   상기 제1 시트에는, 상기 제2 배선 및 상기 복수의 접촉 단자로부터 이격한 위치에서 1개 이상의 구멍이 형성되어 있는 반도체 집적 회로 장치의 제조 방법.
10. 제9항에 있어서,

    상기 (c) 공정 시에, 상기 제1 시트 중의 기포를 상기 구멍으로부터 상기 제1 시트 밖으로 탈기하는 반도체 집적 회로 장치의 제조 방법.
11. 제7항에 있어서,

    상기 제2 배선은, 제3 배선과, 상기 제3 배선의 상층에 형성되며, 상기 제3 배선과 전기적으로 접속하는 제4 배선을 포함하고,

    상기 제4 배선이 형성된 배선층에는, 상기 제3 배선과는 전기적으로 접속하지 않는 제5 배선이 형성되고,

    각각의 상기 제3 배선 상에는, 상기 제4 배선 및 상기 제5 배선 중 적어도 한쪽이 형성되어 있는 반도체 집적 회로 장치의 제조 방법.
12. 제7항에 있어서,

    상기 (c) 공정 전에,

    (d) 제1 온도에서 상기 압압 기구에 의해 상기 제1 시트를 압압하여, 상기 제1 시트에 제1 힘을 가하여 상기 제1 시트 자체의 장력을 완화하는 공정을 포함하고,

    상기 제1 온도는, 상기 제1 시트에 상기 제1 힘을 가함으로써 상기 제1 시트 자체의 상기 장력이 완화되는 온도인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
13. (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되며, 주면 상에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

    (b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구를 갖는 제1 카드를 준비하는 공정, 및

    (c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정

    을 포함하고,

    상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되고,

    상기 제1 시트에는, 상기 제2 배선 및 상기 복수의 접촉 단자로부터 이격한 위치에서 1개 이상의 구멍이 형성되어 있는 반도체 집적 회로 장치의 제조 방법.
14. 제13항에 있어서,

    상기 (c) 공정 시에, 상기 제1 시트 중의 기포를 상기 구멍으로부터 상기 제 1 시트 밖으로 탈기하는 반도체 집적 회로 장치의 제조 방법.
15. 제13항에 있어서,

    상기 제2 배선은, 제3 배선과, 상기 제3 배선의 상층에 형성되며, 상기 제3 배선과 전기적으로 접속하는 제4 배선을 포함하고,

    상기 제4 배선이 형성된 배선층에는, 상기 제3 배선과는 전기적으로 접속하지 않는 제5 배선이 형성되고,

    각각의 상기 제3 배선 상에는, 상기 제4 배선 및 상기 제5 배선 중 적어도 한쪽이 형성되어 있는 반도체 집적 회로 장치의 제조 방법.
16. 제13항에 있어서,

    상기 (c) 공정 전에,

    (d) 제1 온도에서 상기 압압 기구에 의해 상기 제1 시트를 압압하여, 상기 제1 시트에 제1 힘을 가하여 상기 제1 시트 자체의 장력을 완화하는 공정을 포함하고,

    상기 제1 온도는, 상기 제1 시트에 상기 제1 힘을 가함으로써 상기 제1 시트 자체의 상기 장력이 완화되는 온도인 반도체 집적 회로 장치의 제조 방법.
17. (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되며, 주면 상에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

    (b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구를 갖는 제1 카드를 준비하는 공정, 및

    (c) 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정

    을 포함하고,

    상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되고,

    상기 제2 배선은, 제3 배선과, 상기 제3 배선의 상층에 형성되며, 상기 제3 배선과 전기적으로 접속하는 제4 배선을 포함하고,

    상기 제4 배선이 형성된 배선층에는, 상기 제3 배선과는 전기적으로 접속하지 않는 제5 배선이 형성되고,

    각각의 상기 제3 배선 상에는, 상기 제4 배선 및 상기 제5 배선 중 적어도 한쪽이 형성되어 있는 반도체 집적 회로 장치의 제조 방법.
18. 제17항에 있어서,

    상기 (c) 공정 전에,

    (d) 제1 온도에서 상기 압압 기구에 의해 상기 제1 시트를 압압하여, 상기 제1 시트에 제1 힘을 가하여 상기 제1 시트 자체의 장력을 완화하는 공정

    을 포함하고,

    상기 제1 온도는, 상기 제1 시트에 상기 제1 힘을 가함으로써 상기 제1 시트 자체의 상기 장력이 완화되는 온도인 반도체 집적 회로 장치의 제조 방법.
19. (a) 복수의 칩 영역으로 구획되고, 상기 복수의 칩 영역의 각각에는 반도체 집적 회로가 형성되며, 주면 상에서 상기 반도체 집적 회로와 전기적으로 접속하는 복수의 제1 전극이 형성된 반도체 웨이퍼를 준비하는 공정,

    (b) 제1 배선이 형성된 제1 배선 기판과, 상기 복수의 제1 전극에 접촉시키기 위한 복수의 접촉 단자 및 상기 복수의 접촉 단자와 전기적으로 접속하는 제2 배선이 형성되고, 상기 제2 배선이 상기 제1 배선과 전기적으로 접속하고 상기 복수의 접촉 단자의 선단이 상기 반도체 웨이퍼의 주면에 대향하여 상기 제1 배선 기판에 유지된 제1 시트와, 상기 제1 시트 중 상기 복수의 접촉 단자가 형성된 제1 영역을 이면으로부터 압압하는 압압 기구를 갖는 제1 카드를 준비하는 공정,

    (c) 제1 온도에서 상기 압압 기구에 의해 상기 제1 시트를 압압하여, 상기 제1 시트에 제1 힘을 가하여 상기 제1 시트 자체의 장력을 완화하는 공정, 및

    (d) 상기 (c) 공정 후, 상기 복수의 접촉 단자의 상기 선단을 상기 복수의 제1 전극에 접촉시켜 상기 반도체 집적 회로의 전기적 검사를 행하는 공정

    을 포함하고,

    상기 복수의 접촉 단자의 상기 선단의 각각은, 상기 제1 시트의 주면에서, 상기 복수의 제1 전극 중의 대응하는 것과 대향하여 배치되고,

    상기 제1 온도는, 상기 제1 시트에 상기 제1 힘을 가함으로써 상기 제1 시트 자체의 상기 장력이 완화되는 온도인 반도체 집적 회로 장치의 제조 방법.
20. 제19항에 있어서,

    상기 제1 온도는 100℃ 이상인 반도체 집적 회로 장치의 제조 방법.
21. 제19항에 있어서,

    상기 (c) 공정은, 상기 제1 시트 자체의 상기 장력이 제1 장력으로 될 때까지 복수 회로 나누어 반복하는 반도체 집적 회로 장치의 제조 방법.

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