JP2024051858A - 半導体装置、土台側の半導体チップ及び貼付け側の半導体チップ - Google Patents

半導体装置、土台側の半導体チップ及び貼付け側の半導体チップ Download PDF

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Abstract

【課題】本開示は、複数の半導体チップを貼り合わせた状態で半導体チップ間の電気的接続を検査する検査時間を削減することを目的とする。【解決手段】半導体装置は、第１アライメントマークと、第２アライメントマークと、導通を測定するための第１端子及び第２端子と、前記第１アライメントマーク及び前記第１端子を電気的に接続する配線と、前記第２アライメントマーク及び前記第２端子を電気的に接続する配線とが設けられた第１半導体チップと、第３アライメントマークと、第４アライメントマークと、前記第３アライメントマーク及び前記第４アライメントマークを電気的に接続する配線とが設けられ、前記第１アライメントマーク及び前記第３アライメントマークと前記第２アライメントマーク及び前記第４アライメントマークとが重なるように前記第１半導体チップに貼り合わされた第２半導体チップと、を備える。【選択図】図１

Description

本開示は、半導体装置、土台側の半導体チップ及び貼付け側の半導体チップに関する。
特許文献１には、信頼性の高いフリップチップ実装を可能とする技術が開示されている。また、特許文献２には、複数の半導体集積回路チップを貼り合わせた状態で半導体集積回路チップ間の電気的接続を検査することが可能な技術が開示されている。
特開２００２－１１１１４８号公報 特開２００４－２０５５０号公報
ここで、従来の半導体集積回路チップ間の電気的接続を検査する検査方法は、半導体チップが備える内部回路を動作させて検査を行うものであり、検査終了までに時間を要していた。
そこで、本開示は、複数の半導体チップを貼り合わせた状態で半導体チップ間の電気的接続を検査する検査時間を削減することを目的とする。
本開示の半導体装置は、第１アライメントマークと、第２アライメントマークと、導通を測定するための第１端子及び第２端子と、前記第１アライメントマーク及び前記第１端子を電気的に接続する配線と、前記第２アライメントマーク及び前記第２端子を電気的に接続する配線とが設けられた第１半導体チップと、第３アライメントマークと、第４アライメントマークと、前記第３アライメントマーク及び前記第４アライメントマークを電気的に接続する配線とが設けられ、前記第１アライメントマーク及び前記第３アライメントマークと前記第２アライメントマーク及び前記第４アライメントマークとが重なるように前記第１半導体チップに貼り合わされた第２半導体チップと、を備える。
本開示の土台側の半導体チップは、複数設けられた土台側のアライメントマークと、導通を測定するための測定用端子と、前記土台側のアライメントマーク及び前記測定用端子を電気的に接続する配線と、を備え、前記測定用端子は、前記土台側のアライメントマークと貼付け側の半導体チップに複数設けられた貼付け側のアライメントマークとが重なるように前記貼付け側の半導体チップが貼り合わされた場合に、導通の測定が可能となる。
本開示の貼付け側の半導体チップは、複数設けられた貼付け側のアライメントマークと、前記貼付け側のアライメントマーク同士を電気的に接続する配線と、が設けられ、前記貼付け側のアライメントマークと、土台側の半導体チップに設けられ、導通を測定するための測定用端子に電気的に接続された複数の土台側のアライメントマークとが重なるように前記土台側の半導体チップに貼り合わされた場合、前記配線は、前記土台側のアライメントマーク同士を電気的に接続する。
本開示によれば、複数の半導体チップを貼り合わせた状態で半導体チップ間の電気的接続を検査する検査時間を削減することができる。
土台側チップの平面図である。 貼付け側チップの平面図である。 半導体装置の平面図である。
以下、本開示の実施形態の例を、図面を参照しつつ説明する。なお、各図面において同一又は等価な構成要素及び部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。
図１は、土台側の半導体チップ（以下、「土台側チップ２０」とする）の平面図である。
図１に示すように、土台側チップ２０は、図中左右方向を長辺、図中上下方向を短辺とする長方形状を呈する半導体の積層体２１の一方の面に、図中の左下に配置された第１アライメントマーク２２と、図中の右上に配置された第２アライメントマーク２３と、導通を測定するための測定用端子２４と、貼付け側の半導体チップ（以下、「貼付け側チップ３０」とする）と接続するための接続端子２７と、が設けられている。測定用端子２４は、第１端子２４Ａ及び第２端子２４Ｂを含む。そして、第１アライメントマーク２２及び第１端子２４Ａは配線２５により電気的に接続され、第２アライメントマーク２３及び第２端子２４Ｂは配線２６により電気的に接続されている。土台側チップ２０は「第１半導体チップ」及び「土台側の半導体チップ」の一例であり、第１アライメントマーク２２及び第２アライメントマーク２３は「土台側のアライメントマーク」の一例であり、配線２５及び配線２６は「土台側のアライメントマーク及び測定用端子を電気的に接続する配線」の一例である。
第１アライメントマーク２２及び第２アライメントマーク２３は、銅（Ｃｕ）で形成されており、十字形状を呈する。
測定用端子２４は、アルミニウム又は銅が添加されたアルミニウム等の導電体から形成されており、正方形状を呈する。そして、測定用端子２４のうち、第１端子２４Ａは、図１において第１アライメントマーク２２の左側に配置され、第２端子２４Ｂは、図１において第２アライメントマーク２３の右側に配置されている。
接続端子２７は、銅で形成されており、円形状を呈する。一例として、接続端子２７は、積層体２１の一方の面における中央部に、図中上下方向に複数個が並んで配置されている。なお、図１では、説明の都合上、接続端子２７を３つだけ図示しているが、土台側チップ２０に設けられる接続端子２７の数は限定されない。
上記では、第１アライメントマーク２２、第２アライメントマーク２３、測定用端子２４、配線２５、配線２６、及び接続端子２７の製造方法について言及していないが、これらの製造方法は特に限定されず、公知の技術を用いて適宜製造される。
図２は、貼付け側チップ３０の平面図である。
図２に示すように、貼付け側チップ３０は、図中左右方向を長辺、図中上下方向を短辺とする長方形状を呈する半導体の積層体３１の一方の面に、図中の右下に配置された第３アライメントマーク３２と、図中の左上に配置された第４アライメントマーク３３と、土台側チップ２０と接続するための接続端子３５と、が設けられている。第３アライメントマーク３２及び第４アライメントマーク３３は配線３４により電気的に接続されている。貼付け側チップ３０は「第２半導体チップ」及び「貼付け側の半導体チップ」の一例であり、第３アライメントマーク３２及び第４アライメントマーク３３は「貼付け側のアライメントマーク」の一例であり、配線３４は「貼付け側のアライメントマーク同士を電気的に接続する配線」の一例である。
第３アライメントマーク３２及び第４アライメントマーク３３は、銅で形成されており、第１アライメントマーク２２及び第２アライメントマーク２３と同様に十字形状を呈する。また、第３アライメントマーク３２及び第４アライメントマーク３３の寸法は、第１アライメントマーク２２及び第２アライメントマーク２３の寸法と略同一である。
そして、第３アライメントマーク３２及び第４アライメントマーク３３は、貼付け側チップ３０を図２に示す状態から反転させて土台側チップ２０に重ね合わせた場合に、第１アライメントマーク２２及び第３アライメントマーク３２と第２アライメントマーク２３及び第４アライメントマーク３３とが重なる配置となっている。
配線３４は、貼付け側チップ３０における中央部に設けられた、半導体の素子領域３６の外側に配置されている。図示を省略しているが、素子領域３６には、貼付け側チップ３０を土台側チップ２０に貼り合わせた半導体装置１０の動作に必要な半導体等が配置されている。
接続端子３５は、銅で形成されており、接続端子２７と同様に円形状を呈する。一例として、接続端子３５は、積層体３１の一方の面における中央部に、図中上下方向に複数個が並んで配置されている。この接続端子３５の配置は、貼付け側チップ３０を図２に示す状態から反転させて土台側チップ２０に重ね合わせた場合に、接続端子２７及び接続端子３５が重なる配置となっている。なお、図２では、説明の都合上、接続端子３５を３つだけ図示しているが、貼付け側チップ３０に設けられる接続端子３５の数は限定されない。
上記では、第３アライメントマーク３２、第４アライメントマーク３３、配線３４、及び接続端子３５の製造方法について言及していないが、これらの製造方法は特に限定されず、公知の技術を用いて適宜製造される。
図３は、貼付け側チップ３０を土台側チップ２０に貼り合わせた半導体装置１０の平面図である。
土台側チップ２０及び貼付け側チップ３０は、例えば、接続端子２７及び接続端子３５間のＣｕ－Ｃｕ接続で貼り合わされ（接合され）る。そして、貼付け側チップ３０を土台側チップ２０に貼り合わせた状態では、第１アライメントマーク２２及び第３アライメントマーク３２と第２アライメントマーク２３及び第４アライメントマーク３３とが重なっている。なお、第１アライメントマーク２２及び第３アライメントマーク３２と第２アライメントマーク２３及び第４アライメントマーク３３との位置合わせは、公知の技術を用いて適宜行われる。
ここで、半導体装置１０では、上記のように貼付け側チップ３０が土台側チップ２０に貼り合わされた場合に、測定用端子２４を用いた導通の測定が可能となる。具体的には、図３に示すように、半導体装置１０では、貼付け側チップ３０が土台側チップ２０に貼り合わされたことで、貼付け側チップ３０の配線３４が第１アライメントマーク２２及び第２アライメントマーク２３同士を電気的に接続することが可能となる。そして、半導体装置１０では、第１アライメントマーク２２及び第２アライメントマーク２３同士が電気的に接続されていれば、測定用端子２４（第１端子２４Ａ及び第２端子２４Ｂ同士）が電気的に接続されていることになる。
ところで、本実施形態のように、複数の半導体チップ同士を貼り合わせて半導体装置１０を製造する場合は、半導体チップ同士が電気的に接続されているかを検査（テスト）することが望ましい。そして、Ｃｕ－Ｃｕ接続で土台側チップ２０及び貼付け側チップ３０が貼り合わされる上記の半導体装置１０では、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程で銅の状態が平坦化されるため、一組の接続端子２７及び接続端子３５間の電気的接続の確認で、その他すべての接続端子２７及び接続端子３５間の電気的接続を確認することができる。
本実施形態では、測定用端子２４に接触させて測定用端子２４に電気信号を入力させる針を備えたプローブカード（図示せず）を用いて、土台側チップ２０及び貼付け側チップ３０同士が電気的に接続されているかを検査する。具体的には、本実施形態では、第１端子２４Ａに＋の電圧（例：１Ｖ）を印可し、第２端子２４Ｂにて第１端子２４Ａに印可した電圧と同様の電圧が測定された場合に、土台側チップ２０及び貼付け側チップ３０同士が電気的に接続されていると判定する。なお、土台側チップ２０及び貼付け側チップ３０同士が電気的に接続されていると判定する場合において、第１端子２４Ａに印可した電圧と第２端子２４Ｂにて測定された電圧との多少の誤差は許容される。これに対し、本実施形態では、第２端子２４Ｂにて測定された電圧が、第１端子２４Ａに印可した電圧と上記の誤差を超えて乖離する場合に、土台側チップ２０及び貼付け側チップ３０同士が電気的に接続されていないと判定する。
ここで、貼り合わせた複数の半導体チップ同士が電気的に接続されているかを検査する従来の検査方法として、半導体チップが備える内部回路を動作させて検査を行うものがある。一例として、当該検査方法は、外部装置から複数の半導体チップ間に所定の信号を入力し、入力された信号に基づいて半導体チップが備える内部回路で論理演算を行い、その演算結果に応じて複数の半導体チップ同士が電気的に接続されているかを判定するものであった。この場合、当該検査方法では、外部装置を制御して複数の半導体チップ間に所定の信号を入力すること、及び半導体チップが備える内部回路で論理演算を行うこと等により、検査終了までに時間を要していた。
これに対し、上記の半導体装置１０では、測定用端子２４の一方（第１端子２４Ａ）に＋の電圧を印可し、測定用端子２４の他方（第２端子２４Ｂ）で電圧を測定するだけで、土台側チップ２０及び貼付け側チップ３０同士が電気的に接続されているかを確認することができる。したがって、当該半導体装置１０によれば、従来の検査方法に比べて、複数の半導体チップを貼り合わせた状態で半導体チップ間の電気的接続を検査する検査時間を削減することができる。
また、上記の半導体装置１０では、第１アライメントマーク２２、第２アライメントマーク２３、第３アライメントマーク３２、及び第４アライメントマーク３３は、接続端子２７、接続端子３５、及び測定用端子２４とは形状が異なっている。これにより、当該半導体装置１０によれば、貼付け側チップ３０を土台側チップ２０に貼り合わせる際の画像認識における誤認識を少なくすることができる。
また、上記の半導体装置１０では、測定用端子２４の第１端子２４Ａ及び第２端子２４Ｂは、半導体装置１０の動作に必要な他の端子（図示せず）よりも寸法が小さい。当該他の端子は、例えば、ボンディングワイヤを接続するためのボンディングパッドである。これにより、当該半導体装置１０によれば、測定用端子２４及び他の端子が同寸法の場合に比べて、測定用端子２４を設けることによる影響を少なくすることができる。
また、上記の半導体装置１０では、第３アライメントマーク３２及び第４アライメントマーク３３を電気的に接続する配線３４は、貼付け側チップ３０における半導体の素子領域３６の外側に配置されている。これにより、当該半導体装置１０によれば、素子領域３６における半導体の形成を配線３４が阻害することを抑制できる。
（その他）
上記実施形態における各部材の材質は、特に限定されない。例えば、上記実施形態では、第１アライメントマーク２２、第２アライメントマーク２３、第３アライメントマーク３２、第４アライメントマーク３３、接続端子２７、及び接続端子３５を銅で形成しているが、これに限らず、金（Ａｕ）等の他の金属で形成してもよい。
上記実施形態における各部材の形状は、特に限定されない。例えば、上記実施形態では、第１アライメントマーク２２、第２アライメントマーク２３、第３アライメントマーク３２、及び第４アライメントマーク３３を十字形状としたが、これに限らず、円形状又はリング形状等のようにアライメントマークとして一般的に使用されている他の形状としてもよい。
１０ 半導体装置
２０ 土台側チップ
２２ 第１アライメントマーク
２３ 第２アライメントマーク
２４ 測定用端子
２４Ａ 第１端子
２４Ｂ 第２端子
２５ 配線
２６ 配線
２７ 接続端子
３０ 貼付け側チップ
３２ 第３アライメントマーク
３３ 第４アライメントマーク
３４ 配線
３５ 接続端子

Claims (6)

  1. 第１アライメントマークと、第２アライメントマークと、導通を測定するための第１端子及び第２端子と、前記第１アライメントマーク及び前記第１端子を電気的に接続する配線と、前記第２アライメントマーク及び前記第２端子を電気的に接続する配線とが設けられた第１半導体チップと、
    第３アライメントマークと、第４アライメントマークと、前記第３アライメントマーク及び前記第４アライメントマークを電気的に接続する配線とが設けられ、前記第１アライメントマーク及び前記第３アライメントマークと前記第２アライメントマーク及び前記第４アライメントマークとが重なるように前記第１半導体チップに貼り合わされた第２半導体チップと、
    を備える、
    半導体装置。
  2. 前記第１アライメントマーク、前記第２アライメントマーク、前記第３アライメントマーク、及び前記第４アライメントマークは、前記第１半導体チップ及び前記第２半導体チップを接続するための接続端子とは形状が異なる、
    請求項１に記載の半導体装置。
  3. 前記第１端子及び前記第２端子は、半導体装置の動作に必要な他の端子よりも寸法が小さい、
    請求項１に記載の半導体装置。
  4. 前記第３アライメントマーク及び前記第４アライメントマークを電気的に接続する配線は、前記第２半導体チップにおける半導体の素子領域の外側に配置されている、
    請求項１に記載の半導体装置。
  5. 複数設けられた土台側のアライメントマークと、
    導通を測定するための測定用端子と、
    前記土台側のアライメントマーク及び前記測定用端子を電気的に接続する配線と、
    を備え、
    前記測定用端子は、前記土台側のアライメントマークと貼付け側の半導体チップに複数設けられた貼付け側のアライメントマークとが重なるように前記貼付け側の半導体チップが貼り合わされた場合に、導通の測定が可能となる、
    土台側の半導体チップ。
  6. 複数設けられた貼付け側のアライメントマークと、
    前記貼付け側のアライメントマーク同士を電気的に接続する配線と、
    が設けられ、
    前記貼付け側のアライメントマークと、土台側の半導体チップに設けられ、導通を測定するための測定用端子に電気的に接続された複数の土台側のアライメントマークとが重なるように前記土台側の半導体チップに貼り合わされた場合、前記配線は、前記土台側のアライメントマーク同士を電気的に接続する、
    貼付け側の半導体チップ。
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