CN117810203A - 半导体装置、基座侧的半导体芯片以及粘贴侧的半导体芯片 - Google Patents

半导体装置、基座侧的半导体芯片以及粘贴侧的半导体芯片 Download PDF

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Abstract

本公开的目的在于减少在将多个半导体芯片贴合的状态下检查半导体芯片间的电连接的检查时间。半导体装置具备：第一半导体芯片，设置有第一对准标记、第二对准标记、用于测定导通的第一端子及第二端子、将上述第一对准标记及上述第一端子电连接的布线、以及将上述第二对准标记及上述第二端子电连接的布线；和第二半导体芯片，设置有第三对准标记、第四对准标记、以及将上述第三对准标记及上述第四对准标记电连接的布线，并以上述第一对准标记及上述第三对准标记和上述第二对准标记及上述第四对准标记重叠的方式与上述第一半导体芯片贴合。

Description

半导体装置、基座侧的半导体芯片以及粘贴侧的半导体芯片
技术领域
本公开涉及半导体装置、基座侧的半导体芯片以及粘贴侧的半导体芯片。
背景技术
在专利文献1中公开了能够进行可靠性较高的倒装片安装的技术。另外，在专利文献2中公开了能够在将多个半导体集成电路芯片贴合的状态下检查半导体集成电路芯片间的电连接的技术。
专利文献1：日本特开2002-111148号公报
专利文献2：日本特开2004-20550号公报
此处，现有的检查半导体集成电路芯片间的电连接的检查方法是使半导体芯片具备的内部电路动作来进行检查，直到检查结束为止需要时间。
发明内容
因此，本公开的目的在于减少在将多个半导体芯片贴合的状态下检查半导体芯片间的电连接的检查时间。
本公开的半导体装置具备：第一半导体芯片，设置有第一对准标记、第二对准标记、用于测定导通的第一端子及第二端子、将上述第一对准标记及上述第一端子电连接的布线、以及将上述第二对准标记及上述第二端子电连接的布线；和第二半导体芯片，设置有第三对准标记、第四对准标记、以及将上述第三对准标记及上述第四对准标记电连接的布线，并以上述第一对准标记及上述第三对准标记和上述第二对准标记及上述第四对准标记重叠的方式与上述第一半导体芯片贴合。
本公开的基座侧的半导体芯片具备：设置多个的基座侧的对准标记；用于测定导通的测定用端子；以及将上述基座侧的对准标记以及上述测定用端子电连接的布线，在以上述基座侧的对准标记和设置于粘贴侧的半导体芯片的多个粘贴侧的对准标记重叠的方式贴合有上述粘贴侧的半导体芯片的情况下，上述测定用端子能够进行导通的测定。
本公开的粘贴侧的半导体芯片设置有：设置多个的粘贴侧的对准标记；以及将上述粘贴侧的对准标记彼此电连接的布线，在以上述粘贴侧的对准标记和多个基座侧的对准标记重叠的方式与基座侧的半导体芯片贴合的情况下，上述布线将上述基座侧的对准标记彼此电连接，其中，上述基座侧的对准标记设置于上述基座侧的半导体芯片，并与用于测定导通的测定用端子电连接。
根据本公开，能够减少在将多个半导体芯片贴合的状态下检查半导体芯片间的电连接的检查时间。
附图说明
图1是基座侧芯片的俯视图。
图2是粘贴侧芯片的俯视图。
图3是半导体装置的俯视图。
附图标记说明
10…半导体装置；20…基座侧芯片；22…第一对准标记；23…第二对准标记；24...测定用端子；24A…第一端子；24B…第二端子；25…布线；26…布线；27…连接端子；30…粘贴侧芯片；32…第三对准标记；33…第四对准标记；34…布线；35…连接端子。
具体实施方式
以下，参照附图，对本公开的实施方式的例子进行说明。此外，在各附图中对相同或者等效的构成要素以及部分赋予相同的附图标记。另外，为了便于说明，有时附图的尺寸比率被夸大，与实际的比率不同。
图1是基座侧的半导体芯片(以下，设为“基座侧芯片20”)的俯视图。
如图1所示，基座侧芯片20在呈以图中左右方向为长边、以图中上下方向为短边的长方形的半导体的层叠体21的一个面设置有配置在图中的左下的第一对准标记22、配置在图中的右上的第二对准标记23、用于测定导通的测定用端子24、以及用于与粘贴侧的半导体芯片(以下，设为“粘贴侧芯片30”)连接的连接端子27。测定用端子24包括第一端子24A以及第二端子24B。而且，第一对准标记22以及第一端子24A通过布线25电连接，第二对准标记23以及第二端子24B通过布线26电连接。基座侧芯片20是“第一半导体芯片”以及“基座侧的半导体芯片”的一个例子，第一对准标记22以及第二对准标记23是“基座侧的对准标记”的一个例子，布线25以及布线26是“将基座侧的对准标记以及测定用端子电连接的布线”的一个例子。
第一对准标记22以及第二对准标记23由铜(Cu)形成，呈十字形状。
测定用端子24由铝或者添加有铜的铝等导电体形成，呈正方形。而且，测定用端子24中的第一端子24A在图1中配置在第一对准标记22的左侧，第二端子24B在图1中配置在第二对准标记23的右侧。
连接端子27由铜形成，呈圆形。作为一个例子，在层叠体21的一个面中的中央部，在图中上下方向上排列配置有多个连接端子27。此外，在图1中，为了便于说明，仅图示三个连接端子27，但没有限定设置于基座侧芯片20的连接端子27的数量。
在上述没有提及第一对准标记22、第二对准标记23、测定用端子24、布线25、布线26以及连接端子27的制造方法，但没有特别限定这些制造方法，使用公知的技术适当地制造。
图2是粘贴侧芯片30的俯视图。
如图2所示，粘贴侧芯片30在呈以图中左右方向为长边、以图中上下方向为短边的长方形的半导体的层叠体31的一个面设置有配置在图中的右下的第三对准标记32、配置在图中的左上的第四对准标记33以及用于与基座侧芯片20连接的连接端子35。第三对准标记32以及第四对准标记33通过布线34电连接。粘贴侧芯片30是“第二半导体芯片”以及“粘贴侧的半导体芯片”的一个例子，第三对准标记32以及第四对准标记33是“粘贴侧的对准标记”的一个例子，布线34是“将粘贴侧的对准标记彼此电连接的布线”的一个例子。
第三对准标记32以及第四对准标记33由铜形成，与第一对准标记22以及第二对准标记23同样地呈十字形状。另外，第三对准标记32以及第四对准标记33的尺寸与第一对准标记22以及第二对准标记23的尺寸大致相同。
而且，在使粘贴侧芯片30从图2所示的状态反转而与基座侧芯片20重合的情况下，第三对准标记32以及第四对准标记33成为第一对准标记22及第三对准标记32与第二对准标记23及第四对准标记33重叠的配置。
布线34配置在设置于粘贴侧芯片30中的中央部的半导体的元件区域36的外侧。虽然省略图示，但在元件区域36中配置有将粘贴侧芯片30与基座侧芯片20贴合的半导体装置10的动作所需的半导体等。
连接端子35由铜形成，与连接端子27同样地呈圆形。作为一个例子，在层叠体31的一个面上的中央部，在图中上下方向上排列配置有多个连接端子35。在使粘贴侧芯片30从图2所示的状态反转而与基座侧芯片20重合的情况下，该连接端子35的配置成为连接端子27以及连接端子35重叠的配置。此外，在图2中，为了便于说明，仅图示三个连接端子35，但设置于粘贴侧芯片30的连接端子35的数量没有限定。
在上述没有提及第三对准标记32、第四对准标记33、布线34以及连接端子35的制造方法，但这些制造方法没有特别限定，使用公知的技术适当地制造。
图3是将粘贴侧芯片30与基座侧芯片20贴合的半导体装置10的俯视图。
基座侧芯片20以及粘贴侧芯片30例如通过连接端子27以及连接端子35间的Cu－Cu连接而被贴合(接合)。而且，在将粘贴侧芯片30与基座侧芯片20贴合的状态下，第一对准标记22及第三对准标记32和第二对准标记23及第四对准标记33重叠。此外，使用公知的技术适当地进行第一对准标记22及第三对准标记32和第二对准标记23及第四对准标记33的对位。
此处，在半导体装置10中，在如上述那样将粘贴侧芯片30与基座侧芯片20贴合的情况下，能够进行使用测定用端子24的导通的测定。具体而言，如图3所示，在半导体装置10中，通过将粘贴侧芯片30与基座侧芯片20贴合，粘贴侧芯片30的布线34能够将第一对准标记22以及第二对准标记23彼此电连接。而且，在半导体装置10中，如果将第一对准标记22以及第二对准标记23彼此电连接，则测定用端子24(第一端子24A以及第二端子24B彼此)被电连接。
然而，如本实施方式那样，在使多个半导体芯片彼此贴合来制造半导体装置10的情况下，优选检查(测试)半导体芯片彼此是否电连接。而且，在通过Cu－Cu连接将基座侧芯片20以及粘贴侧芯片30贴合的上述的半导体装置10中，通过CMP(Chemical MechanicalPolishing：化学机械抛光)工序使铜的状态平坦化，因此通过一组的连接端子27以及连接端子35间的电连接的确认，能够确认其它全部的连接端子27以及连接端子35间的电连接。
在本实施方式中，使用具备与测定用端子24接触并向测定用端子24输入电信号的针的探针卡(未图示)，来检查基座侧芯片20以及粘贴侧芯片30彼此是否电连接。具体而言，在本实施方式中，向第一端子24A施加+的电压(例：1V)，在第二端子24B测定出与施加到第一端子24A的电压相同的电压的情况下，判定为基座侧芯片20以及粘贴侧芯片30彼此电连接。此外，在判定为基座侧芯片20以及粘贴侧芯片30彼此电连接的情况下，允许施加到第一端子24A的电压和在第二端子24B测定出的电压的些许的误差。与此相对，在本实施方式中，在第二端子24B测定出的电压与施加到第一端子24A的电压超出上述误差而偏离的情况下，判定为基座侧芯片20以及粘贴侧芯片30彼此未电连接。
此处，作为检查贴合的多个半导体芯片彼此是否电连接的现有的检查方法，有使半导体芯片具备的内部电路动作进行检查的方法。作为一个例子，该检查方法从外部装置向多个半导体芯片间输入规定的信号，基于所输入的信号在半导体芯片具备的内部电路中进行逻辑运算，根据该运算结果判定多个半导体芯片彼此是否电连接。在该情况下，在该检查方法中，通过控制外部装置向多个半导体芯片间输入规定的信号、以及在半导体芯片具备的内部电路中进行逻辑运算等，直到检查结束为止需要时间。
与此相对，在上述的半导体装置10中，仅通过向测定用端子24的一个(第一端子24A)施加+的电压，在测定用端子24的另一个(第二端子24B)测定电压，就能够确认基座侧芯片20以及粘贴侧芯片30彼此是否电连接。因此，根据该半导体装置10，与现有的检查方法相比，能够减少在将多个半导体芯片贴合的状态下检查半导体芯片间的电连接的检查时间。
另外，在上述的半导体装置10中，第一对准标记22、第二对准标记23、第三对准标记32以及第四对准标记33的形状与连接端子27、连接端子35以及测定用端子24的形状不同。由此，根据该半导体装置10，能够减少将粘贴侧芯片30与基座侧芯片20贴合时的图像识别中的误识别。
另外，在上述的半导体装置10中，测定用端子24的第一端子24A以及第二端子24B的尺寸比半导体装置10的动作所需的其它端子(未图示)的尺寸小。该其它端子例如是用于连接键合线的键合焊盘。由此，根据该半导体装置10，与测定用端子24以及其它端子为相同尺寸的情况相比，能够减少因设置测定用端子24而产生的影响。
另外，在上述的半导体装置10中，将第三对准标记32以及第四对准标记33电连接的布线34配置在粘贴侧芯片30中的半导体的元件区域36的外侧。由此，根据该半导体装置10，能够抑制布线34阻碍元件区域36中的半导体的形成。
(其它)
没有特别限定上述实施方式中的各部件的材质。例如，在上述实施方式中，由铜形成第一对准标记22、第二对准标记23、第三对准标记32、第四对准标记33、连接端子27以及连接端子35，但并不限于此，也可以由金(Au)等其它金属形成。
没有特别限定上述实施方式中的各部件的形状。例如，在上述实施方式中，将第一对准标记22、第二对准标记23、第三对准标记32以及第四对准标记33设为十字形状，但并不限于此，也可以设为如圆形或者环状等那样一般用作对准标记的其它形状。

Claims (6)

1.一种半导体装置，具备：
第一半导体芯片，设置有第一对准标记、第二对准标记、用于测定导通的第一端子及第二端子、将上述第一对准标记及上述第一端子电连接的布线、以及将上述第二对准标记及上述第二端子电连接的布线；和
第二半导体芯片，设置有第三对准标记、第四对准标记、以及将上述第三对准标记及上述第四对准标记电连接的布线，并以上述第一对准标记及上述第三对准标记和上述第二对准标记及上述第四对准标记重叠的方式与上述第一半导体芯片贴合。
2.根据权利要求1所述的半导体装置，其中，
上述第一对准标记、上述第二对准标记、上述第三对准标记以及上述第四对准标记的形状与用于连接上述第一半导体芯片以及上述第二半导体芯片的连接端子的形状不同。
3.根据权利要求1所述的半导体装置，其中，
上述第一端子以及上述第二端子的尺寸比半导体装置的动作所需的其它端子的尺寸小。
4.根据权利要求1所述的半导体装置，其中，
将上述第三对准标记以及上述第四对准标记电连接的布线配置在上述第二半导体芯片中的半导体的元件区域的外侧。
5.一种基座侧的半导体芯片，具备：
设置多个的基座侧的对准标记；
用于测定导通的测定用端子；以及
将上述基座侧的对准标记以及上述测定用端子电连接的布线，
在以上述基座侧的对准标记和设置于粘贴侧的半导体芯片的多个粘贴侧的对准标记重叠的方式贴合有上述粘贴侧的半导体芯片的情况下，上述测定用端子能够进行导通的测定。
6.一种粘贴侧的半导体芯片，设置：
设置多个的粘贴侧的对准标记；以及
将上述粘贴侧的对准标记彼此电连接的布线，
在以上述粘贴侧的对准标记和多个基座侧的对准标记重叠的方式与基座侧的半导体芯片贴合的情况下，上述布线将上述基座侧的对准标记彼此电连接，其中，上述基座侧的对准标记设置于上述基座侧的半导体芯片，并与用于测定导通的测定用端子电连接。
CN202311216626.1A 2022-09-30 2023-09-20 半导体装置、基座侧的半导体芯片以及粘贴侧的半导体芯片 Pending CN117810203A (zh)

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