CN1521846A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括：由开关元件和电阻元件组成的串联体，分别插入在彼此相邻的多个端子之间；导电测试端子，分别与一串串联体的一端和另一端连接；以及开关控制端子，用于集中地控制所有所述的多个开关元件。还包括：开关元件，在第一半导体芯片侧和第二半导体芯片侧交替地插入在彼此相邻的导线之间；导电测试端子，与一串串联开关元件的一端和另一端连接；以及开关控制端子，用于集中地控制所有所述的多个开关端子。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，更具体地，涉及一种用于容易地并且可靠地进行半导体装置导电测试的技术。
背景技术
在半导体装置的导电测试中，在测试之前，确定在各个内部端子中既没有发生断路也没有发生短路。
在图13所示的配置中，数字001表示半导体芯片，数字002表示在半导体芯片001上所集成的内部电路，数字003-008表示用于发送和接收半导体芯片001的内部电路002和外部系统之间的信号的端子。数字009-014表示分别与端子003-008连接的二极管，并且形成相对于电源电位(VDD)正向以及相对于地电位(VSS)反向。向作为测试目标的端子003施加超过<电源电位(VDD)+二极管009的阈值电压>的电位，并且向其他端子004-008施加地电位(VSS)。同时，测量在端子003处流过的电流。当电流值为0时，端子003不导电。当检测到异常过量电流时，在端子003和其他任何端子之间存在断路。针对所有端子中的每一个，按照相同的方式实现这些步骤。
其中的挑战在于：由于要针对每一个端子来进行测试，因此，端子数量增加得越大，则测试就需要越长的时间和越高的费用；而且，该测试需要能够在施加电压时测量电流的相当昂贵的测试设备。
图14示出了在封装壳中安装多个半导体芯片的配置，其中，数字101表示父芯片，而数字115表示叠放在父芯片101上的子芯片。通过从封装壳外部控制和观察父芯片101上的端子103-108，经由内部电路102来测试子芯片115的内部电路116的功能。为了这样做，对芯片连接端子117-120和125-128以及导线133-136间接地进行导电测试。所产生的问题在于需要考虑应该如何组合芯片连接端子，以便运行测试来检测所有可能的断路和短路，这在创建要提供给父芯片的测试模式时要求极大的灵活性。
发明内容
因此，本发明的主要目的是提出一种半导体装置，能够集中并且可靠地对所有端子进行导电测试而不是测试每一个端子，从而极大地减少了导电测试所需要的时间；以及还提出了一种半导体装置，能够在将多个半导体芯片安装在封装壳中的情况下，直接地而不是间接地对芯片连接端子进行导电测试。
从本发明的以下描述中，本发明的其他目的、方面和优点将变得显而易见。
为了解决上述的问题，本发明实现了以下的测量。
根据本发明的一种半导体装置包括：
由开关元件和电阻元件组成的多个串联体，分别插入在彼此相邻的多个端子之间；
导电测试端子，分别与一串串联体的一端和另一端连接；以及
开关控制端子，用于集中地控制所有所述的多个开关元件。
其中设置了多个端子。所述串联体的每一个都由相互串联的开关和电阻元件组成。这些串联体插入在彼此相邻的端子之间，作为原则，在所有相邻端子之间。插入的多个连接体相互串联，构成了如先前所提到的一串串联体。一串串联体的一端和另一端设置有与其连接的导电测试端子，用于在导电测试时施加电压。还设置了开关控制端子，用于控制各个串联体的开关元件的导通/断开。所有开关元件由开关控制端子集中控制。
下面描述前述配置的工作过程。在导电测试时使所有开关元件导通，并且将电位差施加到设置于串联体的两端上的导电测试端子之间。然后，测量在导电测试端子之间流过的电流值。当所有端子处于没有故障的正常状态时，流过的电流值等于：
[电位差/所有电阻元件的总电阻值]
然而，当在相邻端子之间发生短路时，避开了与短路端子的两端连接的电阻元件，从而造成测量到增加的电流值。在电流值上的差使得能够对相邻端子之间的短路进行检测。
更具体地，由于集中地检查多个端子来对短路进行检测，因此不需要检测多个端子中的每一个，这导致了导电测试所需要时间的极大减少，结果造成了测试费用的减少。
在根据本发明的半导体装置中，还包括对多个串联体中的多个电阻元件的每一个电阻值进行加权。这样做的目的是按照电阻元件插入在哪些端子之间来区分多个电阻元件。
当多个电阻元件的电阻值彼此相等时，即使由于短路而增加，所测量到的电流值是相同的，而与短路发生的位置无关。与此相反，当对电阻值进行加权时，测量的电流值示出了取决于短路发生位置的唯一特定值。换句话说，测量的电流值根据短路发生的位置而改变。这使得不仅能够确定短路的发生而且能够确定短路发生的位置。
根据本发明的一种半导体装置包括：
由开关元件和电阻元件组成的多个串联体，分别插入在彼此相邻的多个端子之间；
电源和地电位侧的开关元件，分别将一串串联体的另一端与电源电位相连；
开关控制端子，用于集中地控制所有所述的多个开关元件；
分压电阻元件，与一串串联体中的一组电阻元件串联，以便进行分压；
逻辑元件，用于检测在一串串联体中的电阻元件和分压电阻元件之间的分压点上的电位变化；以及
与逻辑元件的输出侧连接的导电测试端子。
下面将描述前述配置的工作过程。在导电测试时使所有开关元件导通，并且对逻辑元件的输出电位进行测量。当所有端子处于没有故障的正常状态时，在一串串联体的电阻元件和分压电阻元件之间分压后的电位位于预定范围内，并且逻辑元件输出预定值。此时，当在相邻端子之间发生短路时，绕开了短路端子之间连接的电阻元件。因此，分压电位超过了预定范围，并且逻辑元件输出与正常状态下的值相反的值。由于使之不同，可以根据逻辑元件的输出值来检测在相邻端子之间是否存在短路。通过比较在分压点的电位高于和低于逻辑元件的阈值，可以检测在分压点的电位变化。逻辑元件的相反输出值使得能够集中检查多个端子，以便对短路进行检测。这造成了导电测试所需时间的极大减少，结果，实现了减少的测试成本。此外，该导电测试只需要测量电压电平。因此，不需要提供能够在施加电压时测量电流的相当昂贵的测试设备，从而成功地简化了所使用的测试设备。
以下描述涉及假定其包括父和子芯片配置的一种半导体装置。
提出了一种根据本发明的半导体装置，其中，分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及，第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：开关元件，在第一半导体芯片侧和第二半导体芯片侧上交替地插入在彼此相邻的多个导线之间；导电测试端子，分别与一串串联的开关元件的一端和另一段连接；以及开关控制端子，用于集中地控制所有所述的多个开关元件。
第一和第二半导体芯片可以分别被称为父芯片和子芯片。多个开关元件连续地进行串联，其中，相邻开关元件交替设置在第一半导体芯片侧和第二半导体芯片侧上，更具体地，构成了如导线—开关元件—导线—开关元件……设置的一串串联体。
在各个串联体中包括电阻元件的本发明的原因在于：没有这些电阻元件将会流过过量电流。因此，必须在解决方案中提供电阻元件，以避免这样的过量电流。然而，在芯片连接端子通过导线相互连接的配置中，导线充当电阻元件，因此不特别地需要提供电阻元件。此外，作为具体情况的要求，不排除插入电阻元件的可能。
下面将描述前述配置的工作过程。在导电测试时使所有开关元件导通，并且将电位差施加到在串联体的两端上设置的导电测试端子之间。然后，测量导电测试端子之间流过的电流值。当所有芯片连接端子处于没有故障的正常状态时，在导电测试端子之间流过电流。然而，在连接第一和第二半导体芯片的各个线连接端子的任一导线存在断路的情况下，在导电测试端子之间出现了较高的阻抗，从而导致测量的电流值变为零。因此，根据测量的电流值可以检测是否存在断路。更具体地，可以集中地检查连接芯片连接端子的导线，以便对断路进行检测。
在根据本发明的半导体装置中，还包括电阻元件与各自的多个开关元件串联。
下面将描述前述配置的工作过程。在导电测试时使所有开关元件导通，并且将电位差施加到在串联体的两端上设置的导电测试端子之间。然后，测量导电测试端子之间流过的电流值。当所有芯片连接端子处于没有故障的正常状态时，电流值等于：
[电位差/所有电阻元件的总电阻值]
然而，当连接第一和第二半导体芯片的各个芯片连接端子的任一导线中发生断路时，由于导电测试端子之间的高阻抗使测量到的电流值为零。因此，可以根据测量到的电流值来检测是否存在断路。此外，当在相邻芯片连接端子之间发生短路时，避开了与短路端子的两端连接的电阻元件，从而造成了测量到增加的电流值。电流值上的差使得能够检测相邻芯片连接端子之间的短路。在不存在电阻元件的情况下，短路还产生电流值上的差，但是该变化非常小。通过增加电流值上的差，这些电阻元件用来可靠地对短路进行检测。
如上所述，除了可以集中地检查连接芯片连接端子的导线来对断路进行检测之外，其优点在于：可以集中地检查芯片连接端子，以便通过确定电流值上的差来对短路进行检测。
在根据本发明的半导体装置中，还包括对多个电阻元件的每一个电阻值进行加权。按照这种方式，测量到电流值示出了取决于电路发生位置的唯一特定值，从而使得能够对芯片连接端子中的短路进行定位。
还提出了一种根据本发明的半导体装置，其中，
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
在第一半导体芯片侧上：
每一个都由开关元件和电阻元件组成的串联体，分别插入在彼此相邻的多个芯片连接端子之间；
导电测试端子，分别与一串串联体的一端和另一端相连；以及
开关控制端子，用于集中地控制所有所述的多个开关元件。
该配置对应于将第五解决方案中的每一个都由开关元件和电阻元件组成的多个串联体完全地转移到第一半导体芯片侧。
下面将描述前述配置的工作过程。除了对第一和第二半导体芯片的各个芯片连接端子之间的任一断路进行检测之外，当在第一半导体芯片侧上的相邻芯片连接端子之间发生短路时，可以根据测量到的电流值的增加来对短路进行检测。此外，通过将所包括的组件集成在第一半导体芯片侧，则完全不必改变第二半导体芯片的设计，例如，向其上添加用于导电测试的开关和电阻元件。在这种情况下，能够使用诸如由其他公司制造的任一常规半导体芯片，用于第二半导体芯片。
还提出了一种根据本发明的半导体装置，其中，
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
在第一半导体芯片侧上：
开关元件，插入在各自的多个芯片连接端子和导电测试端子之间；
开关控制设备，用于有选择地控制多个开关元件的导通/断开；
在第二半导体芯片侧上：
与多个芯片连接端子连接的二极管，相对于电源电位正向地形成而相对于地电位反向地形成；
在第一半导体芯片侧上：
线路开关元件，插入在各自的多个芯片连接端子的线路中；以及
导电测试端子，与线路开关元件的导通/断开控制端子连接。
下面将描述前述配置的工作过程。通过在导电测试时可以导电测试端子，断开线路开关元件，从而阻塞针对第一半导体芯片的导电测试端子。然后，由开关控制设备只导通一个开关元件，从而将超过[电源电位(VDD)+二极管的阈值电压Vt]的电位施加到导电测试端子，并且测量电流值。当相应的芯片连接端子处于没有故障的正常状态时，电流流过。当在连接第一和第二半导体芯片的各个芯片连接端子的任一导线中发生断路时，由于各个芯片连接端子之间的高阻抗而使测量到的电流值为零。通过对所有芯片连接端子顺序地进行所述的测量，检测连接芯片连接端子的每一个导线中是否存在断路。而且，通过使所包括的组件集成在第一半导体芯片侧，则完全不必改变第二半导体芯片的设计，例如向其上添加由于导电测试的开关和电阻元件。在这种情况下，能够使用诸如由另一公司制造的常规半导体芯片，用于第二半导体芯片。
这里描述开关元件包括N型MOS晶体管的情况。在这种情况下，虽然将施加到目标是测量导电测试中电流的端子上的电位设置为[电源电位(VDD)+二极管的阈值电压Vt]，但是由于N型MOS晶体管的栅极电位等于VDD，不能够传导等于或者大于VDD的电位。这造成了无法获得使正向电流流过二极管的两端所需要的电位差。
由于这个因素，单独地提供要提供给第一半导体芯片的电源电位(VDD1)以及要提供给第二半导体芯片的电源电位(VDD2)，从而设定VDD1＞VDD2。然后，不需要将超过VDD1的电位施加到目标是测量导电测试中电流的端子。更具体地，当施加等于VDD1的电位时，正向电流可以流过二极管。因此，可以成功地实现导电测试。
这里将描述开关元件包括P型MOS晶体管的情况。在这样的情况下，虽然将施加到目标是测量导电测试中电流的端子的电位设置为[电源电位(VDD)+二极管的阈值电压Vt]，但是由于P型MOS晶体管的栅极电位等于VDD，不能够传导等于或者大于VDD的电位。这造成了无法获得使正向电流流过二极管的两端所需要的电位差。
由于这个因素，单独地提供要提供给第一半导体芯片的地电位(VSS1)以及要提供给第二半导体芯片的地电位(VSS2)，从而设定VSS1＜VSS2。由此，不需要向目标是测量导电测试中电流的端子上施加低于VSS1的电位。更具体地，当施加等于VSS1的电位时，正向电流可以流过二极管。因此，可以成功地实现导电测试。
还提出了一种根据本发明的半导体装置，其中，
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及，第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
每一个都由开关元件和电阻元件组成的串联体，在第一半导体芯片侧和第二半导体芯片侧上交替地插入到彼此相邻的多个导线之间；
电源电位侧的开关元件，将一串串联体的一端与电源电位相连；
地电位侧的开关元件，将一串串联体的另一端与地电位相连；
开关控制端子，用于集中地控制所有所述的多个开关元件；
分压电阻元件，与一串串联体中的一组电阻元件串联，以便进行分压；
逻辑元件，用于检测在一串串联体的电阻元件和分压电阻元件之间的分压点上的电位是否超过预定值；以及
导电测试端子，与逻辑元件的输出侧连接。
前述配置构成了如导线—(开关元件+电阻元件)—导线—(开关元件+电阻元件)……设置的一串串联体。
下面将描述前述配置的工作过程。在导电测试中使所有开关元件导通，并且测量逻辑元件的输出电位。当所有芯片连接端子处于没有故障的正常状态时，一串串联体的电阻元件和分压电阻元件之间的分压电位位于预定范围内，因此，逻辑元件输出预定值。相反，当在相邻芯片连接端子之间发生短路时，避开了连接短路端子的电阻元件。因此，分压电位到达预定范围之上，并且逻辑元件输出与正常状态下的值相反的值。更具体地，可以集中地检查相邻的芯片连接端子，以便根据逻辑元件的输出值来对短路进行检测。此外，导电测试只需要测量电压电平。因此，不需要提供能够在施加电压时测量电流的相当昂贵的测试设备，从而成功地简化了所使用的测试设备。
还提出了一种根据本发明的半导体装置，其中，
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
每一个是由开关元件和电阻元件组成的多个串联体，在第一半导体芯片侧和第二半导体芯片侧上交替地插入到彼此相邻的多个导线之间；
电源电位侧的开关元件，将一串串联体的一端与电源电位相连；
地电位侧的开关元件，将一串串联体的另一端与地电位相连；
开关控制端子，用于集中地控制所有所述的多个开关元件；
分压电阻元件，与一串串联体中的一组电阻元件串联，以便进行分压；
逻辑元件，用于检测在一串串联体的电阻元件和分压电阻元件之间的分压点上的电位是否低于预定值；以及
导电测试端子，与逻辑元件的输出侧连接。
上一个配置与此配置之间的不同在于：分压电位超过了还是低于预定值。
下面将描述前述配置的工作过程。当在连接第一和第二半导体芯片的各个芯片连接端子的任一导线中发生断路时，分压电位超过了预定范围，并且逻辑元件输出与正常状态下的值相反的值。由于使之不同，根据逻辑元件的输出值对是否断路进行检测。此外，导电测试只需要测量电压电平。因此，不需要提供能够在施加电压时测量电流的相当昂贵的测试设备，从而成功地简化了所使用的测试设备。
还提出了一种根据本发明的半导体装置，其中，
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
由开关元件和电阻元件组成的多个串联体，在第一半导体芯片侧和第二半导体芯片侧上交替地插入到彼此相邻的多个导线之间；
电源电位侧的开关元件，将一串串联体的一端与电源电位相连；
地电位侧的开关元件，将一串串联体的另一端与地电位相连；
开关控制端子，用于集中地控制所有所述的多个开关元件；
分压电阻元件，与一串串联体中的一组电阻元件串联，以便进行分压；
第一逻辑元件，用于检测在一串串联体的电阻元件和分压电阻元件之间的分压点上的电位是否超过预定值；
第二逻辑元件，用于检测在一串串联体的电阻元件和分压电阻元件之间的分压点上的电位是否低于预定值；以及
导电测试端子，与第一和第二逻辑元件的输出侧连接。
下面将描述前述配置的工作过程。在导电测试时使所有开关元件导通，并测量第一和第二逻辑元件的输出电位。当所有芯片连接端子处于没有故障的正常状态时，一串串联体的电阻元件和分压电阻元件之间的分压电位位于预定范围内，并且逻辑元件分别输出预定值。此时，当在相邻端子之间发生短路时，避开了连接短路端子的电阻元件。因此，分压电位超过了预定范围，并且第一逻辑元件输出与正常状态下的值相反的值。由于使之不同，可以根据第一逻辑元件的相反输出值对相邻芯片连接端子之间的是否存在短路进行检测。当在连接第一和第二半导体芯片的各个芯片连接端子的任一导线中出现断路时，分压电位超过了预定范围，并且第二逻辑元件输出与正常状态下的值相反的值，即，可以根据第二逻辑元件的相反输出值来检测是否存在断路。从整体上，可以同时检测短路和短路。
还提出了一种根据本发明的半导体装置，其中，
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
在第一半导体芯片侧上：
每一个都由开关元件和电阻元件组成的串联体，分别插入在彼此相邻的多个端子之间；
电源电位侧的开关元件，将一串串联体的一端与电源电位相连；
地电位侧的开关元件，将一串串联体的另一端与地电位相连；
开关控制端子，用于集中地控制所有所述的多个开关元件；
分压电阻元件，与一串串联体中的一组电阻元件串联，以便进行分压；
逻辑元件，用于检测在一串串联体的电阻元件和分压电阻元件之间的分压点上的电位变化；以及
导电测试端子，与所述逻辑元件的输出侧连接。
下面将描述前述配置的工作过程。在导电测试时使所有开关元件导通，并且测量逻辑元件的输出电位。当所有端子处于没有故障的正常状态时，一串串联体的电阻元件和分压电阻元件之间的分压电位位于预定范围内，并且逻辑元件输出预定值。此时，当在相邻芯片连接端子之间发生短路时，避开了与短路的芯片连接端子连接的电阻元件。因此，分压电位超过了预定范围，并且逻辑元件输出与正常状态下的值相反的值。由于使之不同，可以根据逻辑元件的输出值来检测相邻芯片连接端子之间是否存在短路。在集中地检查芯片连接端子来对短路进行检测时，导电测试之需要测量电压电平。因此，不需要提供能够在施加电压时测量电流的相当昂贵的测试设备，从而成功地简化了所使用的测试设备。此外，通过使所包括的组件集成在第一半导体芯片侧，则完全不必改变第二半导体芯片的设计，例如向其上添加用于导电测试的开关和电阻元件。在这种情况下，能够使用诸如由另一公司制造的常规半导体芯片，用于第二半导体芯片。
在本发明中，所述开关元件或者电阻元件可以由N型或P型MOS晶体管、或者N型和P型MOS晶体管形成，从而实现更简单的配置。
从结合附图所考虑的本发明的以下描述中，前述和其他方面将变得显而易见。
附图说明
参考附图，通过以下对本发明的优选实施例的描述，本发明的上述和其他目的和优点将变得显而易见，
图1是示出了根据本发明第一实施例的半导体装置的配置的电路方框图；
图2是示出了根据本发明第二实施例的半导体装置的配置的电路方框图；
图3是示出了根据本发明第三实施例的半导体装置的配置的电路方框图；
图4是示出了根据本发明第四实施例的半导体装置的配置的电路方框图；
图5是示出了根据本发明第五实施例的半导体装置的配置的电路方框图；
图6是示出了根据本发明第六实施例的半导体装置的配置的电路方框图；
图7是示出了根据本发明第七实施例的半导体装置的配置的电路方框图；
图8是示出了根据本发明第八实施例的半导体装置的配置的电路方框图；
图9是示出了根据本发明第九实施例的半导体装置的配置的电路方框图；
图10是示出了根据本发明第十实施例的半导体装置的配置的电路方框图；
图11是示出了根据本发明第十一实施例的半导体装置的配置的电路方框图；
图12是示出了根据本发明第十二实施例的半导体装置的配置的电路方框图；
图13是示出了传统半导体装置的配置的电路方框图；
图14是示出了另一传统半导体装置的配置的电路方框图。
在所有这些附图中，由相同的符号表示相同的组件。
具体实施方式
下面将参考附图来描述根据本发明的半导体装置的优选实施例进行描述。
(第一实施例)
图1是示出了根据本发明第一实施例的半导体装置的配置的电路方框图。在图1中，数字001表示半导体芯片，数字002表示在半导体芯片001上所集成的内部电路，数字003-008表示用于发送和接收半导体芯片001的内部电路002和外部系统之间的信号的端子。数字009-014表示分别与端子003-008连接的二极管，形成相对于电源电位(VDD)正向以及相对于地电位(VSS)反向的连接。数字015和016表示导电测试端子，而数字050表示开关控制端子，用于集中地对端子003-008进行导电测试。数字017-021和022-026分别表示串联在端子003-008之间的开关元件和电阻元件。当将电源电位施加到开关控制端子050上时，开关元件017-021导通，而当将地电位(VSS)施加到开关控制端子050上时，该开关元件017-021不导通。对开关元件和电阻元件进行串联来形成串联体。多个串联体集中被称为一串串联体。
下面将描述按照前述方式配置的本实施例的半导体装置的工作过程。
当将电源电位(VDD)施加到导电测试端子015和开关控制端子050上而将地电位(VSS)施加到导电测试端子016上时，开关元件017-021导通。
当端子003-008处于没有故障的正常状态时，在施加VDD的导电测试端子015和施加VSS的导电测试端子016之间流过的电流是：
[VDD-VSS/电阻元件022-026的总电阻值]
然而，例如，当发生短路时，端子005和006之间的电流是：
[VDD-VSS/电阻元件022、023、025和206的总电阻值]
根据本实施例，由于可以集中检查多个端子来检测短路，因此，不需要测试多个端子中的每一个。因此，可以极大地减少导电测试所需要的时间，实现了减少的测试成本。
(第二实施例)
图2是示出了根据本发明的第二实施例的半导体装置的配置的电路方框图。在图2中，示出的与第一实施例的图1所示相同的参考符号表示相同的组件。因此，省略对其的详细描述。第二实施例与第一实施例的不同之处在于电阻元件022a-026a，这些电阻元件的电阻值彼此之间的相对加权为两倍。
下面将描述按照前述方式配置的本实施例的半导体装置的工作过程。基本操作与第一实施例所述相同。集中地检查多个端子，以便在一次测量中对短路进行检测。此外，电阻元件022a-026a的电阻值相对于彼此之间相差两倍，测量的电流值表示取决于短路发生位置的唯一特定值。按照这种方式，可以对短路的发生进行定位。
多个电阻元件的电阻值不是必需彼此之间相对加权为两倍。假定k是任选的实数，可以将所述加权确定为k倍。甚至不必使加权按顺序倍增，例如，相对于彼此为k倍。只需要多个电阻元件的电阻值彼此不同。
(第三实施例)
图3是示出根据本发明第三实施例的半导体装置的配置的电路方框图。在图3中，示出的与第一实施例的图1所示相同的参考符号表示相同的组件。因此，省略对其的详细描述。实施例3与实施例1不同之处在于在电源电位侧的开关元件027、在地电位侧的开关元件028、分压电阻元件029和逻辑元件030。在电源电位侧的开关元件027连接在端子003和电源电位(VDD)之间。在地电位侧由开关元件028和分压电阻元件029组成的串联体连接在端子008和地电位(VSS)之间。按照与开关元件017-021相同的方式，当将电源电位(VDD)施加到开关控制端子050上时，在电源电位侧的开关元件027和在地电位侧的开关元件028导通，而当将地电位(VSS)施加到开关控制端子050上时不导通。逻辑元件30插入在导电测试端子016和地电位侧的开关元件028之间。将由串联在逻辑电路030的输入部分和电源电位(VDD)之间的电阻元件022-026的总电阻值、以及串联在逻辑电路030的输入部分和地电位(VSS)之间分压电阻元件029的电阻值分压的电位设置的低于逻辑元件030的输入阈值电平。
下面将描述按照前述方式配置的本实施例的半导体装置的工作过程。基本工作过程与第一实施例1所述相同，即，可以集中地检查多个端子，以便在一次测量中对短路进行检测。此外，将电源电位(VDD)施加到开关控制端子050，开关元件017-021、027和028导通。当端子003-008处于没有故障的正常状态时，由于所述分压电位低于逻辑元件030的阈值，则逻辑元件030输出预定值。同时，例如，当在端子005-006之间发生短路时，避开了端子005-006之间连接的电阻元件024。因此，分压电位高于逻辑元件030的阈值，并且逻辑元件030输出与正常状态下的前述值相反的值。因此，可以集中地检查多个端子，以便根据在一次测量中逻辑元件030的输出值来对短路进行检测。由此，极大地减少了导电测试所需要的时间，实现了减少的测试费用。另外，不需要提供能够在施加电压时测量电流的相当昂贵的测试设备，这成功地简化了所使用的测试设备。
作为与点P1连接的替代，逻辑元件030可以连接在开关元件028和分压电阻元件029之间。根据另一可能的布置，作为与地电位侧的开关元件028连接的替代，分压电阻元件029与电压电位(VDD)和点Q1之间的电源电位侧上的开关元件027串联，然后逻辑元件和导电测试端子与点Q1连接。此修改将应用到以下实施例中。
(第四实施例)
图4是示出根据本发明第四实施例的半导体装置的配置的电路方框图。在图4中，数字101表示基本半导体芯片(此后被称为父芯片)。数字102表示在父芯片101上集成的集成电路。数字103-108表示用于发送和接收父芯片101的内部电路102和外部系统之间的信号的端子。数字109-114表示与端子103-108连接的二极管。数字115表示叠放在父芯片101上的半导体芯片(此后被称为子芯片)。数字116表示在子芯片115上集成的内部电路。数字117-120表示由于发送和接收内部电路116和父芯片101上的内部电路102之间的信号的芯片连接端子。数字121-124表示与芯片连接端子117-120连接的二极管。数字125-128表示用于发送和接收父芯片101上的内部电路102和子芯片115上的内部电路116之间的信号的芯片连接端子。数字129-132表示与芯片连接端子125-128连接的二极管。数字133-136表示连接芯片连接端子117-120和125-128的导线。数字137和138表示导电测试端子。数字150表示开关控制端子，用于集中对导线133-136进行导电测试。数字139表示串联在芯片连接端子117和118之间的开关元件，数字140表示串联在芯片连接端子126和127之间的开关元件，而数字141表示串联在芯片连接端子119和120之间的开关元件。当将电源电位(VDD)施加到导电测试端子137上时，这些开关元件119和120导通，而当将地电位(VSS)施加到导电测试端子137上时不导通。
下面将描述按照前述方式配置的本实施例的导电设备的工作过程。当将电源电位(VDD)施加到导电测试端子137和开关控制端子150上，并将地电位(VSS)施加到导电测试端子138上时，开关元件139-141导通。当导线133-136处于没有故障的正常状态时，在导电测试端子137和138之间流过电流。当连接父和子芯片之间的各个芯片连接端子的任一条导线经受断路之后，在这些端子之间没有电流流过。因此，可以集中地检查连接多个芯片连接端子的导线，以便在一次测量中对断路进行检测。
(第五实施例)
图5是示出根据本发明第五实施例的半导体装置的配置的电路方框图。在图5中，示出的与第四实施例的图4中所示相同的参考符号表示相同的组件。因此，省略对其的详细描述。第五实施例与第四实施例的不同之处在于：与芯片连接端子117和118之间的开关元件139串联的电阻元件142、与芯片连接端子126和127之间的开关元件140串联的电阻元件143、以及与芯片连接端子119和120之间的开关元件141串联的电阻元件144。
下面将描述按照前述方式配置的本实施例的半导体装置的工作过程。基本工作过程与第四实施例所述相同。当将电源电位(VDD)施加到导电测试端子137和开关控制端子150上，并将地电位(VSS)施加到导电测试端子138上时，开关元件139-141导通。当导线133-136处于没有故障的正常状态时，在导电测试端子137和138之间流过的电流等于：
[VDD-VSS/电阻元件142-144的总电阻值]
然而，当连接父和子芯片之间的各个芯片连接端子的任一导线经受断路时，在这些端子之间没有电流流过。因此，可以集中地检查连接多个芯片连接端子的导线，以便在一次测试中对断路进行检测。
当在相邻芯片连接端子之间发生短路时，避开了与短路端子的两端连接的电阻元件，造成了测量到增加的电流值。因此，可以集中地检查相邻芯片连接端子，以便根据在一次测量中电流值的差来对短路进行检测。
如上所述，根据本实施例，除了可以集中检查芯片连接端子来检测断路之外，可以集中检查芯片连接端子，以便通过确定电流值的差来对短路进行检测。
(第六实施例)
图6是根据本发明第六实施例的半导体装置的配置的电路方框图。在图6中，示出的与第五实施例的图5所示相同的参考符号表示相同的组件。因此，省略对其的详细描述。第六实施例与第五实施例的不同之处在于：电阻元件142a-144a，这些电阻元件的电阻值彼此之间相对加权为两倍。
下面将描述按照前述方式配置的本实施例的半导体装置的工作过程。基本工作过程与第五实施例所述相同。在一次测量中，可以集中地检查连接多个芯片连接端子的导线来对断路进行检测，并且可以集中地检查相邻的芯片连接端子来对短路进行检测。此外，由于电阻元件142a-144a的电阻值相对于彼此相差两倍，测量的电流值示出了取决于短路发生位置的唯一特定值。这可以实现对芯片连接端子之间的短路的发生进行定位。
多个电阻元件的电阻值不必彼此之间相对加权为两倍。假定k是任意选择的实数，可以将所述加权确定为k倍。甚至不必使加权按顺序倍增，例如，相对于彼此为k倍。只需要多个电阻元件的电阻值彼此不同。
(第七实施例)
图7是示出根据本发明第七实施例的半导体装置的配置的电路方框图。在图7中，示出的与第五实施例的图5中所示相同的参考符号表示相同的组件。因此，省略对其的详细描述。第七实施例与第五实施例的不同之处在于开关元件139b和141b以及电阻元件142b和144b。由开关元件139b和电阻元件142b组成的串联体、以及由开关元件141b和电阻元件144b组成的串联体分别对应于图5所示的由开关元件139和电阻元件142组成的串联体、以及由开关元件141和电阻元件144组成的串联体，从子芯片115转移到父芯片101。
下面将描述按照前述方式配置的本实施例的半导体装置的工作过程。当将电源电位(VDD)施加到导电测试端子137和开关控制端子150，并将地电位(VSS)施加到导电测试端子138时，开关元件139b、140和141b导通。
当导线133-136处于没有故障的正常状态时，在导电测试端子137和138之间流过的电流等于：
[VDD-VSS/电阻元件142b、143、144b的总电阻值]
然而，当在相邻芯片连接端子之间发生短路时，避开了与短路端子两端连接的电阻元件，造成了测量到增加的电流值。在电流值上的差使得能够集中检查相邻芯片连接端子，以便在一次测量中对短路进行检测。
此外，通过将所包括的组件集成在父芯片101侧，则完全不必改变设计，例如，将用于导电测试的开关和电阻元件添加到子芯片115上。因此，由其他公司制造的半导体芯片可以用于子芯片115。
(第八实施例)
图8是示出根据本发明第八实施例的半导体装置的配置的电路方框图。在图8中，示出的与第四实施例的图4所示相同的参考符号表示相同组件。因此，省略对其的详细描述。第八实施例与第四实施例的不同之处在于：开关控制装置200、开关元件201-204、线路开关元件205-208以及导电测试端子137a和138a。开关元件201-204分别串联在芯片连接端子125-128和导电测试端子137a之间。开关控制装置200进行控制，以便在导电测试中一次使每一个开关元件201-204导通。线路开关元件205-208分别串联在芯片连接端子125-128和二极管129-132之间。
下面将描述按照前述方式配置的本实施例的半导体装置的工作过程。通过控制导电测试端子138a，将线路开关元件205-208预先设置为不导通，从而阻塞去往二极管129-132的电流路径。当导线133是导电测试目标时，开关控制装置200进行控制，以便只使开关元件201导通，而留下开关元件201-204不导通。然后，将超过(电源电位(VDD)+二极管121的阈值电压Vt)的电位施加到导电测试端子137a，同时测量在导电测试端子137a处流过的电流。当导线133处于没有故障的正常状态时，电流在二极管121处相对于电源电位(VDD)正向地流动，从而确定导线133导通。相反，当该电流值为零时，检测到导线133经受了断路。
顺序地对每一个芯片连接端子125-128执行所述的测量，从而对所有导电133-136中是否存在任何断路进行检测。而且，通过将所包括的组件集成在父芯片101侧上，则完全不必改变设计，例如，将用于导电测试的开关和电阻添加到子芯片115上。因此，由其他公司制造的半导体芯片可用于子芯片115。
(第九实施例)
图9是示出根据本发明第九实施例的半导体装置的配置的电路方框图。在图9中，示出的与第四实施例的图4所示相同的参考符号表示相同组件。因此，省略对其的详细描述。第九实施例与第四实施例的不同之处在于：电源电位侧的开关元件145、地电位侧的开关元件146、分压电阻元件147和逻辑元件148。在电源电位侧的开关元件145连接在芯片连接端子125和电源电位(VDD)之间。由地电位侧的开关元件146和分压电阻元件147组成的串联体连接在芯片连接端子128和地电位(VSS)之间。按照与开关元件139-141相同的方式，当将电源电位(VDD)施加到开关控制端子150上时，电源电位侧的开关元件145和地电位侧的开关元件146导通，而当将地电位施加到开关控制端子150上时不导通。逻辑元件148插入在导电测试端子138和在地电位侧的开关元件146之间。由连接在逻辑元件148的输入部分和电源电位(VDD)之间的电阻元件142-144的总电阻值、与串联在逻辑元件148的输入部分和地电位(VSS)之间的分压电阻元件147的电阻值分压后的电位被设置得低于逻辑元件148的输入阈值电平。
下面将描述按照前述方式配置的本实施例的半导体装置的工作过程。基本工作过程与第四实施例所述相同。当将电源电位(VDD)施加到开关控制端子150上时，开关元件139-141、145和146导通。在这种情况下，当导线133-136处于没有故障的正常状态时，分压电位低于逻辑元件148的阈值。因此，逻辑元件148输出预定值。相反，当在导线135-136之间发生短路时，避开了芯片连接端子119和120之间连接的电阻元件144，则分压电位高于逻辑元件148的阈值。由此，逻辑元件148输出与正常状态下的值相反的值。因此，可以集中地检查多个芯片连接端子，以便根据逻辑元件148的输出值来在一次测量中对短路进行检测。而且，根据逻辑元件的相反输出值来实现检测，从而消除了提供能够在施加电压时测量电流的相当昂贵的测试设备的需要。这样，简化了测试设备。
(第十实施例)
图10是示出根据本发明第十实施例的半导体装置的配置的电路方框图。在图10中，示出的与第九实施例的图9所示相同的参考符号表示相同的组件。因此省略对其的详细描述。第十实施例与第九实施例的不同之处在于逻辑元件149。由串联在逻辑元件149的输入部分和电源电位(VDD)之间的电阻元件142-144的总电阻值、与串联在逻辑元件149的输入部分和地电位(VSS)之间的分压电阻元件147的电阻值分压后的电位被设置得高于逻辑元件149的输入阈值电平。逻辑元件149的操作逻辑与第九实施例的逻辑元件148的操作逻辑相反。
下面将描述按照前述方式配置的本实施例的半导体装置的工作过程。基本工作过程与第一实施例所述相同。当将电源电位(VDD)施加到开关控制端子150上时，开关元件139-141、145和146导通。在这种情况下，当导线133-136处于没有故障的正常状态时，分压后的电位高于逻辑元件149的阈值。因此，逻辑元件149输出预定值。相反，当任一导线133-136经受短路时，分压电位低于逻辑元件149的阈值。因此，逻辑元件149输出与正常状态下的值相反的值。由此，可以集中地检查连接多个芯片连接端子的导线，以便根据逻辑元件149的输出值来在一次测量中对断路进行检测。而且，根据逻辑元件输出的相反输出值来实现检测，从而消除了对提供在施加电压时测量电流的相当昂贵的测试设备的需要。从而简化了测试设备。第九实施例与本实施例之间的不同之处在于第九实施例提供了对短路的检测，而本实施例提供了对断路的检测。
(第十一实施例)
图11是示出根据本发明第十一实施例的半导体装置的配置的电路方框图。第十一实施例对应于第九和第十实施例的组合。在图11中，示出的与第九和第十实施例的图9和图10所示相同的参考符号表示相同的组件。因此，省略对其的详细描述。本实施例包括按照与图9所示的逻辑元件148相同方式的第一逻辑元件148a、以及按照与图10所示的逻辑元件149相同方式的逻辑元件149a。在该配置中，可以同时对短路和断路进行检测。
(第十二实施例)
图12是示出根据本发明的第十二实施例的半导体装置的配置的电路方框图。在图12中，示出的与第九实施例的图9所示相同的参考符号表示相同的组件。因此，省略对其的详细描述。第十二实施例与第九实施例的不同之处在于开关元件139b和141b以及电阻元件142b和144b。由开关元件139b和电阻元件142b组成的串联体、以及由开关元件141b和电阻元件144b组成的串联体分别对应于图9所示的由开关元件139和电阻元件142组成的串联体、以及由开关元件141和电阻元件144组成的串联体，从子芯片115转移到父芯片101。
下面将描述按照前述方式配置的本实施例的半导体装置的工作过程。基本工作过程与第九实施例所述相同。当将电源电位(VDD)施加到开关控制端子150上时，使开关元件139b、140、141b、145和146导通。在这种情况下，当导线133-136处于没有故障的正常状态时，分压电位低于逻辑元件148的阈值。因此逻辑元件148输出预定值。相反，当在导线134-135之间发生短路时，避开了连接在芯片连接端子126和127之间的电阻元件143，分压电位高于逻辑元件148的阈值。由此，逻辑元件148输出与正常状态下的值相反的值。因此，可以集中地检查多个芯片连接端子，以便根据逻辑元件148的输出值在一次测量中对短路进行检测。而且，根据逻辑元件的相反输出值来实现检测，从而消除了对提供能够在施加电压时测量电流的相当昂贵的测试设备的需要。这样可以简化测试设备。
除了前面所述之外，使所包括的组件集成在父芯片101侧，则完全不必改变设计，例如，将用于导电测试的开关元件和电阻元件添加到子芯片115上。因此，由其他公司制造的半导体芯片也可以用于子芯片115。
在到目前为止所述的实施例中，开关元件或者成对的开关元件和电阻元件可以容易地由N型或P型晶体管、或者N型和P型MOS晶体管来形成。
从所述描述中，可以清楚地看到本发明所提供的各个方面。

Claims (16)

1.一种半导体装置，包括：
由开关元件和电阻元件组成的多个串联体，分别插入在彼此相邻的多个端子之间；
导电测试端子，导电测试端子分别与一串串联体的一端和另一端连接；以及
开关控制端子，用于集中地控制所有所述的多个开关元件。
2.根据权利要求1所述的半导体装置，其特征在于：
对一串多个串联体中的多个电阻元件的每一个电阻值进行加权。
3.一种半导体装置，包括：
由开关元件和电阻元件组成的多个串联体，分别插入在彼此相邻的多个端子之间；
在电源电位侧的开关元件，用于将一串串联体的一端与电源电位相连；
在地电位侧的开关元件，用于将一串串联体的另一端与地电位相连；
开关控制端子，用于集中地控制所有的多个开关元件；
分压电阻元件，与一串串联体中的一组电阻元件串联，以便进行分压；
逻辑元件，用于检测在一串串联体中的电阻元件和分压电阻元件之间的分压点上的电位变化；以及
与逻辑元件的输出侧连接的导电测试端子。
4.一种半导体装置，其中：
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及
第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
开关元件，在第一半导体芯片侧和第二半导体芯片侧上交替地插入在彼此相邻的多个导线之间；
导电测试端子，分别与一串串联的开关元件的一端和另一段连接；以及
开关控制端子，用于集中地控制所有的多个开关元件。
5.根据权利要求4所述的半导体装置，其特征在于：
电阻元件与多个开关元件中的每一个串联。
6.根据权利要求5所述的半导体装置，其特征在于：
对多个电阻元件的每一个电阻值进行加权。
7.一种半导体装置，其中：
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及
第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
在第一半导体芯片侧上：
每一个都由开关元件和电阻元件组成的串联体，分别插入在彼此相邻的多个芯片连接端子之间；
导电测试端子，与一串串联体的一端和另一端相连；以及
开关控制端子，用于集中地控制所有所述的多个开关元件。
8.一种半导体装置，其中：
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及
第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
在第一半导体芯片侧上：
开关元件，插入在各自的多个芯片连接端子和导电测试端子之间；以及
开关控制装置，用于有选择地控制多个开关元件的导通/断开；
在第二半导体芯片侧上：
多个二极管，所述二极管相对于电源电位正向地而相对于地电位反向地与多个芯片连接端子连接；
在第一半导体芯片侧上：
线路开关元件，插入在各自的多个芯片连接端子的线路中；以及
导电测试端子，与线路开关元件的导通/断开控制端子连接。
9.根据权利要求8所述的半导体装置，其特征在于：
将提供给第一半导体芯片的电源电位以及将提供给第二半导体芯片的电源电位是分别提供的。
10.根据权利要求8所述的半导体装置，其特征在于：将提供给第一半导体芯片的地电位以及将提供给第二半导体芯片的地电位是分别提供地。
11.一种半导体装置，其中：
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及
第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
每一个都由开关元件和电阻元件组成的串联体，在第一半导体芯片侧和第二半导体芯片侧上交替地插入到彼此相邻的多个导线之间；
电源电位侧的开关元件，用于将一串串联体的一端与电源电位相连；
地电位侧的开关元件，用于将一串串联体的另一端与地电位相连；
开关控制端子，用于集中地控制所有多个开关元件；
分压电阻元件，与一串串联体中的一组电阻元件串联，以便进行分压；
逻辑元件，用于检测在一串串联体的电阻元件和分压电阻元件之间的分压点上的电位是否超过预定值；以及
与逻辑元件的输出侧连接的导电测试端子。
12.一种半导体装置，其中：
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及
第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
由开关元件和电阻元件组成的串联体，在第一半导体芯片侧和第二半导体芯片侧上交替地插入到彼此相邻的多个导线之间；
电源电位侧的开关元件，用于将一串串联体的一端与电源电位相连；
地电位侧的开关元件，用于将一串串联体的另一端与地电位相连；
开关控制端子，用于集中地控制所有的多个开关元件；
分压电阻元件，与一串串联体中的一组电阻元件串联，以便进行分压；
逻辑元件，用于检测在一串串联体的电阻元件和分压电阻元件之间的分压点上的电位是否低于预定值；以及
与逻辑元件的输出侧连接的导电测试端子。
13.一种半导体装置，其中：
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及
第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
每一个都由开关元件和电阻元件组成的串联体，在第一半导体芯片侧和第二半导体芯片侧上交替地插入到彼此相邻的多个导线之间；
电源电位侧的开关元件，用于将一串串联体的一端与电源电位相连；
地电位侧的开关元件，用于将一串串联体的另一端与地电位相连；
开关控制端子，用于集中地控制所有所述的多个开关元件；
分压电阻元件，与一串串联体中的一组电阻元件串联，以便进行分压；
第一逻辑元件，用于检测在一串串联体的电阻元件和分压电阻元件之间的分压点上的电位是否超过预定值；
第二逻辑元件，用于检测在一串串联体的电阻元件和分压电阻元件之间的分压点上的电位是否低于预定值；以及
与第一和第二逻辑元件的输出侧连接的导电测试端子。
14.一种半导体装置，其中：
分别具有多个芯片连接端子的第一和第二半导体芯片安装在封装壳中；以及
第一和第二半导体芯片的各个芯片连接端子通过导线相互连接；所述半导体装置包括：
在第一半导体芯片侧上：
由开关元件和电阻元件组成的串联体，分别插入在彼此相邻的多个芯片连接端子之间；
电源电位侧的开关元件，用于将一串串联体的一端与电源电位相连；
地电位侧的开关元件，用于将一串串联体的另一端与地电位相连；
开关控制端子，用于集中地控制所有的多个开关元件；
分压电阻元件，与一串串联体中的一组电阻元件串联，以便进行分压；
逻辑元件，用于检测在一串串联体的电阻元件和分压电阻元件之间的分压点上的电位；以及
与所述逻辑元件的输出侧连接的导电测试端子。
15.根据权利要求1、3、4、7、8、11、12、13和14中任一个所述的半导体装置，其特征在于：
所述开关元件由N型或P型MOS晶体管、或者N型和P型MOS晶体管形成。
16.根据权利要求1、3、5、7、11、12、13和14中任一个所述的半导体装置，其特征在于：
所述电阻元件由N型或P型晶体管、或者N型和P型MOS晶体管形成。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101292506B (zh) * 2005-10-20 2012-06-06 诺基亚西门子通信有限责任两合公司 用于检查用户连接端子的方法和装置
CN106716154A (zh) * 2014-07-17 2017-05-24 日本麦可罗尼克斯股份有限公司 半导体模块、电性连接器以及检查装置
CN109130502A (zh) * 2017-06-15 2019-01-04 佳能株式会社 半导体装置、液体排出头以及液体排出设备
CN112285610A (zh) * 2020-10-27 2021-01-29 西安航空职业技术学院 一种plc控制柜接线的检查工具及方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4882572B2 (ja) * 2005-11-16 2012-02-22 株式会社デンソー 半導体集積回路
JP5259053B2 (ja) * 2005-12-15 2013-08-07 パナソニック株式会社 半導体装置および半導体装置の検査方法
DE602007006031D1 (de) * 2006-09-06 2010-06-02 Nxp Bv Prüfbare integrierte schaltung und ic-prüfverfahren
JP2008249388A (ja) 2007-03-29 2008-10-16 Fujitsu Microelectronics Ltd 半導体装置および半導体装置モジュール
JP2014235119A (ja) * 2013-06-04 2014-12-15 日本電産リード株式会社 基板検査装置、基板検査方法および基板検査用治具
JP2015102374A (ja) * 2013-11-22 2015-06-04 日置電機株式会社 基板検査装置、集積回路検査装置、集積回路、基板検査方法および集積回路検査方法
CN104732947B (zh) * 2015-04-16 2017-02-22 京东方科技集团股份有限公司 一种驱动芯片、驱动板及其测试方法、显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4215309A (en) 1977-11-17 1980-07-29 Frey Raymond A High efficiency switching circuit
US4749947A (en) * 1986-03-10 1988-06-07 Cross-Check Systems, Inc. Grid-based, "cross-check" test structure for testing integrated circuits
JP2925287B2 (ja) 1990-10-17 1999-07-28 富士通株式会社 半導体装置
US5818251A (en) * 1996-06-11 1998-10-06 National Semiconductor Corporation Apparatus and method for testing the connections between an integrated circuit and a printed circuit board
US6703682B2 (en) * 1999-12-22 2004-03-09 Texas Advanced Optoelectronic Solutions, Inc. High sheet MOS resistor method and apparatus
US6838766B2 (en) 2000-03-21 2005-01-04 Sanyo Electric Co., Ltd. Semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101292506B (zh) * 2005-10-20 2012-06-06 诺基亚西门子通信有限责任两合公司 用于检查用户连接端子的方法和装置
CN106716154A (zh) * 2014-07-17 2017-05-24 日本麦可罗尼克斯股份有限公司 半导体模块、电性连接器以及检查装置
CN109130502A (zh) * 2017-06-15 2019-01-04 佳能株式会社 半导体装置、液体排出头以及液体排出设备
CN109130502B (zh) * 2017-06-15 2020-11-03 佳能株式会社 半导体装置、液体排出头以及液体排出设备
CN112285610A (zh) * 2020-10-27 2021-01-29 西安航空职业技术学院 一种plc控制柜接线的检查工具及方法

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