CN1574323A - 半导体器件 - Google Patents

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岛贯好彦
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
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    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
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    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
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    • H01L2224/491—Disposition
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/85201—Compression bonding
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Abstract

本发明提供一种半导体器件，其包括半导体芯片；形成在该半导体芯片的主表面上并且包括第一电源接合焊盘、第二电源接合焊盘和多个信号接合焊盘的多个接合焊盘；设置为围绕该半导体芯片并且包括第一电源引线和多个信号引线的多个引线；包括用于把第一电源接合焊盘与第一电源引线相连接的第一接合线、用于把第一接合焊盘与第二接合焊盘相连接的第二接合线、以及用于把多个信号接合焊盘与多个信号引线相连接的第三接合线的多个接合线；以及密封该半导体芯片、多个接合线和该多个引线中的一些引线的密封体。

Description

半导体器件
对相关申请的交叉引用
本申请要求在2003年6月6日提交的日本专利申请No.JP2003-162139的优先权，其内容被包含于此以供参考。
技术领域
本发明涉及一种半导体器件，特别涉及有效应用于使用接合线连接设置在该半导体芯片周围的半导体芯片的接合焊盘以及连接部分的半导体器件的技术。
参照半导体器件，具有根据安装在半导体芯片上的集成电路的功能和种类的不同具有各种封装结构的半导体芯片已经商品化。作为这些半导体器件中的一种，已知有被称为QFP(四列扁平封装)类型的半导体器件。该QFP类型的半导体器件主要包括具有其上设置多个接合焊盘和多个缓冲单元的主表面的半导体芯片、设置在该半导体芯片周围的多个引线、分别电连接该半导体芯片的多个接合线和多个引线的多个接合线、用于支承该半导体芯片的支承体(突起、芯片安装片)、与该支承体集成地形成的悬置引线、以及密封该半导体芯片的密封体、多个接合线、以及多个引线的内部引线部分。
该多个接合焊盘包括多个信号接合焊盘和多个电源接合焊盘，并且沿着该半导体芯片的各个侧边排列。该多个缓冲单元包括多个输入-输出单元(I/O单元)以及多个电源单元，其中该多个输入-输出单元被分别设置为对应于该多个信号接合焊盘，并且该多个电源单元被设置为分别对应于该多个电源接合焊盘。该多个引线包括多个信号引线以及多个电源引线，其中该多个信号引线被设置为分别对应于该多个信号接合焊盘，并且该多个电源引线被设置为分别对应于该多个电源接合焊盘。
在此，用于分别把该半导体芯片的多个接合焊盘与围绕该半导体芯片的多个引线电连接的技术例如在日本未审查专利申请公告No.Hei6(1994)-283604中描述。
[专利参考文献1]
日本未审查专利申请公告No.6(1994)-283604
发明内容
现在，随着对安装在半导体芯片上的集成电路的更高封装和多功能的要求，该半导体芯片的接合焊盘的数目不断增加。因此，随着接合焊盘的增加，引线的数目增加，该半导体器件的型面尺寸增加。相应地，人们通过使得该引线的尺寸小型化缩小引线的排列间距而使得该半导体器件小型化。对于最近的QFP型半导体器件，该排列间距被缩小到0.3[mm]至0.4[mm]的量级。但是，需要给定的接合区域来保证在通过焊接把该半导体器件安装在印刷电路板时的可靠性，以及需要一定的机械强度来抑制该引线的弯曲。相应地，通过使得该引线尺寸小型化而进一步使得该半导体器件小型化被认为是困难的。
考虑到上文所述，本发明的发明人把注意力集中在这样的事实，多个电源接合焊盘和多个电源引线被提供用于一个操作电压(例如，Vcc＝3.3[V])，以保证安装在半导体芯片上的集成电路稳定工作，并且作出本发明。
本发明的目的是提供一种技术，其可以使得半导体器件小型化。
通过该说明书的描述和附图，本发明的上述和其他目的以及新特征将变得更加清楚。
下面简要说明在该说明书中公开的代表发明的概况。
也就是说，设置在该半导体芯片的主表面上具有相同功能的接合焊盘被使用接合线相互电连接。例如，该半导体器件具有如下结构。
该半导体器件包括半导体芯片；形成在该半导体芯片的主表面上并且包括第一电源接合焊盘、第二电源接合焊盘和多个信号接合焊盘的多个接合焊盘；设置为围绕该半导体芯片并且包括第一电源引线和多个信号引线的多个引线；包括用于把第一电源接合焊盘与第一电源引线相连接的第一接合线、用于把第一接合焊盘与第二接合焊盘相连接的第二接合线、以及用于把多个信号接合焊盘与多个信号引线相连接的第三接合线的多个接合线；以及密封该半导体芯片、多个接合线和该多个引线中的一些引线的密封体。
根据上述装置，可以减小通过接合线电连接到第二电源引线的电源引线的数目，因此可以使得半导体器件小型化。
附图说明
图1(a)和图1(b)为示出根据本发明一个实施例1的半导体器件的内部结构的示意图，其中图1(a)为示意平面视图，以及图1(b)为示意截面视图；
图2(a)和图2(b)为示出根据本发明的实施例1的半导体器件的内部结构的示意图，其中图2(a)为沿着该信号引线的示意截面视图，以及图2(b)为沿着该电源引线的示意截面视图；
图3为示出放大图1(a)的一部分的示意平面视图；
图4为示出放大图3的一部分的示意平面视图；
图5为示出放大图3的一部分的示意平面视图；
图6为示出在图5中的接合线的连接状态的示意截面视图；
图7为在图1(a)中所示的半导体芯片的平面布局视图；
图8为示出放大图7的一部分的平面布局视图；
图9为示出放大图7的一部分的平面布局视图；
图10为示出放大图7的一部分的平面布局视图；
图11为示出在图7中所示的半导体芯片的内部结构的示意截面视图；
图12(a)和图12(b)为示出根据本发明的实施例1的变型的半导体器件的内部结构的示意图，其中图12(a)为沿着该信号引线的示意截面视图，以及图12(b)为沿着电源引线的示意截面视图；
图13(a)和图13(b)为示出根据本发明的实施例2的变型的半导体器件的内部结构的示意图，其中图13(a)为沿着该信号引线的示意截面视图，以及图13(b)为沿着电源引线的示意截面视图；
图14为本发明的实施例1的变型3的安装在该半导体器件上的一些半导体芯片的平面布局视图；
图15(a)和图15(b)为示出根据本发明的实施例2的变型的半导体器件的内部结构的示意图，其中图15(a)为示意平面视图，以及15(b)为示意截面视图；
图16(a)和图16(b)为示出根据本发明的实施例2的半导体器件的内部结构的示意图，其中图16(a)为沿着该信号引线的示意截面视图，以及图16(b)为沿着电源引线的示意截面视图；
图17为以放大的方式示出图15(a)的一部分的示意平面视图；
图18为以放大的方式示出图17的一部分的示意平面视图；
图19为以放大的方式示出图17的一部分的示意平面视图；
图20为在图15(a)中所示的半导体芯片的平面布局视图；
图21为以放大的方式示出图20的一部分的示意平面布局视图；
图22为示出在图20中的半导体芯片的内部结构的示意截面视图；
图23(a)和图23(b)为示出根据本发明的实施例3的半导体器件的内部结构的示意图，其中图23(a)为示意平面视图，以及图23(b)为示意截面视图；
图24(a)和图24(b)为示出根据本发明的实施例4的半导体器件的内部结构的示意图，其中图24(a)为示意平面视图，以及图24(b)为示意截面视图；
图25(a)和图25(b)为示出根据本发明的实施例5的半导体器件的内部结构的示意图，其中图25(a)为示意平面视图，以及图25(b)为示意截面视图；
图26(a)和图26(b)为示出根据本发明的实施例7的半导体器件的内部结构的示意图，其中图26(a)为示意平面视图，以及图26(b)为示意截面视图；
图27为示出根据本发明的实施例的半导体器件的内部结构的平面视图；
图28为以放大的方式示出图27的一部分的示意平面视图；
图29为在图27中所示的半导体芯片的平面布局视图；
图30为在本发明的实施例7的半导体器件的制造中所用的半导体晶片的平面视图；
图31为用于说明在实施例7中的半导体器件的制造的特征检查步骤的示意图；
图32为示出根据本发明一个实施例8的半导体器件的内部结构的示意平面视图；
图33(a)至图33(c)为示出用于更加具体地说明本发明的有利效果的半导体器件的型面的示意图，其中图33(a)为标准型面视图，以及图33(b)和图33(c)为应用本发明的型面视图；
图34(a)和图34(b)为示出根据本发明的实施例1的一个变型的半导体器件的内部结构的示意图，其中图34(a)为示意平面视图，以及图34(b)为示意截面视图；
图35(a)和图35(b)为示出根据本发明的实施例4的一个变型的半导体器件的内部结构的示意图，其中图35(a)为示意平面视图，以及图35(b)为示意截面视图；
图36(a)和图36(b)为示出根据本发明的实施例6的一个变型的半导体器件的内部结构的示意图，其中图36(a)为示意平面视图，以及图36(b)为示意截面视图；
图37(a)和图37(b)为示出根据本发明的实施例6的一个变型的半导体器件的内部结构的示意图，其中图36(a)为示意平面视图，以及图36(b)为示意截面视图；
图38(a)和图38(b)为示出根据本发明的实施例6的一个变型的半导体器件的内部结构的示意图，其中图36(a)为示意平面视图，以及图36(b)为示意截面视图；
图39(a)和图39(b)为示出根据本发明的实施例7的一个变型的半导体器件的内部结构的示意图，其中图39(a)为示意平面视图，以及图39(b)为示意截面视图；
图40(a)和图40(b)为示出根据本发明的实施例1的一个变型的半导体器件的内部结构的示意图，其中图40(a)为示意平面视图，以及图40(b)为示意截面视图；
图41(a)和图41(b)为示出根据本发明的实施例7的一个变型的半导体器件的内部结构的示意图，其中图41(a)为示意平面视图，以及图41(b)为示意截面视图；
图42为示出根据本发明的实施例9的半导体器件的内部结构的示意平面视图；
图43为示出根据本发明的实施例9的半导体器件的内部结构的示意电路图。
具体实施方式
下面结合附图具体描述本发明的优选实施例。在所有用于说明该实施例的附图中，相同的标号表示相同部件，并且省略对它们的重复说明。
(实施例1)
在实施例1中，参照一个例子进行说明，其中本发明被应用于QFP(四列扁平封装)类型的半导体器件。
图1(a)和图1(b)为示出根据本发明一个实施例1的半导体器件的内部结构的示意图，其中图1(a)为示意平面视图，以及图1(b)为示意截面视图。
图2(a)和图2(b)为示出根据本发明的实施例1的半导体器件的内部结构的示意图，其中图2(a)为沿着该信号引线的示意截面视图，以及图2(b)为沿着该电源引线的示意截面视图。
图3为示出放大图1(a)的一部分的示意平面视图。
图4为示出放大图3的一部分的示意平面视图。
图5为示出放大图3的一部分的示意平面视图。
图6为示出在图5中的接合线的连接状态的示意截面视图。
图7为在图1(a)中所示的半导体芯片的平面布局视图。
图8为示出放大图7的一部分的平面布局视图。
图9为示出放大图7的一部分的平面布局视图。
图10为示出放大图7的一部分的平面布局视图。
图11为示出在图7中所示的半导体芯片的内部结构的示意截面视图。
如图1至图3所示，该实施例1的半导体器件主要由半导体芯片2、多个引线5、多个接合线8、密封体9等等所构成。该半导体芯片2通过粘合剂固定到一个支承体6上，其被称为突起或芯片安装片，并且例如4个悬置引线7被整体连接到支承体6。
如图7中所示，沿着厚度方向的半导体芯片2的平面形状形成为四边形。在该实施例1中，例如该半导体芯片2的平面形状被形成为具有7.6[mm]×7.6[mm]的尺寸的方形。
尽管半导体芯片2不限于如下结构，如图11中所示，该半导体芯片2主要包括半导体板20，以及在半导体板20的主表面上，通过在多级叠加绝缘层22a和布线层22b而形成多层布线层22，以及覆盖多层布线层22的表面保护膜(最终保护膜)23。
绝缘层23a例如由氧化硅膜所形成。该布线层22b例如由铝(Al)、铝合金、铜、铜合金等等所制成的金属膜而形成。该表面保护膜23由通过叠加例如氧化硅膜、氮化硅膜等等这样的无机绝缘膜和有机膜而形成。该实施例1的半导体芯片2例如具有7层金属布线结构。
例如，构成集成电路的微计算机被安装在半导体芯片2上。如图7所示，在该半导体芯片2的主表面2x上，设置一个内部电路形成部分10。在该内部电路形成部分10中，设置包括被布线沟道区所分割的多个电路块12。该多个电路块12例如包括一个CPU(中央处理单元)被形成为一个算术计算电路的电路块、RAM(随机存取存储器)被形成为一个存储电路的电路块、ROM(只读存储器)被形成为一个存储电路的电路块、形成定时器的电路块、以及形成IF(串行通信接口电路)的电路块。
在该半导体芯片2的主表面2x上，设置对应于半导体芯片2的各个侧边的四个接口电路形成部分11。该四个接口电路形成部分11被设置为在平面上围绕该内部电路形成部分10。
在每个接口电路形成部分11中，如图7和图8中所示，设置包括多个结合焊盘3和多个缓冲单元4的接口电路。该多个结合焊盘3包括多个信号接合焊盘3a和多个电源接合焊盘3b，并且该多个缓冲单元4包括多个输入/输出单元(I/O单元)4a和多个电源单元4b。
在每个接口电路形成部分11中，该多个接合焊盘3和多个缓冲单元4沿着半导体芯片2的侧边设置。该多个接合焊盘3被设置在该半导体芯片2和多个缓冲单元4之间，其中设置对应于该多个信号接合焊盘3a的该多个输入/输出单元4a，以及设置对应于该多个电源接合焊盘3b的多个电源单元4b。
如图9中所示，在接口电路形成部分11上，设置把操作电势提供到该多个输入/输出单元4a的电源线14。该电源线14以环状连续延伸，使得电源线14在平面上围绕该内部电路形成部分10。
该信号接合焊盘3a与相应的输入/输出单元4a电连接，并且该电源接合焊盘3b与相应的电源单元4b电连接。另外，该多个电源单元4b与电源线14电连接，并且该电源线14与该多个输入/输出单元4a电连接。
该输入/输出单元4a是包括用于发送和接收输入/输出信号的电路，并且该电源单元4b是用于提供该输入/输出单元4a的电路操作所需的操作电势的单元。
为了以稳定方式操作该多个输入/输出单元4a，如图8和图9中所示，该多个电源接合焊盘3b被设置为在平面上夹住该多个信号接合焊盘3a。
作为构成该内部电路和接口电路的晶体管元件，例如使用一个MISFET(金属绝缘体半导体场效应晶体管)。针对于低功耗和快速处理，该内部电路的算术计算电路使用以比用于操作构成该接口电路的缓冲单元4的MISFET的操作电势更低的操作电势而工作。例如，该内部电路的算术计算电路使用以1.8[V]的操作电势工作的MISFET，而该接口电路的缓冲单元4使用以3.3[V]的操作电势工作的MISFET。
如图10中所示，该信号接合焊盘3a和电源接合焊盘3b具有形成为四边形的各个平面。在实施例1中，该信号接合焊盘3a例如形成为具有0.1[mm]×0.1[mm]的尺寸的方形，而该电源接合焊盘3b例如形成为具有0.1[mm]×0.2[mm]的尺寸的矩形。该电源接合焊盘3b沿着与该电源接合焊盘3b的纵向侧远离该半导体芯片2的侧面2a的方向相同的方向设置。
如图1和图2中所示，该半导体芯片2、多个引线5中的一些引线、支承体6、四个悬置引线7、多个接合线8等等被密封体9所密封。该密封体9具有沿着形成为四边形的厚度方向的平面形状。在该实施例1中，该密封体9的平面形状例如形成在具有16[mm]×16[mm]的尺寸的方形。
为了减小在密封体9中的应力，该密封体9例如由添加有苯酚基固化剂、硅橡胶、填料等等的联苯基热固树脂所形成。另外，该密封体9由适用于大规模生产的传热模塑法所形成。该传热模塑法是使用具有罐、转轮、树脂注入口、空穴等等的成形模子并且通过把例如环氧树脂这样的热固树脂从该罐通过转轮和树脂注入口注入到该空穴中而形成一个密封体的技术。
该多个引线5如图1至图3中所示，设置在半导体芯片2的周围，使得该引线5在平面上包围该半导体芯片2。另外，该多个引线5被沿着密封体9的各个侧边设置。
该多个引线5在该密封体9的内部和外部延伸，并且由设置在该密封体9内部的内部引线部分(内引线)和位于该密封体9的外部的外部引线部分(外引线)所构成。
该多个引线5的内部引线部分从密封体9的侧表面延伸到该半导体芯片2的侧表面，并且其各个末端具有连接接合线8的连接部分。
该多个引线5的外部引线部分被模制为翼状，其构成一个表面安装型引线形状。模制为翼状的外部引线部分包括从密封体9的侧表面突出的第一部分以及从该第一部分向下弯曲(在主表面侧之外的背表面和设置为侧向相对的密封体9的背表面)的第二部分，以及在与第一部分的突出方向相同的方向从第二部分延伸的第三部分。在把该半导体器件通过焊接安装在该印刷电路板上时，该外部引线部分的第三部分被用作为外部连接端。
如图2至图5中所示，该多个引线5包括多个信号引线5a，并且进一步包括一个电源引线5b，其例如被提供3.3[V]的操作电势Vcc。多个接合线8包括多个接合线8a，其分别把半导体芯片2的多个信号接合焊盘3a与该多个信号引线5a电连接。该多个接合线8进一步包括接合线8b，其把该半导体芯片2的多个电源接合焊盘3b中的任意电源接合焊盘3b与电源引线5b电连接。该多个接合线8进一步包括多个接合线8c，其把具有相同功能的半导体芯片2的电源接合焊盘3b相互电连接。
如图4和图5所示，在该多个电源接合焊盘3b中，任意一个电源接合焊盘3b通过接合线8b与电源引线5b电连接。使用接合线8c在包括该任意电源接合焊盘3b的各个电源接合焊盘3b之间建立电连接。也就是说，除了使用接合线8c的电源接合焊盘3b之外，与被通过接合线8b施加操作电势Vcc的电源引线5b电连接的任意电源接合焊盘3b连接到该多个电源接合焊盘3b。由于这种结构，可以把接合线8b的数目减小与通过接合线8c与任意电源接合焊盘3b电连接的电源接合焊盘3b的数目相对应的量，因此该半导体器件可以被小型化。在该实施例1中，例如，在提供24个电源接合焊盘3b时，一个电源引线5b通过该接合线8b与一个电源接合焊盘3b连接，因此可以减小23个电源引线5b。
本发明的优点结合图33进一步描述。如图33(a)中所示，当该半导体芯片被按照常规方式封装时，该封装具有20[mm]×20[mm]的型面尺寸，并且引线端子的数目变为144个(在下文中该封装被表达为2020-144引脚)。但是，如图33(b)中所示，当结合实施例1描述的结构被应用于参考电势(例如，Vss:0V)的接合焊盘时，该封装变为1616-120引脚，因此封装面积可以减小到常规结构的64％。在此，除了上述用于参考电势的接合焊盘之外(Vss)，在实施例1中所述的结构可以被应用于电源电势(例如，Vcc:3.3V)的接合焊盘。在这种情况中，如图33(c)中所示，该封装变为1414-100引脚，因此封装面积被减小到常规结构的49％。因此，在图33(a)、图33(b)和图33(c)中，以使得观察者直观地看到封装尺寸缩小的效果，各个封装被按照比例示出，假设在图33(a)中所示的封装2020-144引脚为100％的尺寸。
另外，在把本发明应用于半导体器件中，当封装尺寸不减小时，可以加宽外部引线的间距。相应地，可以容易减小用于安装该封装的印刷电路板的间距，因此便于把半导体器件安装在印刷电路板上。另外，由于该外部引线之间的宽度增加，则在焊接之后的可靠性增强。
作为接合线8，使用金(Au)线。金与通常被用作为半导体芯片2的布线材料的铝或铜相比表现出低电阻率。另外，该接合线的直径近似为几十微米，这是一个相对较大的数值，并且该半导体芯片2的厚度被减小到几微米至几百微米。相应地，存在该接合线的薄层电阻远低于该半导体芯片2的薄层电阻的倾向。也就是说，该接合线8的电阻低于电源线14的电阻。按照这种方式，通过使用金线把任意电源接合焊盘3b与电源引线5b相连接，以及使用金线连接包括任意电源接合焊盘3b的各个电源接合焊盘3b之间，可以统一地把操作电势施加到各个电源接合焊盘3b，而不产生大的电势差。
如图4和图5中所示，包括多个信号接合焊盘3a和多个电源接合焊盘3b的多个接合焊盘3沿着半导体芯片2的各个侧边设置，使得这些接合焊盘3在平面上围绕该内部电路形成部分10。另一方面，该接合线8c把电源接合焊盘3b相互连接，其中该电源接合焊盘3b夹住给定数目的信号接合焊盘3a。也就是说，在该半导体芯片2的各个侧边上，连接在电源接合焊盘3b之间的接合线8c沿着半导体芯片2的侧边延伸。
按照这种方式通过接合线8c把电源接合焊盘3b相互连接中，为了避免连接到信号接合焊盘3a的接合线8a和接合线8c之间的接触，需要在比信号接合焊盘3a和接合线8a之间的连接更加远离半导体芯片2的侧边的一个位置处执行电源接合焊盘3b和接合线8c之间的连接。为了把这种连接模式投入实用，如图10中所示，有效地形成特定形状的电源接合焊盘3b，以设置电源接合焊盘3b，使得其长边远离半导体芯片2的侧边。但是，作为电源接合焊盘3b的长边的长度，需要保证一定的长度，以避免该接合线8b与接合线8a相互干扰。最好，该电源接合焊盘3b的长边的长度比沿着与该电源接合焊盘3b的长边相同的方向延伸的信号接合焊盘3a的侧边的长度大两倍或更大，或者比该信号接合焊盘3a的短边的长度大两倍或更大。
通过以这种矩形形状形成电源接合焊盘3b，可以使用接合线8c把电源接合焊盘3b相互连接，并且防止电源接合焊盘3b与连接到信号接合焊盘3a的接合线8a相接触。
在此，当两个接合线可以基本上连接到该电源接合焊盘时，该电源接合焊盘的尺寸和形状是充分可行的。例如，当该接合焊盘的数目与半导体芯片的尺寸相比较小时，对于焊盘间距存在容限，例如在两侧的电源接合焊盘可以被设置为能够防止接合线8b与接合线8a相互干扰的长度。在这种情况中，尽管该半导体芯片的接合焊盘与上述纵向接合焊盘的例子相比被减小，与该接合线相连接的接合焊盘的连接区域增加，因此可以充分地保证相对于毛细管的尺寸或接触点的容限。
如图2(a)中所示，该接合线8a通过钉头接合(球接合)方法而连接，其在半导体芯片2的信号接合焊盘3a处执行第一连接，并且在该信号引线5的连接部分执行第二连接。该钉头接合方法通过在该布线的末端部分形成球状而执行第一连接，从而使用热压接合处理把该球接合到第一连接部分，然后通过把该布线拉到第二连接部分而执行第二连接，然后在施加超声振动时把该布线连接到该第二连接部分。
另一方面，如图2(b)中所示，该接合线8b通过反相钉头接合方法，其在电源引线5b执行第一连接，并且在该半导体芯片2的任意电源接合焊盘3b执行第二连接。按照这种方式，通过使用反相钉头接合方法执行电源引线5b与电源接合焊盘3b的线连接，可以降低接合线8b在电源接合焊盘3b上的高度，因此在把接合线8b连接到接合焊盘3b时可以加宽该毛细管和接合焊盘3b之间的距离。结果，与通过类似于用于图2(a)中所示的信号接合线8a的钉头接合方法相类似的钉头接合方法把该电源接合焊盘3b与电源引线5b线连接的情况相比，可以减小该电源接合焊盘的面积。
如图4和图5所示，通过使用与接合线8b相连接的任意电源接合焊盘3b由接合线8c串联多个电源接合焊盘3b作为开始点。当多个电源接合焊盘3b被串联时，除了初始级的电源接合焊盘3b和结束级的电源接合焊盘3b之外，两个接合线8c被连接到其他电源接合焊盘3b。在该实施例1中，如图6中所示，如下连续地执行该连接。第一级的接合线8c的第一侧被连接到该第一级(初始级)的电源接合焊盘3b。该第一级的接合线8c的第二侧被连接到该第二级的电源接合焊盘3b。该第二级的接合线8c的第一侧被通过该第一级的接合线8c的第二侧连接到第二级的电源接合焊盘3b。然后，该第二级的接合线8c的第二侧被连接到第三级的电源接合焊盘3b。按照这种方式，当通过使用钉头接合方法把两个接合线8c连接到一个接合焊盘3b时而串联多个电源接合焊盘3b时，可以通过把后级的接合线8c通过前级的接合线8c的第二侧以重叠的方式连接到电源接合焊盘3b而减小接合焊盘3b的面积。
另外，该电源接合焊盘3b的可以形成为横向延长的矩形形状，其沿着半导体芯片2的侧边延伸。在这种情况中，与上述纵向电源接合焊盘3b的例子相比减小该半导体芯片的端子数目。但是，由于该实施例的应用，与半导体芯片的端子数目减小量相比可以更进一步减小整个封装的引线。
图12(a)和图12(b)为示出根据本发明的实施例1的变型的半导体器件的内部结构的示意图，其中图12(a)为沿着该信号引线的示意截面视图，以及图12(b)为沿着电源引线的示意截面视图。
在上述实施例1中，如图2(a)中所示，对于这样的例子进行说明，其中通过在该半导体芯片2的信号接合焊盘3a执行第一连接以及在信号引线5a的连接部分执行第二连接的钉头接合方法，使用接合线8a连接信号接合焊盘3a和信号引线5a。但是，如图12(a)中所示，可以通过在信号引线5a执行第一连接以及在该半导体芯片2的信号接合焊盘3a执行第二连接的钉头接合方法，连接该半导体芯片2的信号接合焊盘3a和信号引线5a的连接部分。按照这种方式，通过反向接合该接合线8a，在该接合线8a上方的接合线8a的高度被降低，因此沿着接合焊盘3的设置方向延伸的接合线8c和接合线8a之间的距离被加宽，因此当密封体9通过传热模塑法而形成，可以抑制两个接合线(8c、8a)由于在注入树脂时的布线漂移而相互接触。
图13(a)和图13(b)为示出根据本发明的实施例2的变型的半导体器件的内部结构的示意图，其中图13(a)为沿着该信号引线的示意截面视图，以及图13(b)为沿着电源引线的示意截面视图。
在上述变型1中，如图12(a)中所示，该接合线8a的另一端侧(第二侧)直接连接到该半导体芯片2的信号接合焊盘3a。但是，如图13(a)中所示，一个凸起电极16可以形成在半导体芯片2的信号接合焊盘3a上，并且该凸起电极16可以连接到该接合线8a的另一侧。该凸起电极16最好可以是一个例如通过钉头接合方法而形成的钉头块。
另外，如图13(b)中所示，在多个电源接合焊盘3b中，一个凸起电极16可以形成在通过引线5与接合线8b电连接的电源接合焊盘3b的第一区域中，并且该接合线8b的另一侧(第二侧)可以连接到凸起电极16。
当该接合焊盘侧被设置为第二侧时，由于相应的压力接合方法被用作为该粘合方法，因此不能够保证粘合强度，另外，由于该接合焊盘和毛细管在执行压力接合时相互接近，因此破坏该接合焊盘的可能性增加。另一方面，通过采用钉头接合方法，可以减小对该芯片的铝焊盘的破坏，同时可以保证粘合强度。
图14为本发明的实施例1的变型3的安装在该半导体器件上的一些半导体芯片的平面布局视图。
如图14中所示，多个缓冲单元4包括多个电源单元4b1，并且该多个接合焊盘3包括多个电源接合焊盘3b1。该多个电源单元4b1被设置为对应于多个电源接合焊盘3b1。
在接口电路形成部分11和内部电路形成部分10之间，设置电源线15，例如用于把操作电势(例如，1.8V＝Vdd)提供到该内部电路形成部分10的内部电路。该电源线15以环形连续延伸，使得电源线15在平面上围绕该内部电路形成部分10。
该电源接合焊盘3b1与电源接合焊盘3b1电连接。另外，该多个电源单元4b1与电源线15电连接，并且该电源线15与内部电路电连接。该电源单元4b1是用于提供该内部电路的电路操作所需的操作电势的单元。
该多个电源接合焊盘3b1被设置为使得电源接合焊盘3b1在平面上夹住该多个信号接合焊盘3a，用于使得该内部电路执行稳定操作。
在上述实施例1中，参照把本发明应用于把操作电势Vcc提供到输入/输出单元4a的多个电源接合焊盘3b的例子进行描述。但是，与该变型3的情况相同，本发明可以应用于把操作电势Vdd提供到内部电路的多个电源接合焊盘3b1。并且在这种情况中，可以减小电源引线的数目，因此可以使得该半导体器件小型化。
图34(a)和图34(b)为示出根据本发明的实施例1的一个变型的半导体器件的内部结构的示意图，其中图34(a)为示意平面视图，以及图34(b)为示意截面视图。如图中所示，该接合线8c可以在一个闭合环形中连续形成。
(实施例2)
在上述实施例1中，参照使用该接合线减小电源引线的数目的例子进行说明。在该实施例2中，参照使用中继接合焊盘和接合线减小电源引线的数目的例子进行说明。
图15(a)和图15(b)为示出根据本发明的实施例2的变型的半导体器件的内部结构的示意图，其中图15(a)为示意平面视图，以及15(b)为示意截面视图。
图16(a)和图16(b)为示出根据本发明的实施例2的半导体器件的内部结构的示意图，其中图16(a)为沿着该信号引线的示意截面视图，以及图16(b)为沿着电源引线的示意截面视图。
图17为以放大的方式示出图15(a)的一部分的示意平面视图。
图18为以放大的方式示出图17的一部分的示意平面视图。
图19为以放大的方式示出图17的一部分的示意平面视图。
图20为在图15(a)中所示的半导体芯片的平面布局视图。
图21为以放大的方式示出图20的一部分的示意平面布局视图；
图22为示出在图20中的半导体芯片的内部结构的示意截面视图；
如图21中所示，多个缓冲单元4包括多个电源单元4b2，并且多个接合焊盘3包括多个电源接合焊盘3b2。该多个电源接合焊盘3b2被设置为对应于多个电源接合焊盘3b2。
尽管未在图中示出，在一个内部电路形成部分10上，例如设置把操作电势(例如，0V＝Vss)提供到输入/输出单元4a的电源线。该电源线以环形形状延伸，使得该电源线在平面上围绕该内部电路形成部分10。
该电源接合焊盘3b2与相应的电源单元4b2相连接。另外，多个电源单元4b2与上述电源线电连接。该电源线与多个输入/输出单元4a电连接。该电源单元4b2是用于提供该输入/输出单元4a的电路操作所需的操作电势的单元。
该多个电源接合焊盘3b2被设置为使得电源接合焊盘3b2在平面上夹住多个信号接合焊盘3a，使得多个输入/输出单元4a执行稳定操作。
如图20和图21中所示，在该半导体芯片2的主表面2x上，设置一个中继焊盘3c。该中继焊盘3c被设置在电路块12之间的信道形成区域13中，并且同时设置在不形成晶体管模子的区域中，即形成在元件隔离绝缘膜(场绝缘膜)21上。在该实施例2中，该中继焊盘3c例如被设置在半导体芯片2的两个对角线相交的中点附近。
如图16至19中所示，多个引线5包括多个信号引线5a，并且进一步包括被施加0[V]的操作电势Vss的一个电源引线5b2。多个接合线8包括分别电连接半导体芯片2的多个信号接合焊盘3a和多个信号引线5a的多个接合线8a。该多个接合线8进一步包括接合线8b2，其把半导体芯片2的多个电源接合焊盘3b2中的任意电源接合焊盘3b2与电源引线5b2电连接。该多个接合线8进一步包括多个接合线8d，其把具有半导体芯片2的相同功能的电源接合焊盘3b2与中继焊盘3c(中继接合焊盘)电连接。
如图18和图19中所示，在该多个电源接合焊盘3b2中的任意电源接合焊盘3b2通过接合线8b2与电源引线5b2电连接，并且包括任意电源接合焊盘3b2的多个电源接合焊盘3b2通过接合线8d与中继焊盘3c电连接。由于这种结构，除了电源接合焊盘3b2之外，电源引线5b2的数目可以被减小对应于通过接合线8d与中继焊盘3c电连接的电源接合焊盘3b2的数目相对应的量，因此可以实现半导体器件的小型化。根据该实施例2，例如，当提供24个电源接合焊盘3b2时，一个电源引线5b2通过接合线8b2与该电源接合焊盘3b2电连接，因此可以减小23个电源引线5b2。
如图16(a)中所示，该接合线8a通过钉头接合(球接合)方法连接，其在半导体芯片2的信号接合焊盘3a执行第一连接，并且在信号引线5a执行第二连接。
如图18中所示，该接合线8b2通过钉头接合方法连接，其在电源引线5b2执行第一连接，并且在半导体芯片2的电源接合焊盘3b2处执行第二连接。
如图16(b)中所示，该接合线8d通过钉头接合方法连接，其在电源接合焊盘3b2执行第一连接，并且在中继焊盘3c执行第二连接。按照这种方式，通过在电源接合焊盘3b2执行第一连接以及在中继焊盘3c执行第二连接的钉头接合方法，执行电源接合焊盘3b2和中继焊盘3c之间的线连接，可以减小在中继焊盘3c上的接合线8d的高度，因此可以加宽在把接合线8d连接到中继焊盘3c时的毛细管与已经连接的接合线3d之间的距离。结果，与通过在中继焊盘3c执行第一连接以及在电源接合焊盘3b2执行第二连接的钉头接合方法连接中继焊盘3c和电源接合焊盘3b2的情况相比，可以减小中继焊盘3c的面积。相应地，可以容易地设置中继焊盘3c，而不增加半导体芯片2的尺寸，并且不受到设计上的限制。另外，多个接合线8d可以用小面积以集中的方式连接到中继焊盘3c。
该中继焊盘3c被设置在不形成构成电路的晶体管模子的一个信道形成区域13中。由于这种结构，可以抑制由于在把接合线8d连接到中继焊盘3c时该半导体器件受到的冲击所造成的缺陷。
(实施例3)
该实施例3针对于一个例子，其中通过组合上述实施例1和2而减小引线的数目。
图23(a)和图23(b)为示出根据本发明的实施例3的半导体器件的内部结构的示意图，其中图23(a)为示意平面视图，以及图23(b)为示意截面视图。
如图23中所示，使用上述实施例1在被施加操作电势(电源电势)Vcc的接合焊盘之间建立线连接，以及使用上述实施例2在被施加操作电势(电源电势)Vss的接合焊盘之间建立线连接。按照这种方式，由于上述实施例1和2的组合，可以减小两个系统的电源引线的数目，因此可以实现半导体器件的进一步小型化。
(实施例4)
实施例4针对于这样一个例子，其中通过结合上述实施例1和总线条引线而减少引线的数目。
图24(a)和图24(b)为示出根据本发明的实施例4的半导体器件的内部结构的示意图，其中图24(a)为示意平面视图，以及图24(b)为示意截面视图。
该实施例4的半导体器件被配置为包括总线条引线17。该总线条引线17被设置在半导体芯片2侧和多个引线5的一端部分之间，同时沿着半导体芯片2侧排列。在该实施例4中，该总线条引线17被沿着半导体芯片2的四侧设置，并与四个悬置引线7整体连接。另外，该总线条引线17被设置为与半导体芯片2外部的一个区域中的四个悬置引线7线连接。
在半导体芯片2上，通过采用基本上与由上述实施例1所用的线连接相同的线连接，把多个电源接合焊盘3b与被施加操作电势Vcc(例如，3.3V)的电源引线5b电连接。
使用接合线8b2，把该总线条引线17与被提供比操作电势Vcc更低的操作电势Vss(例如，0V)的电源引线5b2电连接。
通过多个接合线8e，把被提供操作电势Vss的多个电源接合焊盘3b2与总线条引线17电连接。
按照这种方式，通过使用基本上与由上述实施例1所用的线连接相同的线连接把多个电源接合焊盘3b与被提供操作电势Vcc的电源引线5b2电连接，通过使用接合线6b2把总线条引线17与被提供比操作电势Vcc更低的操作电势Vss的电源引线5b2电连接，以及通过使用多个接合线8e把多个电源接合焊盘3b2与总线条引线17电连接，可以按照与上述实施例3相同的方式减小两个系统的电源引线的数目，因此可以实现半导体器件的进一步小型化。
在此，如图35(a)和图35(b)所示，另一个总线条引线50可以进一步形成在总线条引线17旁边。在这种情况中，另一个总线条引线50与所选择引线5整体地形成，并且操作电势Vss被从外部提供到另一个总线条引线50。
(实施例5)
在实施例5中，对把本发明应用于QFN(四列扁平非引线封装)类型的半导体器件的例子进行说明。
图25(a)和图25(b)为示出根据本发明的实施例5的半导体器件的内部结构的示意图，其中图25(a)为示意平面视图，以及图25(b)为示意截面视图。
实施例5的半导体器件被配置为使得多个引线5从密封体9的背表面暴露出来。
该半导体芯片2的多个电源接合焊盘3b采用基本上与上述实施例1的线连接相同的线连接，其中该电源接合焊盘3b与被提供操作电势Vcc(例如，3.3V)的电源引线5b电连接。
半导体芯片2的多个电源接合焊盘3b2采用基本上与上述实施例2的线连接相同的线连接，其中该电源接合焊盘3b2与被提供操作电势Vss(例如，0V)的电源引线5b2电连接。
按照这种方式，使用基本上与上述实施例1的线连接相同的线连接，把多个电源接合焊盘3b与被提供操作电势Vcc的电源引线5b电连接，并且使用基本上与上述实施例2的线连接相同的线连接，把多个电源接合焊盘3b2与被提供比操作电势Vcc更低的操作电势Vss的电源引线5b2电连接，因此还对于QFN类型的半导体器件，可以减小电源引线的数目，并且可以使得半导体器件小型化。
在此，对于使用被半蚀刻(half-etched)的例子的引线框架进行说明，使得该突起具有该框架的厚度的50％的厚度。但是，即使对于使用凸块提升结构或凸块暴露结构的QFN类型的半导体器件，可以按照相同的方式减小电源引线的数目，从而实现半导体器件的小型化。
(实施例6)
在该实施例6中，对于把本发明应用于BGA(球栅阵列)类型的半导体器件的例子进行说明。
图26(a)和图26(b)为示出根据本发明的实施例7的半导体器件的内部结构的示意图，其中图26(a)为示意平面视图，以及图26(b)为示意截面视图。
如图26所示，实施例6的半导体器件被构造为使得该半导体器件主要包括一个半导体芯片2、多个接合线8、印刷电路板30、用作为外部连接端的凸状电极(凸块电极)32。通过使用粘合材料，把该半导体芯片2附着和固定到印刷电路板30的主表面上。多个凸状电极32被以按照矩阵设置在与印刷电路板30的主表面相反的背表面上。
多个连接部分31被设置在半导体芯片2的外围。该多个连接部分31由印刷电路板30的部分线路所构成，并且该多个连接部分31被设置为与半导体芯片2的多个接合焊盘3相对应。
该多个连接部分31通过印刷电路板30的线路分别与凸状电极32电连接。该多个连接部分31包括多个信号连接部分、电源连接部分31b和电源连接部分31b2。
该半导体芯片2的多个信号接合焊盘3a通过接合线8与印刷电路板30的多个信号连接部分电连接。
该半导体芯片2的多个电源接合焊盘3b采用基本上与上述实施例1的线连接相同的线连接，其中该电源接合焊盘3b与被提供操作电势Vcc(例如，3.3V)的电源连接部分31b电连接。
该半导体芯片2的多个电源接合焊盘3b2采用基本上与上述实施例2的线连接相同的线连接，其中该电源接合焊盘3b2与被提供操作电势Vss(例如，0V)的电源连接部分31b2电连接。
该半导体芯片2、多个接合线8等等被有选择地覆盖印刷电路板30的主表面的密封体9所密封。该密封体9使用单表面模制技术而形成。
按照这种方式，使用基本上与上述实施例1的线连接相同的线连接，把多个电源接合焊盘3b与被提供操作电势Vcc的电源连接部分31b线连接，并且使用基本上与上述实施例2的线连接相同的线连接，把多个电源接合焊盘3b2与被提供比操作电势Vcc更低的操作电势Vss的电源连接部分31b2电连接，因此可以减小电源连接部分(31b、31b2)的数目，从而可以实现印刷电路板30的小型化，同时可以实现半导体器件的小型化。
另外，即使当把本发明应用于半导体器件，而不针对于减小半导体器件的尺寸时，可以加宽构成外部端子的焊锡球32的间距。相应地，可以减小用于安装该封装的印刷电路板(安装板)的间距，因此便于把该封装安装在该印刷电路板上。另外，可以增加形成在印刷电路板30上的布线的宽度，因此可以增强该封装的可靠性。
另外，如图36(a)和36(b)中所示，多个连接部分31可以被设置为锯齿状。在这种情况中，与在图26中所示的实施例相比，可以减小多个相邻连接部分31的间距，因此可以减小印刷电路板30的平面尺寸，从而可以相应地实现封装的小型化。另外，电源连接部分31b2可以被设置为接近于该半导体芯片(内部)，并且要被连接的接合线的长度被设置为较短。
另外，如图37(a)和图37(b)中所示，总线条线路51(操作电势Vss，例如0V)和总线条线路52(操作电势Vcc，例如3.3V)可以形成在半导体芯片2的周围，并且为了与图35(a)和图35(b)所示的例子相同的目的，该总线条线路51和52可以使用接合线与多个相应电源接合焊盘以及多个相应的电源连接部分连接。
另外，如图38(a)和图38(b)所示，该半导体器件可以采用这样的结构，其中印刷电路板30和密封体9被形成为在平面视图中具有相同的尺寸，并且多个凸状电极(凸块电极)32被省略。这种结构通过使用MAP(多阵列封装)技术(也被称为集中模制技术)然后通过分割多布线基片而形成。另外，通过使用凸块电极形成部分(例如，在铜层上的镀金结构)的背景金属层32a，可以补偿多个凸状电极(凸块电极)32的缺失。这种电极结构通常被称为LGA(平台栅格阵列)结构。
(实施例7)
在该实施例7中，对具有提供测试接合焊盘的半导体芯片的半导体器件进行说明。
图27为示出根据本发明的实施例7的半导体器件的内部结构的平面视图；
图28为以放大的方式示出图27的一部分的示意平面视图；
图29为在图27中所示的半导体芯片的平面布局视图；
图30为在本发明的实施例7的半导体器件的制造中所用的半导体晶片的平面视图；
图31为用于说明在实施例7中的半导体器件的制造的特征检查步骤的示意图。
如图29中所示，一个半导体芯片2的内部电路包括用于对电路块12的功能进行电测试的测试电路12a。另外，形成在半导体芯片2上的多个接合焊盘3包括通过半导体芯片2的布线与测试电路12a进行电连接的测试接合焊盘3d。
如图27和图28中所示，使用与在上述实施例2中所用的线连接基本上类似的线连接，把包括测试接合焊盘3d的多个接合焊盘3与被提供操作电势Vss(例如，0V)的电源引线5b2电连接。也就是说，该操作电势Vss被从电源引线5b2通过接合线8b2、电源接合焊盘3b2、接合线8d、中继焊盘3c和接合线8d提供到测试接合焊盘3d。
在半导体器件的制造工艺中，在分割步骤，通过把在图30中所示的半导体晶片40分为各个部分而形成半导体芯片2。该半导体晶片40被配置为具有由刻线41所确定的多个芯片形成区域42。通过切割该刻线41，从而把半导体晶片40分为多个独立的芯片形成区域42，形成分别由芯片形成区域42所构成的半导体芯片2。
当半导体芯片2处于半导体晶片40的状态时，执行用于对半导体芯片2的电路块12的功能进行电测试的测试。如图31中所示，该测试按照这样的方式来执行，使得与一个测试设备电连接的探针卡的探针45与测试接合焊盘3d相接触。在图29中所示的测试电路12a被用于检查步骤中，该步骤在把半导体晶片40分为独立部分之后执行，并且特别地，在把半导体芯片2组合到该半导体器件之后不使用该检查步骤。也就是说，当半导体芯片2处于半导体晶片40的状态时，该测试电路12a工作，并且当半导体芯片2处于半导体芯片2的状态时，该测试电路12a不工作。
在把半导体芯片2组合到半导体器件之后的实际操作中，该测试电路12a不可工作。但是，当测试电路12a在电势上处于浮置状态时，这可能是造成该内部电路执行错误操作的缺点的原因。相应地，测试电路12a的电势通常被固定。
通过使用与在上述实施例2中所用的线连接基本上相类似的线连接，把包括测试接合焊盘3d的多个接合焊盘3与被提供操作电势Vss(例如，0V)的电源引线5b2电连接。相应地，即使当省略通常用于测试接合焊盘的电源引线5b时，在实际使用中可以固定该测试电路的电势，因此即使当通过减小电源引线5b的数目而使得半导体器件小型化时，也可以提供稳定工作的高度可靠的半导体器件。
(实施例8)
图32为示出根据本发明一个实施例8的半导体器件的内部结构的示意平面视图。
如图32中所示，该半导体芯片2的内部电路包括时钟电路17。另外，形成在半导体芯片2上的多个接合焊盘包括通过半导体芯片2的内部布线与时钟电路17的输入端电连接的时钟信号焊盘(时钟信号接合焊盘)3e。另外，构成时钟电路17的输出端的接合焊盘18被设置在半导体芯片2的主表面上。
该时钟信号焊盘3e通过接合线8f与被提供来自外部的参考信号的信号引线5c电连接。各个电路块12被提供有时钟输入端19，并且这些时钟输入端19通过接合线8e与接合焊盘18电连接(时钟电路17的输出端)。也就是说，来自外部的参考时钟信号被通过信号引线5c、接合线8f和时钟信号焊盘3e输入到时钟电路17的输入端，并且来自时钟电路17的输出端的时钟信号被通过接合线18e输入到各个电路块12。
按照这种方式，通过使用多个接合线8e分别把构成时钟电路17的输出端的接合焊盘18与多个电路块的时钟输入端19相连接，与在通过晶片处理而形成的薄膜芯片上布线而形成时钟信号的提供路径的情况相比，可以降低连接电阻，因此可以增加时序设计的容限。另外，可以对于时钟信号的提供路径增强布局设计的自由度，因此可以减小芯片面积。
(实施例9)
图42为示出根据本发明的实施例9的半导体器件的内部结构的示意平面视图。尽管该半导体器件基本上具有与结合图32所述的半导体器件的结构相同的结构，该实施例的结构特征在于可以根据客户标准改变RAM1至RAM4的容量的开关电路SMC1、SMC2被安装在该芯片的主表面上。在该实施例中，对在线结合状态中改变RAM1至RAM4的容量的情况进行说明。
该开关电路SMC1、SMC2是被称为软模块的电路块，例如系统控制电路、总线控制电路等等。例如，如图43中所示，该开关电路SMC1响应输入信号In1把输出信号提供到切换接合焊盘SPD2，或者响应输出信号In2把输出信号提供到切换接合焊盘SPD3。
另一方面，响应通过接合线SWB把提供到切换接合焊盘SPD2和切换接合焊盘SPD3之一的输出信号输入到切换接合焊盘SPD1，该开关电路SMC2把给定输出信号Out1(CS1，CS2)提供到RAM1至RAM4。
该例子示出使用接合线SWB把切换接合焊盘SPD3和SPD1相互连接的情况，响应上述输出信号Out1(CS1，CS2)，选择所有RAM1至RAM4的电路块12，并且例如可以获得4K位的容量。另外，当使用接合线SWB把切换接合焊盘SPD3和SPD1相互连接时，仅仅RAM1和RAM2被选择，因此例如可以获得2K位的容量。
作为上述接合线SWB，可以应用结合上述实施例所述的接合线8。另外，通过基本上与形成结合图22所述的焊盘3c的步骤相同的步骤，可以形成切换接合焊盘SPD1至SPD3。按照这种方式，在线结合阶段可以改变客户的标准，因此例如与在形成IC芯片的多层布线的步骤中(例如，铝线的母板切割步骤)确定客户的标准的技术相比，可以增强产品开发的TAT(周转期)，同时，不需要特殊的步骤来实现该实施例。
另外，尽管在该实施例中仅仅参照RAM容量的切换进行说明，但是该实施例可以应用于其他芯片功能的切换(例如，ROM容量、存在或不存在ROM、I/O缓冲器的增益)。
尽管由本发明的发明人所做出的发明已经结合上述实施例具体描述，不必说本发明不限于上述实施例，并且可以作出各种变型而不脱离本发明的主旨。
例如，尽管通过在图14中的电源线15把电源提供到电路块12，但是该电源线15的部分可以由接合线8e所代替，并且操作电势可以被通过上述替换的接合线施加到各个内部电路(模块)。在这种情况中，可以使用基本上与在图22中所示的焊盘3c的结构相同的结构形成专用于各个内部电路的电源输入端，并且该替换接合线8e的一侧上的端子可以连接到该专用电源输入端。由于这种结构，形成在该半导体芯片内部的电源线15的部分变得不必要，因此有助于缩小半导体芯片。另外，布线电阻被降低，因此可以用稳定的方式提供电势。
另外，当上述专用电源输入端等等被形成在该半导体芯片上并且通过接合线8e相互连接时，如图39(a)和图39(b)中所示，通过在形成密封体9时从树脂注入门G注入的树脂的流入方向设置专用的电源输入端，则可以使得把这些端子相互连接的接合线8e的流失变得困难。相应地，可以避免线路之间的连接和线路之间的断开，从而可以提供电方面高度可靠的封装。
另外，如图40(a)和图40(b)中所示，可以在该半导体芯片的四个角提供多个连接在该电源接合焊盘之间的接合线8c。
另外，如图41(a)和图41(b)中所示，该第二半导体芯片40可以进一步叠加在该半导体芯片2的主表面上，并且每个实施例的构成可以被应用于该叠加的第二半导体芯片40上。
在这种情况中，尽管没有在图中示出，形成在该第二半导体芯片40上的信号焊盘被通过接合线连接到置于该第二半导体芯片40下方的第一半导体芯片2上形成的信号焊盘3a，或者直接使用接合线连接到信号引线5a。
另外，尽管未在图中示出，本发明可以应用于把多个半导体芯片在平面上安装在一个印刷电路板上的MCP(多芯片封装)，并且把该半导体芯片容纳在一个封装中。
简要概括由在该说明书中公开的发明中的代表性发明所获得的有利效果如下。
根据本发明，可以使得半导体器件小型化。

Claims (42)

1.一种半导体器件，其中包括：
具有主表面的半导体芯片；
接口电路，其形成在该半导体芯片的主表面上并且包括设置为在平面上围绕该内部电路的多个I/O单元；
多个接合焊盘，其形成在该半导体芯片的主表面上，设置在该半导体芯片的接口电路和侧面之间，并且包括第一电源接合焊盘、第二电源接合焊盘以及多个信号接合焊盘；
电源布线，其形成在该半导体芯片的主表面上，共同连接到该第一和第二电源焊盘，并且把一个操作电势提供到多个I/O单元；
多个引线，其设置在该半导体芯片周围并且包括第一电源引线以及多个信号引线；
多个接合线，其包括用于把第一电源接合焊盘与第一电源引线相连接的第一接合线，用于把第一电源接合焊盘与第二电源接合焊盘相连接的第二接合线，以及用于把多个信号接合焊盘与多个信号引线相连接的多个第三接合线；以及
密封体，其密封该半导体芯片、多个接合线以及该多个引线中的一些引线。
2.根据权利要求1所述的半导体器件，其中多个接合线的各自电阻低于该电源布线的电阻。
3.根据权利要求1所述的半导体器件，其中该电源布线沿着多个I/O单元的设置方向延伸。
4.根据权利要求1所述的半导体器件，其中第一和第二电源接合焊盘被设置为在平面上夹住多个信号接合焊盘。
5.根据权利要求1所述的半导体器件，
其中该接口电路进一步包括多个电源单元，以及
其中该第一和第二电源接合焊盘连接到多个电源单元中的所选择的电源单元。
6.根据权利要求1所述的半导体器件，其中该第二电源接合焊盘不连接到该多个引线。
7.根据权利要求1所述的半导体器件，其中该多个引线向着该密封体的外部和内部延伸并且从该密封体的侧表面突出。
8.根据权利要求1所述的半导体器件，其中该密封体包括位于该半导体芯片的主表面所在的一侧上的主表面以及位于与该主表面相反的一侧上的背表面，以及
其中该多个引线从该密封体的背表面暴露出来。
9.一种半导体器件制造方法，其中包括：
半导体芯片；
多个I/O单元，其沿着该半导体芯片的侧面形成；
多个接合焊盘，其形成在该多个I/O单元和该半导体芯片的侧面之间；
多个引线，其被设置为围绕该半导体芯片；
第一接合线，其把该多个引线与多个接合焊盘电连接；以及
第二接合线，其把在该多个接合焊盘中的任意接合焊盘相互电连接。
10.一种半导体器件，其中包括：
具有主表面的半导体芯片；
内部电路，其形成在该半导体芯片的主表面上；
接口电路，其形成在该半导体芯片的主表面上并且包括被设置为在平面上围绕该内部电路的多个I/O单元；
多个接合焊盘，其形成在该半导体芯片的主表面上，设置在该接口电路和该半导体芯片的侧面之间，并且包括第一电源接合焊盘、第二电源接合焊盘和多个信号接合焊盘；
电源布线，其形成在该半导体芯片的主表面上，共同连接到该第一和第二电源接合焊盘，并且把操作电势提供到该多个I/O单元；
印刷电路板，其把该半导体芯片安装在其第一表面上，并且具有多个连接部分，包括设置为围绕所安装的半导体芯片的第一电源连接部分以及多个信号连接部分；
多个接合线，其包括用于把第一电源接合焊盘与第一电源连接部分相连接的第一接合线、用于把第一电源接合焊盘与第二电源接合焊盘相连接的第二接合线以及用于把多个信号接合焊盘与多个信号引线相连接的第三接合线；
多个凸状电极，其设置在与该印刷电路板的第一表面相反的该印刷电路板的第二表面上，并且与该印刷电路板的多个连接部分电连接，以及
密封体，其密封该半导体芯片、多个接合线以及该印刷电路板的第一表面。
11.根据权利要求10所述的半导体器件，其中多个接合线的各个电阻低于该电源布线的电阻。
12.一种半导体器件，其中包括：
具有主表面的半导体芯片；
形成在该半导体芯片的主表面上的内部电路；
接口电路，其形成在该半导体芯片的主表面上并且包括被设置为在平面上围绕该内部电路的多个I/O单元；
多个接合焊盘，其形成在该半导体芯片的主表面上，设置在该接口电路和半导体芯片的侧面之间，并且包括第一电源接合焊盘、第二电源接合焊盘、多个第三电源接合焊盘以及多个信号接合焊盘；
电源布线，其形成在该半导体芯片的主表面上，共同连接到第一和第二电源接合焊盘，并且把操作电势提供到多个I/O单元；
多个引线，其设置在该半导体芯片周围，并且具有包括第一电源引线和多个信号引线的多个第一引线，以及设置在该半导体芯片的侧面和该多个第一引线的一个端部之间并且沿着该半导体芯片的侧面排列的第二引线；
多个接合线，其包括用于把第一电源接合焊盘与第一电源引线相连接的第一接合线、用于把第一电源接合焊盘与第二电源接合焊盘相连接的第二接合线、用于把多个信号接合焊盘与多个信号引线相连接的第三接合线、以及用于把该多个第三电源接合焊盘与第二引线相连接的多个第四接合线；以及
密封体，其密封该半导体芯片、多个接合线以及多个引线中的一些引线，其中
该第一电源引线是被提供第一操作电势的引线，以及
该第二电源引线是被提供比第一操作电势更低的第二操作电势的引线。
13.根据权利要求12所述的半导体器件，
其中该半导体芯片为四边形，以及
其中该第二引线沿着该半导体芯片的四边设置。
14.根据权利要求13所述的半导体器件，
其中该半导体器件进一步包括芯片安装部分以及与该芯片安装部分整体形成的四个悬置引线，以及
其中该第二引线被设置为使得该四个悬置引线在该半导体芯片外侧的区域中连接。
15.一种半导体器件，其中包括：
具有主表面的半导体芯片；
内部电路，其形成在该半导体芯片的主表面上，并且包括多个逻辑电路块和时钟电路；
接口电路，其包括形成在该半导体芯片的主表面上并且被设置为在平面上围绕该内部电路的多个I/O单元；
多个接合焊盘，其形成在该半导体芯片的主表面上并且沿着该半导体芯片的侧面设置；
多个引线，其围绕该半导体芯片的外围设置；
多个第一接合线，其把多个接合焊盘与多个引线相连接；
多个第二接合线，其把该时钟电路的时钟输出端与该多个逻辑电路块的时钟输入端相互连接；以及
密封体，其密封该半导体芯片、多个第一和第二接合线以及该多个引线中的一些引线，其中
从该时钟电路输出的时钟信号被通过第二接合线输入到各个逻辑电路块。
16.根据权利要求15所述的半导体器件，
其中该多个接合焊盘包括被输入参考时钟信号的时钟信号焊盘，以及
其中该参考时钟信号被通过形成在该半导体芯片中的给定线路输入到该时钟信号。
17.一种半导体器件，其中包括：
具有主表面的半导体芯片；
内部电路，其形成在该半导体芯片的主表面上，并且包括逻辑电路块和用于电测试该逻辑电路块的功能的测试电路；
接口电路，其形成在该半导体芯片的主表面上，并且包括被设置为在平面上围绕该内部电路的多个I/O单元；
多个接合焊盘，其形成在该半导体芯片的主表面上，设置在该接口电路和该半导体芯片的侧面之间，并且包括电源接合焊盘、测试电源接合焊盘以及多个信号接合焊盘；
多个引线，其被设置为围绕该半导体芯片并且包括电源引线和多个信号引线；
多个接合线，其包括用于把该电源接合焊盘与该电源引线相连接的第一接合线、用于把该电源接合焊盘与该测试接合焊盘相连接的第二接合线以及用于把该多个信号接合焊盘与该多个信号引线相连接的第三接合线；以及
密封体，其密封该半导体芯片、多个接合线以及该多个引线中的一些引线。
18.根据权利要求17所述的半导体器件，
其中通过沿着分割线切割包括由该分割线所限定的多个芯片形成区域的半导体晶片而形成该半导体器件，以及
其中当该半导体芯片处于半导体晶片状态时执行用于电测试该逻辑电路块的功能的测试。
19.根据权利要求18所述的半导体器件，其中该测试电路在该半导体芯片处于半导体晶片状态时工作，并且在该半导体芯片处于半导体芯片状态时不工作。
20.一种半导体器件，其中包括：
半导体芯片，其具有在主表面上的第一和第二接合焊盘；
设置为围绕该半导体芯片的连接部分；
第一接合线，其把该半导体芯片的第一接合焊盘与该连接部分电连接；
第二接合线，其把该半导体芯片的第一接合焊盘与第二接合焊盘电连接；以及
密封体，其密封该半导体芯片、该连接部分、以及第一和第二接合线。
21.根据权利要求20所述的半导体器件，其中该第一和第二接合焊盘沿着该半导体芯片的一侧设置。
22.根据权利要求20所述的半导体器件，
其中该第一接合焊盘被设置在该半导体芯片的第一侧上，以及
其中该第二接合焊盘被设置在与该半导体芯片的第一侧相反的半导体芯片的第二侧上。
23.根据权利要求20所述的半导体器件，
其中该第一接合焊盘被设置在该半导体芯片的第一侧上，以及
其中该第二接合焊盘被设置在与该半导体芯片的第一侧相邻的半导体芯片的第二侧上。
24.根据权利要求20所述的半导体芯片，
其中该第一接合焊盘包括第一和第二区域，
其中该第一接合线具有连接到该连接部分的一端侧以及连接到该第一接合焊盘的第一区域的与该一端侧相反的另一端侧，以及
其中该第二接合线具有连接到该第一接合焊盘的第二区域的一端侧以及连接到该第二接合焊盘的与该一端侧相反的另一端侧。
25.根据权利要求24所述的半导体器件，
其中该第一接合线通过使用该连接部分作为第一接合和第一接合焊盘作为第二接合的钉头式接合方法而连接，以及
其中该第二接合线通过使用第一接合焊盘作为第一接合和第二接合焊盘作为第二接合的钉头式接合方法而连接。
26.根据权利要求24所述的半导体器件，
其中该第一接合焊盘形成为矩形，以及
其中该第一接合焊盘的长边在远离该半导体芯片的侧面的方向上延伸。
27.根据权利要求20所述的半导体器件，其中该第一和第二接合焊盘由电源焊盘所形成。
28.根据权利要求20所述的半导体器件，其中该半导体芯片进一步包括具有该连接部分的引线。
29.根据权利要求28所述的半导体器件，其中该引线在该密封体的内部和外部延伸并且从该密封体的侧表面突出。
30.根据权利要求28所述的半导体器件，
其中该密封体包括位于该半导体芯片的主表面所在的一侧上的主表面，以及位于与该主表面的侧面相反的一侧上的背表面，以及
其中该引线从该密封体的背表面暴露出来。
31.根据权利要求20所述的半导体器件，其中该半导体器件包括其上形成有该连接部分的印刷电路板。
32.根据权利要求20所述的半导体器件，其中该半导体器件进一步包括：
在其主表面上安装该连接部分的印刷电路板；以及
与该连接部分电连接并且设置在与该印刷电路板的主表面相反的背表面上的凸状电极。
33.一种半导体器件，其中包括：
半导体芯片，其具有在主表面上的第一、第二和第三接合焊盘；
设置为围绕该半导体芯片的连接部分；
把该半导体芯片的第一接合焊盘与该连接部分电连接的第一接合线；
把该半导体芯片的第一接合焊盘与该第二接合焊盘电连接的第二接合线；
把该半导体芯片的第二接合焊盘与第三接合焊盘电连接的第三接合线；以及
密封体，其密封该半导体芯片、连接部分、第一、第二和第三接合线。
34.根据权利要求33所述的半导体器件，其中该第一、第二和第三接合焊盘沿着该半导体芯片的第一侧设置。
35.根据权利要求33所述的半导体器件，
其中该第一和第二接合焊盘沿着该半导体芯片的第一侧设置，以及
其中该第三接合焊盘被设置在与该半导体芯片的第一侧相邻的半导体芯片的第二侧上。
36.根据权利要求33所述的半导体器件，
其中该第二接合线通过使用第一接合焊盘作为第一接合和第二接合焊盘作为第二接合的钉头式接合方法而连接，
其中该第三接合线通过使用第二接合焊盘作为第一接合和第三接合焊盘作为第二接合的钉头式接合方法而连接，以及
其中该第三接合线的一端侧通过与该第二接合线的一端侧相反的第二接合线的另一端侧连接到该第二接合焊盘。
37.一种半导体器件，其中包括：
具有主表面的半导体芯片；
多个接合焊盘，其包括形成在该半导体芯片的主表面上并且沿着该半导体芯片的侧面排列的多个信号结合焊盘，以及形成在该半导体芯片的主表面上并且被设置为在平面上夹住该多个信号结合焊盘的第一和第二电源接合焊盘；以及
多个连接部分，其被设置为围绕该半导体芯片，并且包括电源连接部分和多个信号连接部分；
多个接合线，其包括用于把该电源连接部分与第一电源接合焊盘相连接的第一接合线、用于把该第一电源接合焊盘与第二电源接合焊盘相连接的第二接合线、以及用于把该多个信号连接部分与多个信号接合焊盘相连接的多个第三接合线；
密封体，其密封该半导体芯片、多个连接部分以及多个接合线，
其中在比第三接合线和信号接合焊盘之间的连接距离该芯片的一侧更远的位置处执行在该第二接合线和第一电源接合焊盘之间的连接和在该第二接合线和第二电源接合焊盘之间的连接。
38.一种半导体器件其中包括：
具有主表面的半导体芯片；
形成在该半导体芯片的主表面上的内部电路形成部分；
多个接合焊盘，其形成在该半导体芯片的主表面上，并且设置在该内部电路形成部分和该半导体芯片的侧面之间，并且包括第一电源接合焊盘、第二电源接合焊盘和多个信号接合焊盘；
第三接合焊盘，其形成在该半导体芯片的主表面上并且设置在该内部电路形成部分中；
多个连接部分，其被设置为围绕该半导体芯片并且包括电源连接部分和多个信号连接部分；
多个接合线，其包括用于把第一电源接合焊盘与该电源连接部分电连接的第一接合线、用于把该第一电源接合焊盘与第三电源结合焊盘电连接的第二接合线、用于把第二电源接合焊盘与第三接合焊盘电连接的第三接合线、以及用于把该多个信号接合焊盘与该多个信号连接部分电连接的多个第四接合线；以及
密封体，其密封该半导体芯片、多个接合焊盘、第三接合焊盘、以及多个连接部分。
39.根据权利要求38所述的半导体器件，
其中多个电路块被设置在该内部电路形成部分中，以及
其中该第三电源接合焊盘被设置在该电路块之间。
40.根据权利要求38所述的半导体器件，
其中该多个连接部分具有分别提供的多个引线，以及
其中该多个引线在该密封体的内部和外部延伸，并且从该密封体的侧表面突出。
41.根据权利要求38所述的半导体器件，
其中该多个连接部分具有分别提供的多个引线，
其中该密封体包括位于该半导体芯片所在的主表面的一侧上的主表面以及位于与该主表面相反的一侧上的背表面，以及
其中多个引线从该密封体的背表面暴露出来。
42.根据权利要求38所述的半导体器件，其中该半导体器件进一步包括具有连接部分的印刷电路板。
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