KR20040108570A - 반도체장치 - Google Patents

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KR20040108570A
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bonding
semiconductor chip
power supply
bonding pad
main surface
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KR1020040039464A
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시마누키요시히코
하수누마히사시
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가부시끼가이샤 르네사스 테크놀로지
가부시키가이샤 루네사스키타니혼세미콘다쿠타
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
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    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/85201—Compression bonding
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Abstract

반도체장치의 소형화를 도모한다.
반도체장치는 반도체 칩과 상기 반도체 칩의 주면에 형성되고, 또, 제1 전원용 본딩패드, 제2 전원용 본딩패드 및 복수의 신호용 본딩패드를 포함하는 복수의 본딩패드와, 상기 반도체 칩의 주위에 배치되며, 제1 전원용 리드 및 복수의 신호용 리드를 포함하는 복수의 리드와, 상기 제1 전원용 본딩패드와 상기 제1 전원용 리드를 접속하는 제1 본딩와이어, 상기 제1 본딩패드와 상기 제2 본딩패드를 접속하는 제2 본딩와이어, 및 상기 복수의 신호용 본딩패드와 상기 복수의 신호용 리드를 접속하는 복수의 제3 본딩와이어를 포함하는 복수의 본딩와이어와, 상기 반도체 칩, 상기 복수의 본딩와이어 및 상기 복수의 리드의 일부를 밀봉하는 밀봉체를 가진다.

Description

반도체장치{A SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로, 특히, 반도체 칩의 본딩패드와, 상기 반도체 칩의 주위에 배치된 접속부를 본딩와이어로 접속하는 반도체장치에 적용하는 유용한 기술에 관한 것이다.
반도체장치에 있어서는, 반도체 칩에 탑재된 집적회로의 기능과 종류에 따라 여러가지 패키지 구조의 것이 제품화되어 있다. 그 중 하나에, 예컨대 QFP(Quad Flat Package)형이라 불리는 반도체장치가 알려져 있다. 이 QFP형 반도체장치는 주로, 주면에 복수의 본딩패드 및 복수의 버퍼셀이 배치된 반도체 칩과, 반도체 칩의 주위에 배치된 복수의 리드와, 반도체 칩의 복수의 본딩패드와 복수의 리드를 각각 전기적으로 접속하는 복수의 본딩와이어와, 반도체 칩을 지지하기 위한 지지체(탭, 다이패드)와, 지지체에 1체화된 현수리드와, 반도체 칩, 복수의 본딩와이어 및 복수의 리드의 내부 리드부를 밀봉하는 밀봉체를 갖는 구성으로 되어 있다.
복수의 본딩패드는, 복수의 신호용 본딩패드 및 복수의 전원용 본딩패드를 포함하고, 반도체 칩의 각 변을 따라 배치되어 있다. 복수의 버퍼셀은 복수의 입출력셀(I/O셀) 및 복수의 전원셀을 포함하고, 복수의 입출력셀은 복수의 신호용 본딩패드에 각각 대응해서 배치되며, 복수의 전원셀은 복수의 전원용 본딩패드에 각각 대응해서 배치되어 있다. 복수의 리드는 복수의 신호용 리드 및 복수의 전원용 리드를 포함하고, 복수의 신호용 리드는 복수의 신호용 본딩패드에 각각 대응해서 배치되며, 복수의 전원용 리드는 복수의 전원용 본딩패드에 각각 대응해서 배치되어 있다.
또, 반도체 칩의 복수의 본딩패드와 반도체 칩의 주위에 배치된 복수의 리드를 복수의 본딩와이어로 각각 전기적으로 접속하는 기술에 대해서는, 예컨대 일본특허공개 평6-283604호 공보에 기재되어 있다.
(특허문헌 1)
일본특허공개 평6-283604호 공보
그런데, 반도체 칩의 본딩패드수는, 반도체 칩에 탑재되는 집적회로의 고집적화와 다기능화에 따라 증가 일로를 걷고 있다. 이 본딩패드의 증가에 따라 리드 개수도 증가하므로, 반도체장치의 외형 사이즈가 크게 된다. 그래서, 리드를 미세화해서 리드의 배열 피치를 좁게 함으로써 반도체장치의 소형화를 도모해 왔지만, 최근의 QFP형 반도체장치에 있어서는, 0.3[㎜]~0.4[㎜] 정도로 협(狹)피치화되어 있으며, 배선기판에 반도체장치를 납땜 실장할 때의 신뢰성을 확보하기 위해 소정의 접합면적이 필요하게 되는 것이나, 리드 구부러짐을 억제하기 위해서, 어느정도의 기계적 강도가 필요하므로, 리드의 미세화에 의한 반도체장치의 소형화는 한계에 와 있다.
그래서, 본 발명자는 반도체 칩에 탑재된 집적회로를 안정하게 동작시키기 위해, 하나의 동작전위(예컨대 Vcc=3.3[V])에 대해서 전원용 본딩패드 및 전원용 리드가 복수 설치되어 있는 것에 착안하여 본 발명을 이뤘다.
본 발명의 목적은, 반도체장치의 소형화를 도모하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면에 의해 명백하게 될 것이다.
도1은 본 발명의 실시형태 1인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도2는 본 발명의 실시형태 1인 반도체장치의 내부구조를 나타내는 도면((a)는 신호용 리드에 따른 모식적 단면도, (b)는 전원용 리드에 따른 모식적 단면도)이다.
도3은 도1(a)의 일부를 확대한 모식적 평면도이다.
도4는 도3의 일부를 확대한 모식적 평면도이다.
도5는 도3의 일부를 확대한 모식적 평면도이다.
도6은 도5의 본딩와이어의 접속상태를 나타내는 모식적 단면도이다.
도7은 도1(a)에 나타내는 반도체 칩의 평면 레이아웃도이다.
도8은 도7의 일부를 확대한 평면 레이아웃도이다.
도9는 도7의 일부를 확대한 평명 레이아웃도이다.
도10은 도7의 일부를 확대한 평면 레이아웃도이다.
도11은 도7의 반도체 칩의 내부구조를 나타내는 모식적 단면도이다.
도12는 본 발명의 실시형태 1의 변형예 1인 반도체장치의 내부구조를 나타내는 도면((a)는 신호용 리드에 따른 모식적 단면도, (b)는 전원용 리드에 따른 모식적 단면도)이다.
도13은 본 발명의 실시형태 1의 변형예 2인 반도체장치의 내부구조를 나타내는 도면((a)는 신호용 리드에 따른 모식적 단면도, (b)는 전원용 리드에 따른 모식적 단면도)이다.
도14는 본 발명의 실시형태 1의 변형예 3인 반도체장치에 탑재된 반도체 칩의 일부의 평면 레이아웃도이다.
도15는 본 발명의 실시형태 2인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도16은 본 발명의 실시형태 2인 반도체장치의 내부구조를 나타내는 도면((a)는 신호용 리드에 따른 모식적 단면도, (b)는 전원용 리드에 따른 모식적 단면도)이다.
도17은 도15(a)의 일부를 확대한 모식적 평면도이다.
도18은 도17의 일부를 확대한 모식적 평면도이다.
도19는 도17의 일부를 확대한 모식적 평면도이다.
도20은 도15(a)의 반도체 칩의 평면 레이아웃도이다.
도21은 도20의 일부를 확대한 평면 레이아웃도이다.
도22는 도20의 반도체 칩의 내부구조를 나타내는 모식적 평면도이다.
도23은 본 발명의 실시형태 3인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도24는 본 발명의 실시형태 4인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도25는 본 발명의 실시형태 5인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도26은 본 발명의 실시형태 6인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도27은 본 발명의 실시형태 7인 반도체장치의 내부구조를 나타내는 모식적 평면도이다.
도28은 도27의 일부를 확대한 모식적 평면도이다.
도29는 도27의 반도체 칩의 평면 레이아웃도이다.
도30은 본 발명의 실시형태 7의 반도체장치의 제조에 사용되는 반도체 웨이퍼의 평면도이다.
도31은 실시형태 7의 반도체장치의 제조에 있어서, 특성검사공정을 설명하기 위한 도면이다.
도32는 본 발명의 실시형태 8인 반도체장치의 내부구조를 나타내는 모식적 평면도이다.
도33은 본 발명의 효과를 보다 구체적으로 설명하기 위한 반도체장치의 외형을 나타내는 도면((a)는 표준 외형도, (b) 및 (c)는 본 발명이 적용된 외형도)이다.
도34는 본 발명의 실시형태 1의 변형예인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도35는 본 발명의 실시형태 4의 변형예인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도36은 본 발명의 실시형태 6의 변형예인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도37은 본 발명의 실시형태 6의 변형예인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도38은 본 발명의 실시형태 6의 변형예인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도39는 본 발명의 실시형태 7의 변형예인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도40은 본 발명의 실시형태 1의 변형예인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도41은 본 발명의 실시형태 7의 변형예인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도42는 본 발명의 실시형태 9인 반도체장치의 내부구조를 나타내는 모식적 평면도이다.
도43은 본 발명의 실시형태 9인 반도체장치의 내부구조를 나타내는 모식적 회로도이다.
(부호의 설명)
2 반도체장치
3 본딩패드
3a 신호용 본딩패드
3b, 3b1, 3b2 전원용 본딩패드
3c 중계용 본딩패드
4 버퍼셀
4a 입출력셀(I/O셀)
4b, 4b1, 4b2 전원셀
5 리드
5a 신호용 리드
5b 전원용 리드
6 지지체
7 현수리드
8, 8a, 8b, 8b2, 9c, 8d, 8e, 8f 본딩와이어
9 밀봉체
10 내부회로 형성부
11 인터페이스 회로 형성부
12 회로블록
13 배선채널영역
14, 15 전원배선
16 돌기모양 전극
17, 50 버스바 리드
20 반도체 기판
21 소자분리용 절연막(필드 절연막)
22 다층배선층
23 최종보호막
30 배선기판
31 접속부
31b, 31b2 전원용 접속부
32 돌기모양 전극
51, 52 버스바용 배선
G 수지주입 게이트
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
즉 반도체 칩의 주면에 배치된 동일 기능의 본딩패드끼리를 본딩와이어로 전기적으로 접속한다. 예를 들면 이하와 같이 한다.
반도체장치는 반도체 칩과 상기 반도체 칩의 주면에 형성되고, 또, 제1 전원용 본딩패드, 제2 전원용 본딩패드 및 복수의 신호용 본딩패드를 포함하는 복수의 본딩패드와, 상기 반도체 칩의 주위에 배치되며, 제1 전원용 리드 및 복수의 신호용 리드를 포함하는 복수의 리드와, 상기 제1 전원용 본딩패드와 상기 제1 전원용 리드를 접속하는 제1 본딩와이어, 상기 제1 본딩패드와 상기 제2 본딩패드를 접속하는 제2 본딩와이어, 및 상기 복수의 신호용 본딩패드와 상기 복수의 신호용 리드를 접속하는 복수의 제3 본딩와이어를 포함하는 복수의 본딩와이어와, 상기 반도체 칩, 상기 복수의 본딩와이어 및 상기 복수의 리드의 일부를 밀봉하는 밀봉체를 가진다.
상술한 수단에 의하면, 제2 전원용 리드에 본딩와이어를 통해서 전기적으로 접속되는 전원용 리드를 삭감할 수 있으므로, 반도체장치의 소형화를 도모할 수 있다.
(발명의 실시형태)
이하, 도면을 참조하여 본 발명의 실시형태를 상세하게 설명한다. 또한 발명의 실시형태를 설명하기 위한 전체 도면에서, 동일 기능을 가지는 것은 동일부호를 붙여 그 반복의 설명은 생략한다.
(실시형태 1)
본 실시형태 1에서는, QFP(Quad Flat Package)형 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도1은, 본 발명의 실시형태 1인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이며,
도2는 본 발명의 실시형태 1인 반도체장치의 내부구조를 나타내는 도면((a)는 신호용 리드에 따른 모식적 단면도, (b)는 전원용 리드에 따른 모식적 단면도)이며,
도3은 도1(a)의 일부를 확대한 모식적 평면도이며,
도4는 도3의 일부를 확대한 모식적 평면도이며,
도5는 도3의 일부를 확대한 모식적 평면도이며,
도6은 도5의 본딩와이어의 접속상태를 나타내는 모식적 단면도이며,
도7은 도1(a)의 반도체 칩의 평면 레이아웃도이며,
도8은 도7의 일부를 확대한 평면 레이아웃도이며,
도9는 도7의 일부를 확대한 평면 레이아웃도이며,
도10은 도7의 일부를 확대한 평면 레이아웃도이며,
도11은, 도7의 반도체 칩의 내부구조를 나타내는 모식적 단면도이다.
도1 내지 도3에 나타내는 바와 같이, 본 실시형태 1의 반도체장치는, 주로 반도체 칩(2), 복수의 리드(5), 복수의 본딩와이어(8), 밀봉체(9) 등을 가지는 구성으로 되어 있다. 반도체 칩(2)은 탭 또는 다이패드라 불리는 지지체(6)에 접착재를 개재하여 접착 고정되며, 지지체(6)에는, 예를 들면 4개의 현수리드(7)가 일체적으로 연결되어 있다.
도7에 나타내는 바와 같이, 반도체 칩(2)은, 그 두께방향과 직행하는 평면형상이 사각형상으로 되어 있으며, 본 실시형태 1에서는 예컨대 7.6[㎜]×7.6[㎜]의정사각형으로 되어 있다.
반도체 칩(2)은, 이것에 한정되지 않지만, 도11에 나타내는 바와 같이, 주로 반도체기판(20)과, 이 반도체기판(20)의 주면상에 있어서, 절연층(22a), 배선층(22b)의 각각을 복수단 적층한 다층 배선층(22)과, 이 다층 배선층(22)을 덮도록 해서 형성된 표면보호막(최종 보호막)(23)을 가지는 구성으로 되어 있다.
절연층(22a)은, 예컨대 산화실리콘막으로 형성되어 있다. 배선층(22b)은, 예를 들면 알루미늄(Al) 또는 알루미늄합금 또는 동(Cu) 또는 동합금 등의 금속막으로 형성되어 있다. 표면보호막은, 예를 들면 산화실리콘막 또는 질화실리콘막 등의 무기절연막 및 유기절연막을 적층한 다층막으로 형성되어 있다. 본 실시형태 1의 반도체 칩(2)은, 예컨대 7층의 금속배선 구조로 되어 있다.
반도체 칩(2)에는, 집적회로로서 예를 들면 마이크로 컴퓨터가 탑재되어 있으며, 도7에 나타내는 바와 같이, 반도체 칩(2)의 주면(2x)에는, 내부회로 형성부(10)가 배치되어 있다. 이 내부회로 형성부(10)는 배선채널영역으로 구분된 복수의 회로블록(12)을 포함하는 내부회로가 배치되어 있다. 복수의 회로블록(12)은, 예컨대 논리연산 회로로서 CPU(Central Processing Unit:중앙처리장치)가 형성된 회로블록, 기억회로로서 RAM(Random Access Memory)이 형성된 회로블록, 기억회로로서 ROM(Read Only Memory)이 형성된 회로블록, 타이머가 형성된 회로블록, IF(Serial Co㎜unication Interface Circuit)가 형성된 회로블록 등을 포함한다.
반도체 칩(2)의 주면(2x)에는, 반도체 칩(2)의 각 변에 대응하여 4개의 인터페이스 회로 형성부(11)가 배치되어 있다. 이 4개의 인터페이스 회로 형성부(11)는내부회로 형성부(10)를 평면적으로 둘러싸도록 하여 배치되어 있다.
각 인터페이스 회로 형성부(11)에는, 도7 및 도8에 나타내는 바와 같이, 복수의 본딩패드(3) 및 복수의 버퍼셀(4)을 포함하는 인터페이스 회로가 배치되어 있으며, 복수의 본딩패드(3)는 복수의 신호용 본딩패드(3a) 및 복수의 전원용 본딩패드(3b)를 포함하고, 복수의 버퍼셀(4)은, 복수의 입출력셀(I/O셀)(4a) 및 복수의 전원셀(4b)을 포함한다.
각 인터페이스 회로 형성부(11)에 있어서, 복수의 본딩패드(3) 및 복수의 버퍼셀(4)은 반도체 칩(2)의 변을 따라 배열되어 있다. 복수의 본딩패드(3)는 평면적으로 반도체 칩(2)의 변과 복수의 버퍼셀(4) 사이에 배치되어 있으며, 복수의 입출력셀(4a)은, 복수의 신호용 본딩패드(3a)에 대응하여 배치되어 있고, 복수의 전원셀(4b)은 복수의 전원용 본딩패드(3b)에 대응하여 배치되어 있다.
도9에 나타내는 바와 같이, 인터페이스 회로 형성부(11) 상에는, 예를 들면 복수의 입출력셀(4a)에 동작전위를 공급하기 위한 전원배선(14)이 배치되어 있다. 이 전원배선(14)은 내부회로 형성부(10)를 평면적으로 둘러싸도록 하여 링모양으로 연속적으로 연장하고 있다.
신호용 본딩패드(3a)는 대응하는 입출력셀(4a)과 전기적으로 접속되며, 전원용 본딩패드(3b)는 대응하는 전원셀(4b)과 전기적으로 접속되어 있다. 또 복수의 전원셀(4b)은 전원배선(14)과 전기적으로 접속되며, 전원배선(14)은 복수의 입출력셀(4a)과 전기적으로 접속되어 있다.
입출력셀(4a)은 입출력신호를 송수신하는 회로를 포함하는 셀이며, 전원셀(4b)은 입출력셀(4a)의 회로동작에 필요한 동작전위를 공급하기 위한 셀이다.
복수의 전원용 본딩패드(3b)는 복수의 입출력셀(4a)을 안정하게 동작시키기 위해, 도8 및 도9에 나타내는 바와 같이, 복수의 신호용 본딩패드(3a)를 평면적으로 사이에 끼도록 배치되어 있다.
내부회로 및 인터페이스 회로를 구성하는 트랜지스터 소자로서는, 예컨대 MISFET(Metal Insulator Semiconductor Field Effect Transistor)가 이용되고 있다. 내부회로의 논리연산회로는 저소비 전력화, 고속화를 도모하기 위해, 인터페이스 회로의 버퍼셀(4)을 구성하는 MISFET보다도 낮은 동작전위에서 동작하는 MISFET가 이용되고 있다. 예를 들면, 내부회로의 논리연산회로에는 1.8[V]의 동작전위에서 동작하는 MISFET가 이용되며, 인터페이스 회로의 버퍼셀(4)에는 3.3[V]의 동작전위에서 동작하는 MISFET가 이용되고 있다.
도10에 나타내는 바와 같이, 신호용 본딩패드(3a) 및 전원용 본딩패드(3b)는 평면이 사각형상으로 형성되어 있다. 본 실시형태 1에 있어서, 신호용 본딩패드(3a)는 예컨대 0.1[㎜]×0.1[㎜]의 정사각형으로 형성되며, 전원용 본딩패드(3b)는 예를 들면 0.1[㎜]×0.2[㎜]의 직사각형으로 형성되어 있다. 전원용 본딩패드(3b)는, 그 장변이 반도체 칩(2)의 변(2a)에서 멀어지는 방향과 동일 방향에 따르도록 해서 배치되어 있다.
도1 및 도2에 나타내는 바와 같이, 반도체 칩(2), 복수의 리드(5)의 일부, 지지체(6), 4개의 현수리드(7), 복수의 본딩와이어(8) 등은 밀봉체(9)에 의해 밀봉되어 있다. 밀봉체(9)는 그 두께방향과 직행하는 평면형상이 사각형으로 되어 있으며, 본 실시형태 1에서는, 예를 들면 16[㎜]×16[㎜]의 정사각형으로 되어 있다.
밀봉체(9)는 저응력화를 도모하는 목적으로서, 예를 들면 페놀계 경화제, 실리콘 고무 및 필러 등이 첨가된 비페닐계의 열경화성 수지로 형성되어 있다. 또 밀봉체(9)는 대량생산에 알맞은 트랜스퍼 몰딩법에 의해 형성되어 있다. 트랜스퍼 몰딩법은 포트, 런너, 수지주입 게이트 및 캐비티 등을 구비한 성형금형을 사용하고, 포트에서 런너 및 수지주입 게이트를 통하여 캐비티 안에 예를 들면 에폭시 수지 등의 열경화성 수지를 주입해서 밀봉체를 형성하는 기술이다.
복수의 리드(5)는 도1 내지 도3에 나타내는 바와 같이, 반도체 칩(2)을 평면적으로 둘러싸도록 하여 반도체 칩(2)의 주위에 배치되어 있다. 또 복수의 리드(5)는 밀봉체(9)의 각 변에 따라 배열되어 있다.
복수의 리드(5)는 밀봉체(9)의 내외에 걸쳐 연장하고, 밀봉체(9)의 내부에 위치하는 내부 리드부(인너리드)와, 밀봉체(9)의 외부에 위치하는 외부 리드부(아웃터리드)를 가지는 구성으로 되어 있다.
복수의 리드(5)의 내부 리드부는 밀봉체(9)의 측면측에서 반도체 칩(2)의 측면을 향해 연장하고, 그 각각의 선단부에는 본딩와이어(8)가 접속되는 접속부가 설치되어 있다.
복수의 리드(5)의 외부 리드부는 면 실장형 리드형상의 하나인 걸윙형상으로 성형되어 있다. 걸윙형상으로 성형된 외부 리드부는, 밀봉체(9)의 측면에서 돌출하는 제1의 부분과, 이 제1의 부분에서 아래쪽(밀봉체(9)의 서로 반대측에 위치하는 주면 및 이면의 중의 이면측)으로 구부려지는 제2의 부분과, 이 제2의 부분에서 제1의 부분의 돌출방향과 동일방향으로 연장하는 제3의 부분을 가지는 구성으로 되어 있다. 외부 리드부의 제3의 부분은 배선기판에 반도체장치를 납때 실장할 때의 외부 접속용 단자로서 사용된다.
도2 내지 도5에 나타내는 바와 같이, 복수의 리드(5)는 복수의 신호용 리드(5a)를 포함하고, 더욱 예를 들면 3.3[V]의 동작전위(Vcc)가 인가되는 1개의 전원용 리드(5b)를 포함한다. 복수의 본딩와이어(8)는 반도체 칩(2)의 복수의 신호용 본딩패드(3a)와 복수의 신호용 리드(5a)를 각각 전기적으로 접속하는 복수의 본딩와이어(8a)를 포함하고, 더욱 반도체 칩(2)의 복수의 전원용 본딩패드(4b) 중 임의의 전원용 본딩패드(3b)와 전원용 리드(5b)를 전기적으로 접속하는 본딩와이어(8b)을 포함하고, 또, 반도체 칩(2)의 동일기능의 전원용 본딩패드(3b)끼리를 전기적으로 접속하는 복수의 본딩와이어(8c)를 포함한다.
도4 및 도5에 나타내는 바와 같이, 복수의 전원용 본딩패드(3b) 중, 임의의 전원용 본딩패드(3b)는, 본딩와이어(8b)를 통해서 전원용 리드(5b)와 전기적으로 접속되어 있으며, 이 임의의 전원용 본딩패드(3b)를 포함하는 각 전원용 본딩패드(3b) 사이는 본딩와이어(8c)를 통해서 전기적으로 접속되어 있다. 즉 Vcc동작전위가 인가되는 전원용 리드(5b)에 본딩와이어(8b)를 통해서 전기적으로 접속된 임의의 전원용 본딩패드(3b)는, 이 임의의 전원용 본딩패드(3b)를 제외한 복수의 전원용 본딩패드(3b)와 본딩와이어(8c)에 의해 접속되어 있다. 이와 같은 구성으로 함으로써, 임의의 전원용 본딩패드(3b)에 본딩와이어(8c)를 통해서 전기적으로 접속된 전원용 본딩패드(3b) 수에 상당하는 분, 전원용 리드(5b)의 개수를 삭감 할 수가 있으므로, 반도체장치의 소형화를 도모할 수 있다. 본 실시형태 1에서는, 전원용 본딩패드(3b)는 예컨대 24개, 전원용 본딩패드(3b)에 본딩와이어(8b)를 통해서 접속되는 전원용 리드(5b)는 1개 설치되어 있기 때문에, 23개의 전원용 리드(5b)를 삭감하고 있다.·
본 발명의 우위성에 대해서, 도33을 이용하여 더 설명한다. 도33(a)에 나타내는 바와 같이, 해당 칩을 종래대로 패키징했을 경우, 패키지 외형이 20㎜×20㎜에서, 리드 핀수가 144핀의 패키지(이하, 2020-144핀으로 표기한다)로 되지만, 도33(b)에 나타내는 바와 같이, 예컨대, 실시형태 1에서 나타낸 구성을 기준전위(Vss: 예컨대 OV)용 본딩패드에 적용했을 경우에는, 1616-120핀이 되고, 패키지 면적은 종래 구조의 64％ 축소된다. 또 상기 기준전위(Vss)용 본딩패드에 가하여, 전원전위(Vcc:예를 들면 3.3V)용 본딩패드에 관해서도 실시형태 1에서 나타낸 구성을 적용함으로써 도33(c)에 나타내는 바와 같이, 1414-100핀으로 되어 종래 구조의 49％로 축소할 수가 있다. 또한 도33(a), (b) 및 (c)에서는, 패키지 사이즈의 축소효과를 보다 시각적으로 파악하는 것이 가능하도록, 도33(a)에 나타낸 2020-144핀을 100％의 크기라고 했을 경우의 비율에서, 각 패키지를 도면화한 것이다.
또 본 발명을 적용하고, 패키지 사이즈를 축소하지 않는 것으로 하면, 아웃터리드의 피치를 넓게 할 수 있다. 이 때문에, 패키지를 탑재하기 위한 배선기판의 협피치화를 완화할 수 있으며, 배선기판으로의 실장이 용이하게 된다. 또 아웃터 리즈의 폭을 크게 할 수 있으므로, 납땜실장 후의 신뢰성이 향상한다.
본딩와이어(8)로서는 금(Au)와이어를 이용하고 있다. 금은 반도체 칩(2)의배선재료로서 일반적으로 사용되어 있는 Al이나 Cu와 비교해서 비저항이 낮다. 또 본딩와이어의 지름이 수십미크론 정도로 비교적 큰 값이며, 한편, 반도체 칩(2)의 배선의 두께는 수미크론~수백미크론 정도로 박막화되어 있으므로, 반도체 칩(2)의 배선보다도, 본딩와이어의 시트저항이 상당히 낮아지는 경향에 있다. 즉, 본딩와이어(8)의 전기저항은 전원배선(14)의 전기저항보다도 낮다. 이와 같이, 임의의 전원용 본딩패드(3b)와 전원용 리드(5b)를 Au와이어로 접속하고, 이 임의의 전원용 본딩패드(3b)를 포함하는 각 전원용 본딩패드(3b) 사이를 Au와이어로 접속하는 것에 의해, 큰 전위차를 생기는 일없이, 각 전원용 본딩패드(3b)에 균일에 동작 전위를 공급 할 수가 있다.
도4 및 도8에 나타내는 바와 같이, 복수의 신호용 본딩패드(3a) 및 복수의 전원용 본딩패드(3b)를 포함하는 복수의 본딩패드(3)는, 내부회로 형성부(10)를 평면적으로 둘러싸도록 해서 반도체 칩(2)의 각 변에 따라 배치되어 있다. 한편, 본딩와이어(8c)는 소정수의 신호용 본딩패드(3a)를 그 사이에 끼도록 배치된 전원용 본딩패드(3b)끼리를 접속하고 있다. 즉, 반도체 칩(2)의 각 변에 있어서, 전원용 본딩패드(3b)사이를 접속하는 본딩와이어(8c)는 반도체 칩(2)의 변을 따라 연장한다.
이와 같이, 전원용 본딩패드(3b)끼리를 본딩와이어(8c)로 접속할 경우, 신호용 본딩패드(3a)에 접속된 본딩와이어(8a)와 본딩와이어(8c)와의 접촉을 회피하기 위해, 전원용 본딩패드(3b)와 본딩와이어(8c)와의 접속을, 신호용 본딩패드(3a)와 본딩와이어(8)a와의 접속보다도 반도체 칩(2)의 변에서 떨어진 위치에서 행할 필요가 있다. 이와 같은 접속형태를 실시하기 위해서는 도10에 나타내는 바와 같이, 전원용 본딩패드(3b)를 직사각형에서 형성하고, 장변이 반도체 칩(2)의 변에서 이간(離間)하는 방향에 따르도록 전원용 본딩패드(3b)를 배치하는 것이 유효하다. 단, 전원용 본딩패드(3b)의 장변의 길이는 본딩와이어(8a)에 본딩와이어(8b)가 간섭하지 않는 정도의 길이가 필요하다. 전원용 본딩패드(3b)의 장변의 길이는, 그 장변과 동일방향에 따른 신호용 본딩패드(3a)의 변의 길이의 2배 이상, 혹은 그 단변 길이의 2배 이상으로 하는 것이 바람직하다.
이와 같이 직사각형 모양으로 전원용 본딩패드(3b)를 형성함으로써, 신호용 본딩패드(3a)에 접속된 본딩와이어(8a)와 접촉하지 않고, 전원용 본딩패드(3b)끼리를 본딩와이어(8c)로 접속할 수 있다.
또한 전원용 본딩패드의 크기 및 형상은 기본적으로 본딩와이어가 2개 이상 접속할 수 있으면 되고, 예를 들면 반도체 칩의 크기에 대해서 본딩패드수가 적고 패드 간격에 여유가 있을 경우, 본딩패드의 양변 모두 본딩와이어(8a),에 본딩와이어(8b)가 간섭하지 않는 정도의 길이로 해도 된다. 이 경우, 상기 종장 본딩패드의 예보다 반도체 칩의 본딩패드수가 감소하지만, 본딩패드에서의 본딩와이어의 접속 영역이 넓어지므로, 캐필러리 사이즈나 착지 지점의 정밀도의 마진을 충분히 확보 할 수 있다.
본딩와이어(8a)는 도2(a)에 나타내는 바와 같이, 반도체 칩(2)의 신호용 본딩패드(3a)를 1차 접속, 신호용 리드(5)의 접속부를 2차 접속으로 하는 네일헤드본딩(볼본딩)법으로 접속되어 있다. 네일헤드 본딩법은 와이어의 선단부에 볼을 형성하고, 그후, 제1 접속부에 볼을 열압착함으로써 1차 접속이 행해지며, 그후 와이어를 제2 접속부까지 배선하고, 그후 초음파 진동을 가하면서 제2 접속부에 와이어를 접속하는 것에 의해 2차 접속이 행해진다.
한편, 본딩와이어(8b)는, 도2(b)에 나타내는 바와 같이, 전원용 리드(5b)를 1차 접속, 반도체 칩(2)의 임의의 전원용 본딩패드(3b)를 2차 접속으로 하는 역네일헤드 본딩법으로 접속되어 있다. 이와 같이, 전원용 리드(5b)와 전원용 본딩패드(3b)와의 와이어 접속을 역네일헤드 본딩법으로 하는 것에 의해, 전원용 본딩패드(3b) 상에서의 본딩와이어(8b)의 높이가 낮아지므로, 본딩패드(3b)에 본딩와이어(8c)를 접속할 때의 캐필러리와 본딩와이어(3b)와의 간격이 넓어진다. 이 결과, 도2(a)에 나타내는 신호용 본딩와이어(8a)와 같은 정네일헤드 본딩법으로 전원용 본딩패드(3b)와 전원용 리드(5b)를 와이어 접속했을 경우와 비교하여 전원용 본딩패드의 면적을 작게 할 수 있다.
복수의 전원용 본딩패드(3b)는, 도4 및 도5에 나타내는 바와 같이, 본딩와이어(8b)가 접속된 임의의 전원용 본딩패드(3b)를 기점으로 해서, 본딩와이어(8c)에 의해 직렬로 접속되어 있다. 이와 같이 복수의 전원용 본딩패드(3b)를 직렬로 접속할 경우, 초단의 전원용 본딩패드(3b) 및 최종단의 전원용 본딩패드(3b)를 제외한 그 밖의 전원용 본딩패드(3b)에는 2개의 본딩와이어(8c)가 접속된다. 본 실시형태 1에서는, 도6에 나타내는 바와 같이, 1단째(초단)의 전원용 본딩패드(3b)에 1단째의 본딩와이어(8c)의 1차측을 접속하고, 2단째의 전원용 본딩패드(3b)에 1단째의 본딩와이어(8c)의 2차측을 접속하며, 2단째의 전원용 본딩패드(3b)에 1단째의 본딩와이어(8c)의 2차측을 개재해서 2단째의 본딩와이어(8c)의 1차측을 접속하고, 3단째의 전원용 본딩패드(3b)에 2단째의 본딩와이어(8c)의 2차측을 접속하도록 해서 연속적으로 행하여지고 있다. 이와 같이, 1개의 본딩패드(3b)에 2개의 본딩와이어(8c)를 네일헤드 본딩법으로 접속하고, 복수의 전원용 본딩패드(3b)를 직렬로 접속하는 경우, 전원용 본딩패드(3b)에, 전단의 본딩와이어(8c)의 2차측을 개재하고, 후단의 본딩와이어(8c)를 포개서 접속하는 것에 의해, 본딩패드(3b)의 면적을 작게 할 수 있다.
또 전원용 본딩패드(3b)는 그 장변이 반도체 칩(2)의 변을 따라 연장된 횡장(橫長)의 직사각형이라도 된다. 이 경우, 상기 종장의 전원용 본딩패드(3b)의 예보다도 반도체 칩의 단자수가 감소하지만, 그 감소분보다도 본 실시예의 적용에 의해 전체의 패키지의 리드 개수를 저감할 수 있다.
도12는 본 발명의 실시형태 1의 변형예 1인 반도체장치의 내부 구조를 나타내는 도면((a)는 신호용 리드를 따른 모식적 단면도, (b)는 전원용 리드를 따른 모식적 단면도)이다.
전술의 실시형태 1에서는 도2(a)에 나타내는 바와 같이, 반도체 칩(2)의 신호용 본딩패드(3a)를 1차 접속, 신호용 리드(5a)의 접속부를 2차 접속이라 하는 네일헤드 본딩법에 의해, 반도체 칩(2)의 신호용 본딩패드(3a)와 신호용 리드(5a)를 본딩와이어(8a)로 접속하는 예에 대해서 설명했지만, 도12(a)에 나타내는 바와 같이, 신호용 리드(5a)를 1차 접속, 반도체 칩(2)의 신호용 본딩패드(3a)를 2차 접속이라 하는 네일헤드 본딩법에 의해, 반도체 칩(2)의 신호용 본딩패드(3a)와 신호용리드(5a)의 접속부를 본딩와이어(8a)로 접속해도 된다. 이와 같이, 본딩와이어(8a)를 역본딩함으로써, 본딩패드(3a) 상에서의 본딩와이어(8a)의 높이가 낮아져, 본딩패드(3)의 배열 방향에 따라 연장하는 본딩와이어(8c)와 본딩와이어(8a)의 간격이 넓어지므로, 트랜스퍼 몰딩법으로 밀봉체(9)를 형성할 때, 수지 주입시의 와이어 흐름에 기인하여 양자(8c, 8a)가 접촉한다는 문제점을 억제할 수 있다.
도13은, 본 발명의 실시형태 1의 변형예 2인 반도체장치의 내부구조를 도시하는 도면((a)는 신호용 리드에 따른 모식적 단면도, (b)는 전원용 리드에 따른 모식적 단면도)이다.
전술의 변형예 1에서는 도12(a)에 나타내는 바와 같이, 반도체 칩(2)의 신호용 본딩패드(3a)에 본딩와이어(8a)의 타단측(2차측)을 바로 접속하고 있지만, 도13(a)에 나타내는 바와 같이, 반도체 칩(2)의 신호용 본딩패드(3a) 상에 돌기모양 전극(16)을 형성하고, 이 돌기모양 전극(16)에 본딩와이어(8a)의 타단측을 접속하도록 해도 된다. 돌기모양 전극(16)으로서는, 예를 들면 네일헤드 본딩법에 의해 형성되는 스터드 범프가 바람직하다
또한, 복수의 전원용 본딩패드(3b)중 도13(b)에 나타내는 바와 같이, 본딩와이어(8b)를 통해서 리드(5b)와 전기적으로 접속되는 전원용 본딩패드(3b)의 제1영역 상에 돌기모양 전극(16)을 형성하고, 이 돌기모양 전극(16)에 본딩와이어(8b)의 타단측(2차측)을 접속하도록 해도 된다
본딩패드측을 2차측으로 하면, 접착방식이 압착방식이므로 접착강도를 확보할 수 없으며, 또 압착시에 본딩패드와 캐필러리가 근접하기 때문에 본딩패드로의데미지가 크게될 염려가 있다. 한편, 스터드 범프방식에 의하면, 칩의 Al패드로의 데미지를 저감할 수 있으며, 또 접착강도를 확보할 수 있다.
도14는 본 발명의 실시형태 1의 변형예 3인 반도체장치에 탑재된 반도체 칩의 일부의 평면 레이아웃도이다.
도14에 나타내는 바와 같이, 복수의 버퍼셀(14)은 복수의 전원셀(4b1)을 포함하며, 복수의 본딩패드(3)는 복수의 전원용 본딩패드(3b1)를 포함하고 있다. 복수의 전원셀(4b1)은 복수의 전원용 본딩패드(3b1)에 대응하여 배치되어 있다.
인터페이스 회로 형성부(11)와 내부회로 형성부(10)와의 사이에는, 예를 들면 내부회로 형성부(10)의 내부회로에 동작전위(예컨대 1 .8V=Vdd)를 공급하기 위한 전원배선(15)이 배치되어 있다. 이 전원배선(15)은 내부회로 형성부(10)를 평면적으로 둘러싸도록 하여 링모양으로 연속적으로 연장하고 있다.
전원용 본딩패드(3b1)는 해당하는 전원셀(4b1)과 전기적으로 접속되어 있다. 또 복수의 전원셀(4b1)은 전원배선(15)과 전기적으로 접속되며, 전원배선(15)은 내부회로와 전기적으로 접속되어 있다. 전원셀(4b1)은 내부회로의 회로동작에 필요한 동작전위를 공급하는 셀이다.
복수의 전원용 본딩패드(3b1)는 내부회로를 안정하게 동작시키기 위해서, 복수의 신호용 본딩패드(3a)를 평면적으로 사이에 끼도록 하여 배치되어 있다.
전술의 실시형태 1에서는, 입출력셀(4a)에 Vcc 동작전위를 공급하는 복수의 전원용 패드(3b)에 본 발명을 적용한 예에 대해서 설명했지만, 본 발명은 본 변형예 3과 같이, 내부회로에 Vdd 동작전위를 공급하는 복수의 전원용 본딩패드(3b1)에적용해도 된다. 이 경우에 있어서도, 전원용 리드의 개수를 삭감할 수 있으므로, 반도체장치의 소형화를 도모할 수 있다.
또 도34(본 실시형태 1의 변형예 4인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)에 나타내는 바와 같이, 본딩와이어(8a)를 폐쇄 링모양으로 연속적으로 형성해도 된다.
(실시형태 2)
상술의 실시형태 1에서는, 본딩와이어를 이용하여 전원용 리드의 개수를 삭감한 예에 대해서 설명했으나, 본 실시형태 2에서는, 중계용 본딩패드 및 본딩와이어를 이용하여 전원용 리드의 개수를 삭감한 예에 대해서 설명한다.
도15는 본 발명의 실시형태 2인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이며,
도16은 본 발명의 실시형태 2인 반도체장치의 내부구조를 나타내는 도면((a)는 신호용 리드에 따른 모식적 단면도, (b)는 전원용 리드에 따른 모식적 단면도)이며,
도17은 도15(a)의 일부를 확대한 모식적 평면도이며,
도18은 도17의 일부를 확대한 모식적 평면도이며,
도19는 도17의 일부를 혹대한 모식적 평면도이며,
도20은 도15(a)의 반도체 칩의 평면 레이아웃도이며,
도21은 도20의 일부를 확대한 평면 레이아웃도이며,
도22는 도20의 반도체 칩의 내부구조를 나타내는 모식적 단면도이다.
도21에 나타내는 바와 같이, 복수의 버퍼셀(4)은 복수의 전원셀(4b2)을 포함하며, 복수의 본딩패드(3)는 복수의 본딩패드(3b2)를 포함하고 있다. 복수의 전원셀(4b2)은 복수의 전원용 본딩패드(3b2)에 대응하여 배치되어 있다.
내부회로 형성부(10) 상에는, 도시하고 있지 않지만, 예를 들면 복수의 입출력셀(4a)에 동작전위(예를 들면0V=Vss)를 공급하기 위한 전원배선이 배치되어 있다. 이 전원배선은 내부회로 형성부(10)를 평면적으로 둘러싸도록 하여 링모양으로 연속적으로 연장하고 있다.
전원용 본딩패드(3b2)는 대응하는 전원셀(4b2)과 전기적으로 접속되어 있다. 또 복수의 전원셀(4b2)은 상기 전원배선과 전기적으로 접속되며, 상기 전원배선은 복수의 입출력셀(4a)과 전기적으로 접속되어 있다. 전원셀(4b2)은 입출력셀(4a)의 회로동작에 필요한 동작전위를 공급하는 셀이다.
복수의 전원용 본딩패드(3b2)는 복수의 입출력셀(4a)을 안정하게 동작시키기 위해 복수의 신호용 본딩패드(3a)를 평면적으로 사이에 끼도록 배치되어 있다.
도20 및 도21에 나타내는 바와 같이, 반도체 칩(2)의 주면(2x)에는, 중계용 패드(3c)가 배치되어 있다. 이 중계용 패드(3c)는 회로블록(12) 사이의 채널형성영역(13)에 배치되며, 트랜지스터 소자가 형성되지 않은 영역상, 즉 소자분리용 절연막(필드절연막)(21) 상에 형성되어 있다. 본 실시형태 2에 있어서, 중계용 패드(3c)는, 예를 들면 반도체 칩(2)의 2개의 대각선이 교차하는 중심점의 근방에 배치되어 있다.
도16 내지 도19에 나타내는 바와 같이, 복수의 리드(5)는 복수의 신호용 리드(5a)를 포함하고, 또 예를 들면 0[V]의 동작전위(Vss)가 인가되는 1개의 전원용 리드(5b2)를 포함한다. 복수의 본딩와이어(8)는 반도체 칩(2)의 복수의 신호용 본딩패드(3a)와 복수의 신호용 리드(5a)를 각각 전기적으로 접속하는 복수의 본딩와이어(8a)를 포함하고, 또 반도체 칩(2)의 복수의 전원용 본딩패드(3b2)중 임의의 전원용 본딩패드(3b2)과 전원용 리드(5b2)를 전기적으로 접속하는 본딩와이어(8b2)를 포함하며, 또, 반도체 칩(2)의 동일기능의 전원용 본딩패드(3b2)와 중계용 패드(중계용 본딩패드)(3c)를 전기적으로 접속하는 복수의 본딩와이어(8d)를 포함한다.
도18 및 도19에 나타내는 바와 같이, 복수의 전원용 본딩패드(3b2) 중, 임의의 전원용 본딩패드(3b2)는, 본딩와이어(8b2)를 통해서 전원용 리드(5b2)와 전기적으로 접속되어 있으며, 이 임의의 전원용 본딩패드(3b2)를 포함하는 복수의 전원용 본딩패드(3b2)는 본딩와이어(8d)를 통해서 중계용 패드(3c)와 전기적으로 접속되어 있다. 이와 같은 구성으로 함으로써, 임의의 전원용 본딩패드(3b2)를 제외하고, 본딩와이어(8d)를 통해서 중계용 패드(3c)와 전기적으로 접속된 전원용 본딩패드(3b2)의 수에 상당하는 분, 전원용 리드(5b2)의 개수를 삭감 할 수가 있으므로, 반도체장치의 소형화를 도모할 수 있다. 본 실시형태 2에서는, 전원용 본딩패드(3b2)는 예를 들면 24개, 전원용 본딩패드(3b2)에 본딩와이어(8b2)를 통해서 접속되는 전원용 리드(5b2)는 1개 설치되어 있으므로, 23개의 전원용 리드(5b2)를 삭감하고 있다.
본딩와이어(8a)는 도16(a)에 나타내는 바와 같이, 반도체 칩(2)의 신호용 본딩패드(3a)를 1차 접속, 신호용 리드(5a)의 접속부를 2차 접속으로 하는 네일헤드본딩(볼본딩)법으로 접속되어 있다.
본딩와이어(8b2)는 도18에 나타내는 바와 같이, 전원용 리드(5b2)를 1차 접속, 반도체 칩(2)의 전원용 본딩패드(3b2)를 2차 접속으로 하는 네일헤드본딩(볼본딩)법으로 접속되어 있다.
본딩와이어(8d)는 도16(b)에 나타내는 바와 같이, 전원용 본딩패드(3b2)를 1차 접속, 중계용 패드(3c)를 2차 접속이라 하는 네일헤드 본딩법으로 접속되어 있다. 이와 같이, 전원용 본딩패드(3b2)와 중계용 패드(3c)와의 와이어 접속을, 전원용 본딩패드(3b2)를 1차 접속, 중계용 패드(3c)를 2차 접속이라 하는 네일헤드 본딩법으로 하는 것에 의해, 중계용 패드(3c) 상에서의 본딩와이어(8d)의 높이가 낮아지므로, 중계용 패드(3c)에 본딩와이어(8d)를 접속할 때의 캐필러리와, 이미 접속된 본딩와이어(3d)와의 간격이 넓어진다. 이 결과, 중계용 패드(3c)를 1차 접속, 전원용 본딩패드(3b2)를 2차 접속이라 하는 네일헤드 본딩법으로 양자를 와이어 접속할 경우와 비교하여, 중계용 패드(3c)의 면적을 작게 할 수 있다. 이 결과, 반도체 칩(2)을 대형화하는 일없이, 또 설계의 제약을 받는 일없이, 중계용 패드(3c)를 용이하게 배치 할 수 있다. 또한 작은 면적에서 복수의 본딩와이어(8d)를 중계용 패드(3c)에 집중해서 접속 할 수 있다.
중계용 패드(3c)는 회로를 구성하는 트랜지스터 소자가 형성되어 있지 않은 배선채널영역(13)에 배치되어 있다. 이와 같은 구성으로 함으로써, 중계용 패드(3c)에 본딩와이어(8d)를 접속할 때의 충격에 기인하는 불량을 억제 할 수 있다.
(실시형태 3)
본 실시형태 3에서는, 상술의 실시형태 1 및 2를 조합하여 리드 개수를 삭감한 예이다.
도23은 본 발명의 실시형태 3인 반도체장치의 내부구조를 나타내는 도((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
도23에 나타내는 바와 같이, Vcc 동작전위(전원전위)가 인가되는 본딩패드 사이를 상술의 실시형태 1의 방법으로 와이어 접속하고, Vss 동작전위(기준전위)가 인가되는 본딩패드 사이를 상술의 실시형태 2의 방법으로 와이어 접속하고 있다. 이와 같이, 상술의 실시형태 1 및 2를 조합함으로써, 2계통의 전원용 리드의 개수를 삭감할 수 있으므로, 반도체장치의 소형화를 더 도모할 수 있다.
(실시형태 4)
본 실시형태 4에서는, 상술의 실시형태 1과 버스바 리드를 조합하여 리드의 개수를 삭감한 예이다.
도24는 본 발명의 실시형태 4인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
본 실시형태 4의 반도체장치는, 버스바 리드(17)를 가지는 구성으로 되어 있다. 버스바 리드(17)는 반도체 칩(2)의 변과 복수의 리드(5)의 일단부와의 사이에 배치되며, 또 반도체 칩(2)의 변을 따라 배치되어 있다. 본 실시형태 4에서는, 버스바 리드(17)는 반도체 칩(2)의 4변을 따라 배치되며, 또 4개의 현수리드(7)와 일체적으로 연결되어 있다. 또 버스바 리드(17)는 반도체 칩(2)의 외측의 영역에 있어서, 4개의 현수리드(7)와 연결하도록 배치되어 있다.
반도체 칩(2)에 있어서, 복수의 전원용 본딩패드(3b)는 상술의 실시형태 1과 동일한 와이어 접속으로, Vcc 동작전위(예를 들면 3.3V)가 공급되는 전원용 리드(5b)와 전기적으로 접속되어 있다.
버스바 리드(17)는 Vcc 동작전위보다도 낮은 Vss 동작전위(예를 들면 0V)가 공급되는 전원용 리드(5b2)와 본딩와이어(8b2)에 의해 전기적으로 접속되어 있다.
Vss 동작전위가 공급되는 복수의 전원용 본딩패드(3b2)는 복수의 본딩와이어(8e)에 의해 버스바 리드(17)와 전기적으로 접속되어 있다.
이와 같이, Vcc 동작전위가 공급되는 전원용 리드(5b2)에 복수의 전원용 본딩패드(3b)를 상술의 실시형태 1과 동일한 와이어 접속에 의해 전기적으로 접속하고, Vcc 동작전위보다도 낮은 Vss 동작전위가 공급되는 전원용 리드(5b2)에 버스바 리드(17)를 본딩와이어(8b2)에 의해 전기적으로 접속하며, 버스바 리드(17)에 복수의 전원용 본딩패드(3b2)를 복수의 본딩와이어(8e)에 의해 전기적으로 접속함으로써, 상술의 실시형태 3과 마찬가지로 2계통의 전원용 리드의 개수를 삭감할 수 있으며, 반도체장치의 소형화를 더 도모할 수 있다.
또한, 도35(a), (b)에 나타내는 바와 같이, 버스바 리드(17)의 또 다른 버스바 리드(50)를 형성해도 된다. 이 경우, 또 다른 버스바 리드(50)는 선택된 리드(5)와 일체로 형성되며, 외부에서 Vss 동작전위가 공급된다.
(실시형태 5)
본 실시형태 5에서는, QFN(Quad Flat Non-leaded Package)형 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도25는 본 발명의 실시형태 5인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
본 실시형태 5의 반도체장치는 밀봉체(9)의 이면에서 복수의 리드(5)를 노출시킨 구성으로 되어 있다.
반도체 칩(2)의 복수의 전원용 본딩패드(3b)는 상술의 실시형태 1과 같은 와이어 접속으로, Vcc 동작전위(예를 들면 3.3V)가 공급되는 전원용 리드(5b)와 전기적으로 접속되어 있다.
반도체 칩(2)의 복수의 전원용 본딩패드(3b2)는, 상술의 실시형태 2와 같은 와이어 접속으로, Vss 동작전위(예를 들면 OV)가 공급되는 전원용 리드(5b2)과 전기적으로 접속되어 있다.
이와 같이, Vcc 동작전위가 공급되는 전원용 리드(5b)에 복수의 전원용 본딩패드(3b)를 상술의 실시형태 1과 같은 와이어 접속에 의해 전기적으로 접속하고, Vcc 동작전위보다도 낮은 Vss 동작전위가 공급되는 전원용 리드(5b2)에 복수의 전원용 본딩패드(3b2)를 상술의 실시형태 2와 같은 와이어 접속에 의해 전기적으로 접속함으로써, QFN형 반도체장치에서도 전원용 리드의 개수를 삭감할 수 있으며, 소형화를 도모할 수 있다.
또 본 실시형태에서는, 탭을 프레임 두께의 50％ 두께에 하프에칭한 리드 프레임을 사용한 예를 설명했지만, 탭 인상구조나 탭 노출구조를 갖는 QFN이라도, 동일하게 전원용 리드를 삭감할 수 있고, 소형화를 도모할 수 있다.
(실시형태 6)
본 실시형태 6에서는, BGA(Ball Grid Array)형 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도26은 본 발명의 실시형태 6인 반도체장치의 내부구조를 나타내는 도면((a)는 모식적 평면도, (b)는 모식적 단면도)이다.
본 실시형태 6의 반도체장치는 도26에 나타내는 바와 같이, 주로 반도체 칩(2), 복수의 본딩와이어(8), 배선기판(30), 외부 접속용 단자로서 사용되는 복수의 돌기모양 전극(범프전극)(32) 등을 가지는 구성으로 되어 있다. 반도체 칩(2)은 배선기판(30)의 주면에 접착재를 개재해서 접착 고정되어 있다. 복수의 돌기모양 전극(32)은 배선기판(30)의 주면과 반대측의 이면에 행렬모양으로 배치되어 있다.
반도체 칩(2)의 주위에는 복수의 접속부(31)가 배치되어 있다. 이 복수의 접속부(31)는 배선기판(30)의 배선의 일부로 이루어지며, 반도체 칩(2)의 복수의 본딩패드(3) 대응하여 배치되어 있다.
복수의 접속부(31)는 배선기판(30)의 배선을 통해서 돌기모양 전극(32)과 각각 전기적으로 접속되어 있다. 복수의 접속부(31)는 복수의 신호용 접속부, 전원용 접속부(31b) 및 전원용 접속부(31b2)를 포함한다.
반도체 칩(2)의 복수의 신호용 본딩패드(3a)는 배선기판(30)의 복수의 신호용 접속부에 본딩와이어(8)에 의해 전기적으로 접속되어 있다.
반도체 칩(2)의 복수의 전원용 본딩패드(3b)는, 상술의 실시형태 1과 동일한 와이어 접속으로, Vcc 동작전위(예컨대 3.3V)가 공급되는 전원용 접속부(31b)와 전기적으로 접속되어 있다.
반도체 칩(2)의 복수의 전원용 본딩패드(3b2)는 상술의 실시형태 2와 동일한 와이어 접속으로, Vss 동작전위(예를 들면 0V)가 공급되는 전원용 접속부(31b2)와 전기적으로 접속되어 있다.
반도체 칩(2) 및 복수의 본딩와이어(8) 등은, 배선기판(30)의 주면을 선택적으로 덮는 밀봉체(9)에 의해 밀봉되어 있다. 밀봉체(9)는 편면 몰드기술에 의해 형성된다.
이와 같이, Vcc 동작전위가 공급되는 전원용 접속부(31b)에 복수의 전원용 본딩패드(3b)를 상술의 실시형태 1과 같은 와이어 접속에 의해 전기적으로 접속하고, Vcc 동작전위보다도 낮은 Vss 동작전위가 공급되는 전원용 접속부(31b2)에 복수의 전원용 본딩패드(3b2)를 상술의 실시형태 2와 같은 와이어 접속에 의해 전기적으로 접속하는 것에 의해 전원용 접속부(31b, 31b2)의 개수를 삭감할 수 있으므로, 배선기판(30)의 소형화를 도모할 수 있고, 반도체장치의 소형화를 도모할 수 있다.
또한, 본 발명을 적용하여 패키지 사이즈를 축소하지 않는다고 하면, 외부 단자가 되는 땜납볼(32)의 피치를 넓게 할 수 있다. 이 때문에, 패키지를 탑재하기 위한 배선기판(설치기판)의 협피치화를 완화할 수 있고, 배선기판으로의 실장이 용이해진다. 또 배선기판(30)에 형성되는 기판배선 폭을 크게 할 수가 있으므로, 패키지의 신뢰성이 향상한다.
또한, 복수의 접속부(31)는 도36(a), (b)에 나타내는 바와 같이, 지그재그배치로 해도 된다. 이 경우, 도26에 기재된 실시예보다도 인접하는 복수의 접속부(31)의 간격을 좁힐 수 있으므로, 그 만큼 배선기판(30)의 평면적인 크기를 축소할 수 있으므로 패키지 사이즈의 소형화가 가능하다. 또, 전원용 접속부(31b2)는 반도체 칩(2)에 가까운 쪽에 배치되어 접속되는 본딩와이어의 길이가 짧게 되도록 연구되어 있다.
더욱, 도37(a), (b)에 나타내는 바와 같이, 버스바용 배선(51)(Vss 동작전위, 예컨대 OV) 및 버스바용 배선(52)(Vcc 동작전위, 예컨대 3.3V)을 반도체 칩(2)의 주위에 형성하고, 도35(a), (b)에 나타낸 예와 동일한 목적으로, 대응하는 복수의 전원용 본딩패드와 전원용 접속부를 본딩와이어로 접속해도 된다.
또한, 도38(a), (b)에 나타내는 바와 같이, 배선기판(30)과 밀봉체(9)는, 평면시야에서 동일한 사이즈로 형성하고, 더욱 복수의 돌기모양 전극(범프전극)(32)을 생략한 구조로 해도 된다. 이 구조는, MAP(Multi Arrayed Package)기술(일괄 몰드기술이라고도 말한다)을 이용하여 밀봉체를 형성한 후에, 멀티배선기판을 다이싱함으로써 얻어진다. 또 복수의 돌기모양 전극(범프전극)(32)의 생략은 범프전극 형성부의 베이스 금속층(32a)(예컨대 Cu층상에 Au도금 구조)을 전극으로서 이용하면 된다. 이와 같은 전극구조는 일반적으로 LGA(Land Grid Array)구조라 부르고 있다.
(실시형태 7)
본 실시형태 7에서는, 테스트용 본딩패드를 구비한 반도체 칩을 가지는 반도체장치에 대해서 설명한다.
도27은 본 발명의 실시형태 7인 반도체장치의 내부구조를 나타내는 모식적 평면도이며,
도28은 도27의 일부를 확대한 모식적 평면도이며,
도29는 도27의 반도체 칩의 평면 레이아웃도이며,
도30은 실시형태 7의 반도체장치의 제조에 사용되는 반도체 웨이퍼의 평면도이며,
도31은 실시형태 7의 반도체장치의 제조에 있어서, 특성검사공정을 설명하기 위한 도면이다.
도29에 나타내는 바와 같이, 반도체 칩(2)의 내부회로에는 회로블록(12)의 기능을 전기적으로 시험하기 위한 테스트 회로(12a)가 포함되어 있다. 또 반도체 칩(2)의 복수의 본딩패드(3)에는 반도체 칩(2)의 내부배선을 통해서 테스트 회로(12a)와 전기적으로 접속된 테스트용 본딩패드(3d)가 포함되어 있다.
도27 및 도28에 나타내는 바와 같이, 테스트용 본딩패드(3d)를 포함하는 복수의 본딩패드(3)는 상술의 실시형태 2와 동일한 와이어 접속으로 Vss 동작전위(예컨대 OV)가 공급되는 전원용 리드(5b2)와 전기적으로 접속되어 있다. 즉, 테스트용 본딩패드(3d)에는 전원용 리드(5b2)로부터 본딩와이어(8b2), 전원용 본딩패드(3b2), 본딩와이어(8d), 중계용 패드(3c), 본딩와이어(8d)를 통해서 Vss 동작전위가 공급된다.
반도체 칩(2)은 반도체장치의 제조프로세스 중 다이싱 공정에 있어서, 도30에 나타내는 반도체 웨이퍼(40)를 개편화함으로써 형성된다. 반도체 웨이퍼(40)는 스크라이브라인(41)에 의해 구획된 복수의 칩 형성영역(42)을 가지는 구성으로 되어 있다. 스크라이브라인(41)을 다이싱하여 복수의 칩 형성영역(42)을 개편화함으로써, 칩 형성영역(42)로부터 반도체 칩(2)이 형성된다.
반도체 칩(2)의 회로블록(12)의 기능을 전기적으로 시험하기 위한 테스트는, 반도체 웨이퍼(40)의 상태에서 행해진다. 이 테스트는 도31에 나타내는 바와 같이, 테스트 장치에 전기적으로 접속된 프로브 카드의 프로브 바늘(45)을 테스트용 패드(3d)에 접촉시켜서 행해진다. 도29에 나타내는 테스트 회로(12a)는 반도체 웨이퍼(40)를 개편화하기 전의 검사공정에서 사용되며, 반도체 칩(2)을 반도체장치에 조립한 후에는 특히 사용되지 않는다. 즉, 테스트 회로(12a)는 반도체 웨이퍼(40)의 상태에서 동작하고, 반도체 칩(2)의 상태에 있어서는 비동작이다.
반도체 칩(2)을 반도체장치에 조립한 후의 실동작에서는, 테스트 회로(12a)는 비동작이지만, 테스트 회로(12a)가 전위적으로 플로팅 상태의 경우, 내부회로가 오동작한다는 문제점의 요인이 되므로, 통상은 전위 고정된다.
테스트용 본딩패드(3d)를 포함하는 복수의 본딩패드(3)는, 상술의 실시형태 2와 동일한 와이어 접속으로, Vss 동작전위(예컨대 OV)가 공급되는 전원용 리드(5b2)와 전기적으로 접속되어 있다. 따라서, 종래 테스트용 본딩패드용으로 설치되어 있는 전원용 리드(5b)을 생략해도, 실사용시에 테스트 회로(12a)를 전위 고정할 수가 있으므로, 전원용 리드(5b)의 개수를 삭감해서 소형화를 도모해도, 안정하게 동작하는 신뢰성이 높은 반도체장치를 제공 할 수 있다.
(실시형태 8)
도32는 본 발명의 실시형태 8인 반도체장치의 내부구조를 나타내는 모식적 평면도이다.
도32에 나타내는 바와 같이, 반도체 칩(2)의 내부회로에는 클록회로(17)가 포함되어 있다. 또 반도체 칩(2)의 복수의 본딩패드(3)에는 반도체 칩(2)의 내부배선을 통해서 클록회로(17)의 입력단자와 전기적으로 접속된 클록신호용 패드(클록신호용 본딩패드)(3e)가 포함되어 있다. 또 반도체 칩(2)의 주면에는 클록회로(17)의 출력단자가 되는 본딩패드(18)가 배치되어 있다.
클록신호용 패드(3e)는 외부로부터 기준 클록신호가 공급되는 신호용 리드(5c)와 본딩와이어(8f)를 통해서 전기적으로 접속되어 있다. 각 회로블록(12)에는 클록입력단자(19)가 설치되어 있으며, 이들의 클록입력단자(19)는 본딩와이어(8e)를 통해서 본딩패드(18)(클록회로(17)의 출력단자)에 전기적으로 접속되어 있다. 즉, 외부로부터 공급되는 기준 클록신호는 신호용 리드(5c), 본딩와이어(8f), 클록신호용 패드(3e)를 통해서 클록회로(17)의 입력단자에 입력되며, 클록회로(17)의 출력단자로부터 출력되는 클록신호는 본딩와이어(8e)를 통해서 복수의 회로블록(12)의 각각에 입력된다.
이와 같이, 클록회로(17)의 출력단자가 되는 본딩패드(18)와 복수의 회로블록의 클록입력단자(19)를 복수의 본딩와이어(8e)로 각각 접속하는 것에 의해, 클록신호의 공급경로를 웨이퍼 프로세스에서 형성한 박막의 칩상 배선에서 형성한 경우에 비해서, 저저항화할 수 있으므로 타이밍 설계의 마진을 향상하는 것이 가능하다. 또 클록신호의 공급경로에 관한 레이아웃 설계의 자유도가 향상하므로 칩 면적의 축소가 가능하다
(실시형태 9)
도42는 본 발명의 실시형태 9인 반도체장치의 내부구조를 나타내는 모식적 평면도이다. 기본적으로 도32에서 설명한 반도체장치와 동일하지만, 칩 주면에 RAM1~RAM4의 용량을 고객사양 등에 의해 변경가능한 전환회로(SMC1 및 SMC2)를 탑재한 부분이 본 실시예의 특징이다. 본 실시예에서는, 상기 RAM1~RAM4의 용량을 와이어 본딩의 단계에서 전환하는 예를 설명한다.
전환회로(SMC1 및 SMC2)는 시스템 컨트롤 회로나 버스 컨트롤 회로 등의 소프트 모듈이라 불리는 회로블록이며, 예를 들면 도43에 나타내는 바와 같이, 전환회로(SMC1)는 입력신호(In1)에 대응하여, 전환용 본딩패드(SPD2)에 출력신호를 공급하며, 또 입력신호(In2)에 대응하여, 전환용 본딩패드(SPD3)에 출력신호를 공급한다.
한편, 전환용 본딩패드(SPD2 또는 SPD3) 중 어느 한쪽에 공급된 출력신호가, 본딩와이어(SWB)를 통해서, 전환용 본딩패드(SPD1)에 입력되는 것에 의해, 전환용 회로(SMC2)는 소정의 출력신호 Out1(cs1, cs2)을 RAM1~RAM4에 공급한다.
본 예의 경우는 전환용 본딩패드(SPD3과 SPD1)를 본딩와이어(SWB)에서 서로 접속함으로써, 상기 소정의 출력신호 Out1(CS1, CS2)에 의해, RAM1~RAM4의 모든 회로블록(12)이 선택된 예이며, 예를 들면 4K바이트의 용량을 얻는다. 또 전환용 본딩패드(SPD2와 SPD1)를 본딩와이어(SWB)로 서로 접속했을 경우는 RAM1 및 RAM2만이 선택되게 되며, 예를 들면 2K바이트의 용량을 얻는다.
상기 본딩와이어(SWB)는, 상기 실시형태 1~7에서 설명한 본딩와이어(8)를 적용 가능하며, 또 전환용 본딩패드(SPD1~SPD3)는 도22에 설명한 본딩패드(3c)와 동일한 공정으로 형성할 수 있다. 이와 같이, 와이어 본딩의 단계에서 고객사양을 전환할 수 있으므로, 예를 들면 고객사양을 IC칩의 다층배선 형성공정(예를 들면, 알루미늄 배선의 마스터 슬라이스 공정)에서 결정하는 기술에 비해, 제품개발의 TAT(Turn Around Time)를 향상하는 것이 가능하며, 더욱, 본 예를 실시하기 위해 특별한 별도 공정의 추가는 없다.
또 본 예에서는, RAM 용량의 전환만 설명했지만, 다른 칩 기능(예를 들면, ROM 용량, ROM의 유·무, I/O 버퍼의 게인)의 전환에도 적용할 수 있다.
이상, 본 발명자에 의해 행해진 발명을, 상기 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은, 상기 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다.
예를 들면, 도14에 있어서, 내부회로(12)로의 전원공급은 전원배선(15)에 의해 행해지지만, 이 전원배선(15)의 일부를 본딩와이어(8e)로 치환하여, 각 내부회로(모듈)에 상기 치환용 본딩와이어를 통해서 동작전위를 공급해도 된다. 이 경우, 도22에 나타내는 바와 같은 패드(3c)와 동일한 구조로 각 내부회로에 전용의 전원입력용의 단자를 형성해 두고, 상기 전용의 전원입력용의 단자에 치환용 본딩와이어(8e)의 일단을 접속하면 된다. 이것에 의해, 반도체 칩의 내부에 형성되어 있는 전원배선(15)의 일부가 필요없게 되며, 칩 슈링크에 기여한다. 또 배선저항이 낮아져, 안정하게 전위를 공급 가능하게 된다.
또 상기 전용의 전원입력용의 단자등을 반도체 칩 상에 형성하고, 그들을 본딩와이어(8e)로 서로 접속할 경우, 도39(a), (b)에 나타내는 바와 같이, 밀봉체(9)의 형성시에 수지주입 게이트(G)로부터 주입되는 수지의 유입방향으로 상기 전용의 전원입력용의 단자를 배열함으로써, 그들을 서로 접속하는 본딩와이어(8e)가 흐르기 어려워진다. 따라서, 와이어간의 접촉이나 단선을 방지할 수 있고, 전기적 신뢰성이 높은 패키지를 공급 가능하다.
또한, 도40(a), (b)에 나타내는 바와 같이, 전원용 본딩패드간을 접속하는 본딩와이어(8c)는 반도체 칩의 4코너에서, 복수개 부분적으로 적용해도 된다.
또 도41(a), (b)에 나타내는 바와 같이, 반도체 칩(2)의 주면상에, 더 제2의 반도체 칩(40)을 적층하고, 적층된 제2의 반도체 칩(40)에서도, 상기 각 실시예의 구성을 적용해도 된다.
이 경우, 제2의 반도체 칩(40)의 신호용 패드는 도시하고 있지 않지만, 하부에 배치된 제1의 반도체 칩(2)의 신호용 패드(3a)에 본딩와이어를 통해서 접속되든지 또는 신호용 리드(5a)에 본딩와이어를 통해서 직접 접속된다.
또 도시하고 있지 않지만, 배선기판 상에 복수의 반도체 칩을 수평간격으로 탑재하여 하나의 패키지에 담는 MCP(MultiChipPackage)에서도, 상기 각 실시예를 적용해도 된다.
본원에서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.
본 발명에 의하면, 반도체장치의 소형화를 도모하는 것이 가능하게 된다.

Claims (42)

  1. 주면을 가지는 반도체 칩과,
    상기 반도체 칩의 주면에 형성된 내부회로와,
    상기 반도체 칩의 주면에 형성되며, 상기 내부회로를 평면적으로 둘러싸도록 배치된 복수의 I/O셀을 포함하는 인터페이스 회로와,
    상기 반도체 칩의 주면에 형성되며, 상기 인터페이스 회로와 상기 반도체 칩의 변과의 사이에 배치되고, 또 제1 전원용 본딩패드, 제2 전원용 본딩패드 및 복수의 신호용 본딩패드를 포함하는 복수의 본딩패드와,
    상기 반도체 칩의 주면에 형성되며, 상기 제1 및 제2 전용원 본딩패드에 공통 접속되고, 또 상기 복수의 I/O셀에 동작전위를 공급하기 위한 전원배선과,
    상기 반도체 칩의 주위에 배치되며, 제1 전원용 리드 및 복수의 신호용 리드를 포함하는 복수의 리드와,
    상기 제1 전원용 본딩패드와 상기 제1 전원용 리드를 접속하는 제1 본딩와이어, 상기 제1 전원용 본딩패드와 상기 제2 전원용 본딩패드를 접속하는 제2 본딩와이어, 및 상기 복수의 신호용 본딩패드와 상기 복수의 신호용 리드를 접속하는 복수의 제3 본딩와이어를 포함하는 복수의 본딩와이어와,
    상기 반도체 칩, 상기 복수의 본딩와이어 및 복수의 리드의 일부를 밀봉하는 밀봉체를 가지는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 복수의 본딩와이어의 각각의 전기저항은, 상기 전원배선의 전기저항보다 낮은 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 전원배선은, 상기 복수의 I/O셀의 배열의 방향을 따라 연장하고 있는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 전원용 본딩패드는, 상기 복수의 신호용 본딩패드를 평면적으로 사이에 끼도록 배치되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 인터페이스 회로는, 복수의 전원셀을 더 포함하고,
    상기 제1 및 제2 전원용 본딩패드는, 상기 복수의 전원셀 중 선택된 전원셀에 접속되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 제2 전원용 본딩패드는, 상기 복수의 리드에 접속되어 있지 않은 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 복수의 리드는, 상기 밀봉체의 내외에 걸쳐 연장되고, 또 상기 밀봉체의 측면에서 돌출하고 있는 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서,
    상기 밀봉체는, 상기 반도체 칩의 주면과 동일측에 위치하는 주면과, 이 주면과 반대측에 위치하는 이면을 가지고,
    상기 복수의 리드는, 상기 밀봉체의 이면에서 노출하고 있는 것을 특징으로 하는 반도체장치.
  9. 반도체 칩과,
    상기 반도체 칩의 변을 따라 형성된 복수의 I/O셀과,
    상기 복수의 I/O셀과 상기 반도체 칩의 변과의 사이에 형성된 복수의 본딩패드와,
    상기 반도체 칩의 주위에 배치된 복수의 리드와,
    상기 복수의 리드와 상기 복수의 본딩패드를 전기적으로 접속하는 제1 본딩와이어와,
    상기 복수의 본딩패드 중, 임의의 본딩패드끼리를 전기적으로 접속하는 제2 본딩와이어를 가지는 것을 특징으로 하는 반도체장치.
  10. 주면을 가지는 반도체 칩과,
    상기 반도체 칩의 주면에 형성된 내부회로와,
    상기 반도체 칩의 주면에 형성되고, 상기 내부회로를 평면적으로 둘러싸도록 배치된 복수의 I/O셀을 포함하는 인터페이스 회로와,
    상기 반도체 칩의 주면에 형성되며, 상기 인터페이스 회로와 상기 반도체 칩의 변과의 사이에 배치되고, 또 제1 전원용 본딩패드, 제2 전원용 본딩패드, 및 복수의 신호용 본딩패드를 포함하는 복수의 본딩패드와,
    상기 반도체 칩의 주면에 형성되며, 상기 제1 및 제2 전원용 본딩패드에 공통 접속되고, 또 상기 복수의 I/O셀에 동작전위를 공급하기 위한 전원배선과,
    상기 반도체 칩을 그 제1 면에 탑재하고, 상기 탑재된 반도체 칩의 주위에 배치된 제1 전원용 접속부 및 복수의 신호용 접속부를 포함하는 복수의 접속부를 가지는 배선기판과,
    상기 제1 전원용 본딩패드와 상기 제1 전원용 접속부를 접속하는 제1 본딩와이어, 상기 제1 본딩패드와 상기 제2 본딩패드를 접속하는 제2 본딩와이어 및 상기 복수의 신호용 본딩패드와 상기 복수의 신호용 리드를 접속하는 제3 본딩와이어를 포함하는 복수의 본딩와이어와,
    상기 배선기판의 제1 면과 대향하는 제2 면에 배치되고, 또 상기 배선기판의 복수의 접속부에 전기적으로 접속된 복수의 돌기모양 전극과,
    상기 반도체 칩, 상기 복수의 본딩와이어, 및 상기 배선기판의 제1 면을 밀봉하는 밀봉체를 가지는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서,
    상기 복수의 본딩와이어의 각각의 전기저항은, 상기 전원배선의 전기저항보다 낮은 것을 특징으로 하는 반도체장치.
  12. 주면을 가지는 반도체 칩과,
    상기 반도체 칩의 주면에 형성된 내부회로와,
    상기 반도체 칩의 주면에 형성되고, 상기 내부회로를 평면적으로 둘러싸도록 배치된 복수의 I/O셀을 포함하는 인터페이스 회로와,
    상기 반도체 칩의 주면에 형성되고, 상기 인터페이스 회로와 상기 반도체 칩의 변과의 사이에 배치되며, 또 제1 전원용 본딩패드, 제2 전원용 본딩패드, 복수의 제3 전원용 본딩패드, 및 복수의 신호용 본딩패드를 포함하는 복수의 본딩패드와,
    상기 반도체 칩의 주면에 형성되며, 상기 제1 및 제2 전원용 본딩패드에 공통 접속되고, 또 상기 복수의 I/O셀에 동작전위를 공급하기 위한 전원배선과,
    상기 반도체 칩의 주위에 배치되고, 또 제1 전원용 리드 및 복수의 신호용 리드를 포함하는 복수의 제1 리드와, 상기 반도체 칩의 변과 상기 복수의 제1 리드의 일단부와의 사이에 배치되며, 또 상기 반도체 칩의 변을 따라 배치된 제2 리드를 가지는 복수의 리드와,
    상기 제1 전원용 본딩패드와 상기 제1 전원용 리드를 접속하는 제1 본딩와이어, 상기 제1 전원용 본딩패드와 상기 제2 전원용 본딩패드를 접속하는 제2 본딩와이어, 상기 복수의 신호용 본딩패드와 상기 복수의 신호용 리드를 접속하는 제3 본딩와이어, 및 상기 복수의 제3 전원용 본딩패드와 상기 제2 리드를 접속하는 복수의 제4 본딩와이어를 포함하는 복수의 본딩와이어와,
    상기 반도체 칩, 상기 복수의 본딩와이어 및 상기 복수의 리드의 일부를 밀봉하는 밀봉체를 가지고,
    상기 제1 전원용 리드는, 제1 동작전위가 공급되는 리드이며,
    상기 제2 전원용 리드는, 상기 제1 동작전위보다도 전위가 낮은 제2 동작전위가 공급되는 리드인 것을 특징으로 하는 반도체장치.
  13. 제 12 항에 있어서,
    상기 반도체 칩은 사각형 모양이며,
    상기 제2 리드는, 상기 반도체 칩의 4변을 따라 배치되어 있는 것을 특징으로 하는 반도체장치.
  14. 제 13 항에 있어서,
    칩 탑재부 및 상기 칩 탑재부와 일체로 형성된 4개의 현수리드를 더 가지고,
    상기 제2 리드는, 상기 4개의 현수리드를 상기 반도체 칩의 외측의 영역에서 연결하도록 배치되어 있는 것을 특징으로 하는 반도체장치.
  15. 주면을 가지는 반도체 칩과,
    상기 반도체 칩의 주면에 형성되며, 복수의 논리회로 블록 및 블록회로를 포함하는 내부회로와,
    상기 반도체 칩의 주면에 형성되며, 상기 내부회로를 평면적으로 둘러싸도록 배치된 복수의 I/O셀을 포함하는 인터페이스 회로와,
    상기 반도체 칩의 주면에 형성되며, 상기 반도체 칩의 변을 따라 배치된 복수의 본딩패드와,
    상기 반도체 칩의 주위에 배치된 복수의 리드와,
    상기 복수의 본딩패드와 상기 복수의 리드를 접속하는 복수의 제1 본딩와이어와,
    상기 클록회로의 클록 출력단자와 상기 복수의 논리회로 블록의 블록 입력돤자를 서로 접속하는 복수의 제2 본딩와이어와,
    상기 반도체 칩, 상기 복수의 제1 및 제2 본딩와이어 및 상기 복수의 리드의 일부를 밀봉하는 밀봉체를 가지고,
    상기 클록회로에서 출력되는 클록신호는, 상기 제2 본딩와이어를 통해서 상기 복수의 논리회로 블록의 각각에 입력되는 것을 특징으로 하는 반도체장치.
  16. 제 15 항에 있어서,
    상기 복수의 본딩패드는, 기준 클록신호가 입력되는 클록신호용 패드를 포함하고,
    상기 기준 클록신호는, 상기 반도체 칩 내에 형성된 소정의 배선을 통해서, 상기 클록회로에 입력되는 것을 특징으로 하는 반도체장치.
  17. 주면을 가지는 반도체 칩과,
    상기 반도체 칩의 주면에 형성되며, 논리회로 블록과, 상기 논리회로 블록의 기능을 전기적으로 시험하기 위한 테스트 회로를 포함하는 내부회로와,
    상기 반도체 칩의 주면에 형성되며, 상기 내부회로를 평면적으로 둘러싸도록 배치된 복수의 I/O셀을 포함하는 인터페이스 회로와,
    상기 반도체 칩의 주면에 형성되며, 상기 인터페이스 회로와 상기 반도체 칩의 변과의 사이에 배치되고, 또 전원용 본딩패드, 테스트용 본딩패드 및 복수의 신호용 본딩패드를 포함하는 복수의 본딩패드와,
    반도체 칩의 주위에 배치되며, 전원용 리드 및 복수의 신호용 리드를 포함하는 복수의 리드와,
    상기 전원용 본딩패드와 상기 전원용 리드를 접속하는 제1 본딩와이어, 상기 전원용 본딩패드와 상기 테스트용 본딩패드를 접속하는 제2 본딩와이어 및 상기 복수의 신호용 본딩패드와 상기 복수의 신호용 리드를 접속하는 제3 본딩와이어를 포함하는 복수의 본딩와이어와,
    상기 반도체 칩, 상기 복수의 본딩와이어, 및 상기 복수의 리드의 일부를 밀봉하는 밀봉체를 가지는 것을 특징으로 하는 반도체장치.
  18. 제 17 항에 있어서,
    상기 반도체 칩은, 스크라이브라인에 의해 구획된 복수의 반도체 칩 형성영역을 가지는 반도체 웨이퍼를 상기 스크라이브라인을 따라 다이싱함으로써 형성되며
    상기 논리회로의 블록의 기능을 전기적으로 시험하기 위한 테스트는, 상기 반도체 웨이퍼의 상태로 행해지는 것을 특징으로 하는 반도체장치.
  19. 제 18 항에 있어서,
    상기 테스트 회로는, 상기 반도체 웨이퍼의 상태로 동작하고, 상기 반도체 칩의 상태에서 비동작인 것을 특징으로 하는 반도체장치.
  20. 주면에 제1 및 제2 본딩패드를 가지는 반도체 칩과,
    상기 반도체 칩의 주위에 배치된 접속부와,
    상기 반도체 칩의 제1 본딩패드와 상기 접속부를 전기적으로 접속하는 제1 본딩와이어와,
    상기 반도체 칩의 제1 본딩패드와 제2 본딩패드를 전기적으로 접속하는 제2 본딩와이어와,
    상기 반도체 칩, 상기 접속부, 상기 제1 및 제2 본딩와이어를 밀봉하는 밀봉체를 가지는 것을 특징으로 하는 반도체장치.
  21. 제 20 항에 있어서,
    상기 제1 및 제2 본딩패드는, 상기 반도체 칩의 일변을 따라 배치되어 있는 것을 특징으로 하는 반도체장치.
  22. 제 20 항에 있어서,
    상기 제1 본딩패드는, 상기 반도체 칩의 제1변측에 배치되고,
    상기 제2 본딩패드는, 상기 반도체칩의 제1변과 반대측의 제2변측에 배치되어 있는 것을 특징으로 하는 반도체장치.
  23. 제 20 항에 있어서,
    상기 제1 본딩패드는, 상기 반도체 칩의 제1변측에 배치되고,
    상기 제2 본딩패드는, 상기 반도체 칩의 제1변과 인접하는 제2변측에 배치되어 있는 것을 특징으로 하는 반도체장치.
  24. 제 20 항에 있어서,
    상기 제1 본딩패드는, 제1 및 제2 영역을 가지고,
    상기 제1 본딩와이어는, 일단측이 상기 접속부에 접속되며, 상기 일단측과 반대측의 타단측이 상기 제1 본딩패드의 제1 영역에 접속되고,
    상기 제2 본딩와이어는, 일단측이 제1 본딩패드의 제2 영역에 접속되고, 상기 일단측과 반대측의 타단측이 상기 제2 본딩패드에 접속되어 있는 것을 특징으로 하는 반도체장치.
  25. 제 24 항에 있어서,
    상기 제1 본딩와이어는, 상기 접속부를 1차 본드, 상기 제1 본딩패드를 2차 본드로 하는 네일헤드 본딩법으로 접속되며,
    상기 제2 본딩와이어는, 상기 제1 본딩패드를 1차 본드, 상기 제2 본딩패드를 2차 본드로 하는 네일헤드 본딩법으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  26. 제 24 항에 있어서,
    상기 제1 본딩패드는, 직사각형으로 형성되며,
    상기 제1 본딩패드의 장변은, 상기 반도체칩의 변에서 멀어지는 방향으로 연장하고 있는 것을 특징으로 하는 반도체장치.
  27. 제 20 항에 있어서
    상기 제1 및 제2 본딩패드는, 전원용 패드인 것을 특징으로 하는 반도체장치.
  28. 제 20 항에 있어서,
    상기 접속부가 설치된 리드를 더 가지는 것을 특징으로 하는 반도체장치.
  29. 제 28 항에 있어서,
    상기 리드는, 상기 밀봉체의 내외에 걸쳐 연장하고, 또 상기 밀봉체의 측면에서 돌출하고 있는 것을 특징으로 하는 반도체장치.
  30. 제 28 항에 있어서,
    상기 밀봉체는, 상기 반도체 칩의 주면과 동일측에 위치하는 주면과, 이 주면과 반대측에 위치하는 이면을 가지고,
    상기 리드는, 상기 밀봉체의 이면에서 노출하고 있는 것을 특징으로 하는 반도체장치.
  31. 제 20 항에 있어서,
    상기 접속부가 설치된 배선기판을 더 가지는 것을 특징으로 하는 반도체장치.
  32. 제 20 항에 있어서,
    주면에 상기 접속부가 더 설치된 배선기판과,
    상기 접속부와 전기적으로 접속되며, 또 상기 배선기판의 주면과 반대측의 이면에 배치된 돌기모양 전극을 가지는 것을 특징으로 하는 반도체장치.
  33. 주면에 제1, 제2 및 제3 본딩패드를 가지는 반도체칩과,
    상기 반도체칩의 주위에 배치된 접속부와,
    상기 반도체 칩의 제1 본딩패드와 상기 접속부를 전기적으로 접속하는 제1 본딩와이어와,
    상기 반도체 칩의 제1 본딩패드와 제2 본딩패드를 전기적으로 접속하는 제2 본딩와이어와,
    상기 제2 본딩패드와 상기 제3 본딩패드를 전기적으로 접속하는 제3 본딩와이어와,
    상기 반도체 칩, 상기 접속부, 상기 제1, 제2 및 제3 본딩와이어를 밀봉하는 밀봉체를 가지는 것을 특징으로 하는 반도체장치.
  34. 제 33 항에 있어서,
    상기 제1, 제2 및 제3 본딩패드는, 상기 반도체 칩의 제1변을 따라 배치되어 있는 것을 특징으로 하는 반도체장치.
  35. 제 33 항에 있어서,
    상기 제1 및 제2 본딩패드는, 상기 반도체 칩의 제1변에 따라 배치되며,
    상기 제3 본딩패드는, 상기 반도체 칩의 제1변에 인접하는 제2변측에 배치되어 있는 것을 특징으로 하는 반도체장치.
  36. 제 33 항에 있어서,
    상기 제2 본딩와이어는, 상기 제1 본딩패드를 1차 본드, 상기 제2 본딩패드를 2차 본드로 하는 네일헤드 본딩법으로 접속되며,
    상기 제3 본딩와이어는, 상기 제2 본딩패드를 1차 본드, 상기 제3 본딩패드를 2차 본드로 하는 네일헤드 본딩법으로 접속되고,
    상기 제3 본딩와이어의 일단측은, 상기 제2 본딩와이어의 일단측과 반대측의 타단측을 개재하여 상기 제2 본딩패드에 접속되어 있는 것을 특징으로 하는 반도체장치.
  37. 주면을 가지는 반도체 칩과,
    상기 반도체 칩의 주면에 형성되고, 또 상기 반도체 칩의 변을 따라 배치된 복수의 신호용 본딩패드와, 상기 반도체 칩의 주면에 형성되며, 또 상기 복수의 신호용 본딩패드를 평면적으로 사이에 끼도록 배치된 제1 및 제2 전원용 본딩패드를 포함하는 복수의 본딩패드와,
    상기 반도체 칩의 주위에 배치되며, 또 전원용 접속부 및 복수의 신호용 접속부를 포함하는 복수의 접속부와,
    상기 전원용 접속부와 상기 제1 전원용 본딩패드를 접속하는 제1 본딩와이어, 상기 제1 본딩패드와 상기 제2 본딩패드를 접속하는 제2 본딩와이어, 및 상기 복수의 신호용 접속부와 상기 복수의 신호용 본딩패드를 접속하는 복수의 제3 본딩와이어를 포함하는 복수의 본딩와이어와,
    상기 반도체 칩, 상기 복수의 접속부 및 상기 복수의 본딩와이어를 밀봉하는 밀봉체를 가지고,
    상기 제2 본딩와이어와 상기 제1 전원용 본딩패드와의 접속 및 상기 제2 본딩와이어와 상기 제2 전원용 본딩패드와의 접속은, 상기 제3 본딩와이어와 상기 신호용 본딩패드와의 접속보다 상기 칩의 변에서 떨어진 위치에서 행해지는 것을 특징으로하는 반도체장치.
  38. 주면을 가지는 반도체 칩과,
    상기 반도체 칩의 주면에 형성된 내부회로 형성부와,
    상기 반도체 칩의 주면에 형성되며, 상기 내부회로 형성부와 상기 반도체 칩의 변과의 사이에 배치되고, 또 제1 전원용 본딩패드, 제2 전원용 본딩패드, 및 복수의 신호용 본딩패드를 포함하는 복수의 본딩패드와,
    상기 반도체 칩의 주면에 형성되며, 상기 내부회로 형성부에 배치된 제3 본딩패드와,
    상기 반도체 칩의 주위에 배치되며, 전원용 접속부 및 복수의 신호용 접속부를 포함하는 복수의 접속부와,
    상기 제1 전원용 본딩패드와 상기 전원용 접속부를 전기적으로 접속하는 제1 본딩와이어, 상기 제1 전원용 본딩패드와 상기 제3 전원용 본딩패드를 전기적으로 접속하는 제2 본딩와이어, 상기 제2 전원용 본딩패드와 상기 제3 본딩패드를 전기적으로 접속하는 제3 본딩와이어, 및 상기 복수의 신호용 본딩패드와 상기 복수의 신호용 접속부를 각각 전기적으로 접속하는 복수의 제4 본딩와이어를 포함하는 복수의 본딩와이어와,
    상기 반도체 칩, 상기 복수의 본딩패드, 상기 제3 본딩패드, 및 상기 복수의 접속부를 밀봉하는 밀봉체를 가지는 것을 특징으로 하는 반도체장치.
  39. 제 38 항에 있어서,
    상기 내부회로 형성부에는, 복수의 회로블록이 배치되고,
    상기 제3 전원용 본딩패드는, 상기 회로블록 사이에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  40. 제 38 항에 있어서,
    상기 복수의 접속부가 각각 별도로 설치된 복수의 리드를 더 가지고,
    상기 복수의 리드는, 상기 밀봉체의 내외에 걸쳐 연장되고, 또 상기 밀봉체의 측면에서 돌출하고 있는 것을 특징으로 하는 반도체장치.
  41. 제 38 항에 있어서,
    상기 복수의 접속부가 각각 별도로 설치된 복수의 리드를 더 가지고,
    상기 밀봉체는, 상기 반도체 칩의 주면과 동일측에 위치하는 주면과, 이 주면과 반대측에 위치하는 이면을 가지고,
    상기 복수의 리드는, 상기 밀봉체의 이면에서 노출하고 있는 것을 특징으로 하는 반도체장치.
  42. 제 38 항에 있어서,
    상기 접속부가 설치된 배선기판을 더 가지는 것을 특징으로 하는 반도체장치.
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