KR20020045192A - 칩적층형 반도체 패키지 - Google Patents

Abstract

본 발명은 칩적층시 문제가 되는 신호선의 컨트롤이 보다 용이하게 이루어지도록 한 새로운 구조의 칩적층형 반도체 패키지를 제공하기 위한 것이다.

이를 위해, 본 발명은 센터패드 타입의 상부칩(1)과, 상기 상부칩(1) 뒷면에 자신의 뒷면이 맞닿도록 부착되는 센터패드 타입의 하부칩(2)과, 상기 상부칩(1)의 센터패드 양측으로 이격되어 부착되는 제1어드헤시브(3)와, 상기 제1어드헤시브(3)에 부착되는 제1인너리드(500)와 상기 제1인너리드(500)로부터 연장형성되는 아웃터리드(510) 및 상기 제1인너리드(500)에서 분기되며 하부로 절곡되어 인터페이스용 회로기판(8)의 리드본딩용 랜드(820)에 접속되는 제2인너리드(520)로 구성되는 리드와, 상기 상부칩(1)의 센터패드와 제1인너리드(500)를 전기적으로 연결하는 제1와이어(6)와, 상기 하부칩(2)의 센터패드 양측으로 이격되어 부착되는 제2어드헤시브(4)와, 상기 제2어드헤시브(4)에 부착되고 중앙부에 센터패드 형성방향을 따라 와이어본딩용 슬롯(800)이 형성되며 내부에 회로패턴이 형성되는 인터페이스용 회로기판(8)와, 상기 인터페이스용 회로기판(8)의 와이어본딩용 슬롯(800)을 통과하여 상기 하부칩(2)의 센터패드와 인터페이스용 회로기판(8)상의 와이어본딩용 랜드(810)를 전기적으로 연결하는 제2와이어(7)와, 상기 아웃터리드(510)를 제외한 전체구조를 감싸 보호하는 몰드바디(9)를 포함하여서 됨을 특징으로 하는 칩적층형 반도체 패키지가 제공된다.

Description

칩적층형 반도체 패키지{chip stack-type semiconductor package}

본 발명은 칩적층형 반도체 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 칩적층시 문제가 되는 신호선의 컨트롤이 보다 용이하게 이루어지도록 한 새로운 칩적층형 반도체 패키지를 제공하기 위한 것이다.

일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.

즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.

한편, 일반적으로 반도체소자는 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.

이와 같이 행해지는 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.

또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.

반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 타입의 반도체소자를 예로 들어 설명하면 다음과 같다.

먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일 칩으로 분리하는데, 이때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인을 따라 브레이크 응력을 가해 파괴, 분리시키는 방법을 취하는 경우가 많다.

또한, 분리된 각각의 반도체 칩은 리드프레임의 다이패드에 본딩되고, 이때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에 따라 알맞은 방법이 선택되어 사용된다.

한편, 전술한 바와 같이 반도체 칩을 리드프레임의 다이패드에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서 뿐만 아니라, 전기적 입출력단자나 어스(earth)를 겸하는 일도 있으며 소자의 동작시 발생하는 열의 방열통로로서도 필요로 하는 경우가 있기 때문이다.

상기와 같이 반도체 칩을 본딩한 후에는 칩의 본딩패드와 리드프레임의 인너리드를 와이어로 본딩하므로써 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에서는 일반적으로 골드 와이어를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.

또한, 와이어 본딩에 의해 반도체 칩과 인너리드가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합하므로써 몰드바디를 형성시키는 몰딩공정이 수행되는데, 이때 사용되는 에폭시 수지는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.

그리고, 상기한 공정이 완료된 후에는 IC 패키지를 소켓이나 기판에 실장하기 위해 아웃터리드(outer lead)를 소정의 형상으로 절단하고 성형하는 공정이 행해지며, 아웃터리드에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납딥(dip)이 처리된다.

한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로서는 전술한 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지( Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.

상기한 패키지 타입중, BGA 패키지(Ball Grid Array package)는 반도체 칩이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 할 수 있으며, QFP와는 달리 리드의 변형이 없는 장점이 있다.

대신, 상기 BGA 패키지는 기존의 리드프레임에 비해 값이 비싼 회로기판을 사용하므로 제조원가가 높아지고, 반도체 칩 및 골드 와이어의 보호를 위해 봉지공정 수행시 상형 및 하형에 의해 회로기판이 눌러져 솔더마스크에 크랙이 발생할 우려가 높아지는 등의 단점이 있다.

한편, BLP(Bottom Leaded Package)는 패키지 몸체의 바텀면을 통해 노출된 리드를 이용하여 기판에 실장하므로, 패키지 몸체의 두께를 아웃터리드를 갖는 DIP나 QFP 타입에 비해 작게 할 수 있다.

상기한 반도체 패키지들은 실장면적, 입출력 단자수, 전기적 신뢰성, 제조공정의 유연성, 제조비용등에 있어 제각기 장점 및 단점을 갖고 있다.

따라서, 상기한 각 패키지들의 장점을 살리면서 단점을 해소한 새로운 타입의 반도체 패키지가 지속적으로 연구 개발되고 있는 실정이다.

한편, 상기한 단위 패키지들과 더불어 근래에는 메모리 모듈등에 적용하기 위해 여러 가지 다양한 형태의 칩적층형 패키지 및 스택 타입 패키지가 개발되고 있는 실정이다.

즉, 칩적층형 패키지는 패키지 내에서 칩간의 적층이 이루어지는 구조이며, 스택 타입 패키지는 둘 이상의 패키지를 상호 적층하여 메모리 용량을 증가시키게 되는 구조로서, 메모리 모듈의 실장 밀도 및 공간 효율성과 관련지어 이에 대한 개발이 가속화되고 있다.

본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 메모리 모듈에 적용되는 새로운 칩적층형 반도체 패키지를 제공하여 칩적층시 문제가 되는 신호선의 컨트롤이 보다 용이하게 이루어지도록 함과 더불어, 기존의 패키지를 이용하므로써 저비용으로 제조가능하도록 하는데 그 목적이 있다.

도 1은 본 발명의 칩적층형 패키지를 나타낸 종단면도

도 2는 도 1의 Ⅰ-Ⅰ선을 따른 횡단면도

도 3은 도 1의 Ⅱ-Ⅱ선을 따른 횡단면도로서, 바텀다이의 다이본딩 구조를 보여주는 횡단면도

도 4는 본 발명의 칩적층형 패키지의 스택 구조를 보여주는 종단면도

* 도면의 주요부분에 대한 부호의 설명 *

1:상부칩 2:하부칩

3:제1어드헤시브 4:제2어드헤시브

5:리드 500:제1인너리드

510:아웃터리드 520:제2인너리드

6:제1와이어 7:제2와이어

8:인터페이스용 회로기판 800:슬롯

810:와이어본딩용 랜드 820:리드본딩용 랜드

9:몰드바디

상기한 목적을 달성하기 위해, 본 발명은 센터패드 타입의 상부칩과, 상기 상부칩 뒷면에 자신의 뒷면이 맞닿도록 부착되는 센터패드 타입의 하부칩과, 상기상부칩의 센터패드 양측으로 이격되어 부착되는 제1어드헤시브와, 상기 제1어드헤시브에 부착되며 다운셋된 제1인너리드와 상기 제1인너리드로부터 연장형성되는 아웃터리드 및 상기 제1인너리드에서 분기되며 하부로 절곡되어 인터페이스용 회로기판의 리드본딩용 랜드에 접속되는 제2인너리드로 구성되는 리드와, 상기 상부칩의 센터패드와 제1인너리드의 다운셋된 영역을 전기적으로 연결하는 제1와이어와, 상기 하부칩의 센터패드 양측으로 이격되어 부착되는 제2어드헤시브와, 상기 제2어드헤시브에 부착되고 중앙부에 센터패드 형성방향을 따라 와이어본딩용 슬롯이 형성되며 내부에 회로패턴이 형성되는 인터페이스용 회로기판와, 상기 인터페이스용 회로기판의 와이어본딩용 슬롯을 통과하여 상기 하부칩의 센터패드와 인터페이스용 회로기판상의 와이어본딩용 랜드를 전기적으로 연결하는 제2와이어와, 상기 아웃터리드를 제외한 전체구조를 감싸 보호하는 몰드바디를 포함하여서 됨을 특징으로 하는 칩적층형 반도체 패키지가 제공된다.

이하, 본 발명의 실시예를 첨부도면 도 1 내지 도 4를 참조하여 상세히 설명하면 다음과 같다.

도 1은 본 발명의 칩적층형 패키지를 나타낸 종단면도이고, 도 2는 도 1의 Ⅰ-Ⅰ선을 따른 횡단면도이며, 도 3은 도 1의 Ⅱ-Ⅱ선을 따른 횡단면도로서, 본 발명의 칩적층형 패키지는 센터패드 타입의 상부칩(1)과, 상기 상부칩(1) 뒷면에 자신의 뒷면이 맞닿도록 부착되는 센터패드 타입의 하부칩(2)과, 상기 상부칩(1)의 센터패드 양측으로 이격되어 부착되는 제1어드헤시브(3)와, 상기 제1어드헤시브(3)에 부착되는 제1인너리드(500)와 상기 제1인너리드(500)로부터 연장형성되는 아웃터리드(510) 및 상기 제1인너리드(500)에서 분기되며 하부로 절곡되어 인터페이스(interface)용 회로기판(8)의 리드본딩용 랜드(820)에 접속되는 제2인너리드(520)로 구성되는 리드(5)와, 상기 상부칩(1)의 센터패드와 제1인너리드(500)를 전기적으로 연결하는 제1와이어(6)와, 상기 하부칩(2)의 센터패드 양측으로 이격되어 부착되는 제2어드헤시브(4)와, 상기 제2어드헤시브(4)에 부착되고 중앙부에 센터패드 형성방향을 따라 와이어본딩용 슬롯(800)이 형성되며 내부에 회로패턴이 형성되는 인터페이스용 회로기판(8)와, 상기 인터페이스용 회로기판(8)의 와이어본딩용 슬롯(800)을 통과하여 상기 하부칩(2)의 센터패드와 인터페이스용 회로기판(8)상의 와이어본딩용 랜드(810)를 전기적으로 연결하는 제2와이어(7)와, 상기 아웃터리드(510)를 제외한 전체구조를 감싸 보호하는 몰드바디(9)를 포함하여서 구성된다.

이 때, 상기 제1인너리드(500)의 어드헤시브에 부착되는 영역이 다운셋된 구조로 할 수 있다.

그리고, 상기 제1어드헤시브(3) 및 제2어드헤시브(4)로서는 양면접착 테이프가 사용된다.

이와 같이 구성된 본 발명의 칩적층 패키지 제조 과정 및 작용은 다음과 같다.

센터패드 타입의 상부칩(1)과 센터패드 타입의 하부칩(2)을 서로 뒷면이 맞닿도록 부착한다.

이어, 상기 상부칩(1)의 센터패드 양측으로는 제1어드헤시브(3)를 부착하고,상기 하부칩(2)의 센터패드 양측으로는 제2어드헤시브(4)를 부착한다.

그 다음, 상기 하부칩(2)상에 부착된 제2어드헤시브(4)에 센터패드 형성방향을 따라 와이어본딩용 슬롯(800)이 형성되며 내부에 회로패턴이 형성되는 인터페이스용 회로기판(8)를 부착한다.

이어, 상기 제1어드헤시브(3)에 리드(5)를 부착한다.

이 때, 상기 제1어드헤시브(3)에는 리드(5)의 제1인너리드(500)가 부착되며, 상기 제1인너리드(500)는 다운셋된 형태를 이룬다.

또한, 상기 리드(5)는 상기 제1인너리드(500)로부터 연장형성되는 아웃터리드(510) 및 상기 제1인너리드(500)에서 분기되어 하부로 절곡된 제2인너리드(520)로 구성되어 있으며, 상기 제2인너리드(520)는 제1어드헤시브(3)에 리드(5) 부착시 그 선단부가 상기 인터페이스용 회로기판(8)의 리드본딩용 랜드(820)에 접속되도록 설계되어 있다.

한편, 리드(5) 부착후에는, 상기 상부칩(1)의 센터패드와 제1인너리드(500)를 제1와이어(6)를 이용하여 전기적으로 연결하고, 상기 하부칩(2)의 센터패드와 인터페이스용 회로기판(8)상의 와이어본딩용 랜드(810)를 제2와이어(7)를 이용하여 전기적으로 연결하는 와이어 본딩을 실시한다.

이 때, 제2와이어(7)는 상기 인터페이스용 회로기판(8)의 와이어본딩용 슬롯(800)을 통과하여 연결된다.

그리고, 상기한 와이어 본딩이 완료된 후에는, 몰딩공정을 실시하여 반도체칩과 와이어등이 보호되도록 상기 아웃터리드(510)를 제외한 전체구조를 감싸도록하는 몰드바디(9)를 형성시킨다.

그 후, 도시가 생략된 댐바를 제거하는 트리밍 및 아웃터리드(510)를 소정의 형상으로 포밍등을 실시하여 본 발명의 칩적층형 패키지를 완성하게 된다.

한편, 도 4는 본 발명의 칩적층형 패키지의 스택 구조를 보여주는 종단면도로서, 하부패키지의 아웃터리드(510)와 상부패키지의 아웃터리드(510)를 솔더페이트를 도포한 후 리플로우시켜 접합하거나 Ag에폭시 접착제를 도포하여 접합시키므로써 패키지 스택을 구성한 것이다.

한편, 상기한 본 발명의 칩적층형 패키지는, 현재 컴퓨터등에 실장되는 메모리 모듈의 용량을 증가시킬 수 있으며, 실장공간 효율을 향상시키며 메모리 칩과 비메모리칩 또한 동일 패키지 내에서 구성할 수 있어, 핸드폰등과 같이 경박단소화되는 전자기기에의 적용시 매우 큰 장점을 나타낼 수 있게 된다.

이상에서와 같이, 본 발명은 칩적층시 문제가 되는 신호선의 컨트롤이 보다 용이하게 이루어지도록 하여 경박단소화되면서도 메모리 용량이 증가되는 새로운 구조의 칩적층형 반도체 패키지를 제공한 것이다.

즉, 본 발명은 설계자유도가 높은 회로기판을 사용하여 칩간의 인터페이스가 이루어지도록 함에 따라, 칩 셀렉터핀의 컨트롤이 용이하며, 칩간 적층 뿐만 아니라 패키지간의 스택도 가능하므로 경박단소화하면서도 기존의 스택 패키지에 비해 메모리 용량의 현저한 확장이 가능하게 되는 효과가 있다.

Claims (3)

1. 센터패드 타입의 상부칩과,

   상기 상부칩 뒷면에 자신의 뒷면이 맞닿도록 부착되는 센터패드 타입의 하부칩과,

   상기 상부칩의 센터패드 양측으로 이격되어 부착되는 제1어드헤시브와,

   상기 제1어드헤시브에 부착되는 제1인너리드와 상기 제1인너리드로부터 연장형성되는 아웃터리드 및 상기 제1인너리드에서 분기되며 하부로 절곡되어 인터페이스용 회로기판의 리드본딩용 랜드에 접속되는 제2인너리드로 구성되는 리드와,

   상기 상부칩의 센터패드와 제1인너리드를 전기적으로 연결하는 제1와이어와,

   상기 하부칩의 센터패드 양측으로 이격되어 부착되는 제2어드헤시브와,

   상기 제2어드헤시브에 부착되고 중앙부에 센터패드 형성방향을 따라 와이어본딩용 슬롯이 형성되며 내부에 회로패턴이 형성되는 인터페이스용 회로기판와,

   상기 인터페이스용 회로기판의 와이어본딩용 슬롯을 통과하여 상기 하부칩의 센터패드와 인터페이스용 회로기판상의 와이어본딩용 랜드를 전기적으로 연결하는 제2와이어와,

   상기 아웃터리드를 제외한 전체구조를 감싸 보호하는 몰드바디를 포함하여서 됨을 특징으로 하는 칩적층형 반도체 패키지.
2. 제 1 항에 있어서,

   상기 제1인너리드의 어드헤시브에 부착되는 영역이 다운셋된 구조임을 특징으로 하는 칩적층형 반도체 패키지.
3. 제 1 항에 있어서,

   상기 제1어드헤시브 및 제2어드헤시브는 양면접착 테이프임을 특징으로 하는 칩적층형 반도체 패키지.