JPH03145153A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03145153A JPH03145153A JP28352589A JP28352589A JPH03145153A JP H03145153 A JPH03145153 A JP H03145153A JP 28352589 A JP28352589 A JP 28352589A JP 28352589 A JP28352589 A JP 28352589A JP H03145153 A JPH03145153 A JP H03145153A
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- JP
- Japan
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- wiring
- pad
- pads
- cells
- band
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野］
本発明は半導体装置に関し、特にマスタースライス方式
によるＣＭＯＳ型大規模集積回路に関する。
によるＣＭＯＳ型大規模集積回路に関する。
従来の半導体装置では、Ｉ／Ｏセルの駆動能力を上げる
ため等の理由から２つ以上のＩ／Ｏセルを接続する場合
や、リードフレームとの位置関係からパッドに直接接続
できない場合には第４図に示すようにパッドと入出力素
子部との間において第１層または第２層配線を用いて接
続していた。 〔発明が解決しようとする課８１ したがって、前述の従来技術では第４図に示すように、
Ｉ／Ｏセル同士を接続する場合には配線層を用いていた
がこの方法ではＩ／Ｏセルの入出力とパッドを接続する
ための配線領域とは別に配線領域が必要となり集積度の
低下を招くことになる。 また、接続する必要のあるＩ／Ｏセルが離れており、そ
の間に別の接続されるべきＩ／Ｏセルが存在している場
合には外側のＩ／Ｏセルを接続することが不可能になる
ということが起こりつる。 さらにリードフレームとの位置関係からそのままの位置
で接続するとボンディングワイヤが長くなり、隣接して
いるボンディングワイヤと接触してしまうため、パッド
とを接続することが不可能になるなどの問題が発生する
。 そこで本発明はこのような問題を解決するちのであり、
その目的とするところはパッド間接続及び、パッドとリ
ードフレーム間接続を効率的に行えるようにするもので
ある。 〔課題を解決するための手段］ 本発明の半導体装置は、 ａ）内部セルが複数個配列されて内部セル領域をなし、
Ｉ／Ｏセルが複数個配列されてＩ／Ｏセル領域をなし、
配線層によりマクロセルが構成されるマスタースライス
方式の半導体装置において、 ｂ）前記Ｉ／Ｏセルは装置外部と電気的に接続するため
のパッドを有し。 Ｃ）前記パッドは、パッドの下層に、マスター行程にお
いて形成される配線帯を有し、 ｄ）前記配線帯は複数のパッドに共有されることを特徴
とする。 〔実 施 例］ 第１図は本発明の配線帯の実施例の図である。 ｔ−ｉは例えば多結晶ポリシリコンからなり、マスター
行程において形成される配線帯、ｌ−２はアルミニウム
等の配線層からなるパッド５１−３は配線帯と配線層と
を接続するビア、１−４は入出力を司るマクロセルが構
成される入出力素子部である。 第２図は１／Ｏ部分の拡大図である６２−２はパッド、
２−３は配線帯と第−層配線を接続するコンタクトホー
ル及び第−層配線と第２層配線を接続するピアホールで
ある。 第３図は配線帯を使用している場合のパッド部分の断面
図である。 第４図は従来の１／Ｏ部分の図である。 ４−１．２，３はパッド、４−４はスライス行程におい
て形成される第１層または第２層配線、４−５．６．７
は入出力素子部、４−８は装置外部と接続するためのリ
ードフレーム、４−９はパッドとリードフレームとを接
続する、金線等を用いたポンデイグワイヤである。 ２つのＩ／Ｏセルを接続することによってより駆動能力
のあるセルを構成しようとする時、リードフレームとの
位置関係を優先させると、４−５と４−７のように接続
を要するＩ／Ｏセルが離れてしまう場合がある。 このような場合筒１層配線または第２層配線を用いて両
者の間を接続することになるが、そのためにはパッドと
入出力素子部との間に配線領域が必要となり集積度の低
下を招くことになる。 これに対し本発明では２−１に示すように、パッドの下
層に、マスク−行程においてあらかじめ配線帯を作り込
んでおき、必要に応じて配線帯と第１層及び第２層配線
とをコンタクトホールあるいはピアホールを用いて接続
することによってパッド間を自由に接続することが可能
となる。 さらにこのような接続されるべきＩ／Ｏセルの組が複数
で、それらが互いに交差するような場合においてもこの
配線帯を複数本配置しておくことによって効率的に接続
することが可能となる。 またこの配線帯は２つのＩ／Ｏセルを接続するときのみ
ならず、リードフレームとの位置関係からそのままの位
置で接続するとボンディングワイヤが長くなり隣接して
いるポンデイグワイヤと接触してしまうため、パッドと
リードフレームとを接続することが不可能な場合におい
ても接続の容易な位置にパッドを移動させて配線するこ
とができるため、Ｉ／Ｏセルの配置自由度が増すことに
なる。 〔発明の効果］ 以上に述べたように本発明によれば、パッドの下層に配
線帯を配置しこれを用いることによってＩ／Ｏセルの位
置を変える事なくパッドの位置を変更することが可能と
なる。 従ってＩ／Ｏセルの配置自由度が増すと共に従来配線領
域として必要であった面積を節約することができ集積度
を向上させることができる。
ため等の理由から２つ以上のＩ／Ｏセルを接続する場合
や、リードフレームとの位置関係からパッドに直接接続
できない場合には第４図に示すようにパッドと入出力素
子部との間において第１層または第２層配線を用いて接
続していた。 〔発明が解決しようとする課８１ したがって、前述の従来技術では第４図に示すように、
Ｉ／Ｏセル同士を接続する場合には配線層を用いていた
がこの方法ではＩ／Ｏセルの入出力とパッドを接続する
ための配線領域とは別に配線領域が必要となり集積度の
低下を招くことになる。 また、接続する必要のあるＩ／Ｏセルが離れており、そ
の間に別の接続されるべきＩ／Ｏセルが存在している場
合には外側のＩ／Ｏセルを接続することが不可能になる
ということが起こりつる。 さらにリードフレームとの位置関係からそのままの位置
で接続するとボンディングワイヤが長くなり、隣接して
いるボンディングワイヤと接触してしまうため、パッド
とを接続することが不可能になるなどの問題が発生する
。 そこで本発明はこのような問題を解決するちのであり、
その目的とするところはパッド間接続及び、パッドとリ
ードフレーム間接続を効率的に行えるようにするもので
ある。 〔課題を解決するための手段］ 本発明の半導体装置は、 ａ）内部セルが複数個配列されて内部セル領域をなし、
Ｉ／Ｏセルが複数個配列されてＩ／Ｏセル領域をなし、
配線層によりマクロセルが構成されるマスタースライス
方式の半導体装置において、 ｂ）前記Ｉ／Ｏセルは装置外部と電気的に接続するため
のパッドを有し。 Ｃ）前記パッドは、パッドの下層に、マスター行程にお
いて形成される配線帯を有し、 ｄ）前記配線帯は複数のパッドに共有されることを特徴
とする。 〔実 施 例］ 第１図は本発明の配線帯の実施例の図である。 ｔ−ｉは例えば多結晶ポリシリコンからなり、マスター
行程において形成される配線帯、ｌ−２はアルミニウム
等の配線層からなるパッド５１−３は配線帯と配線層と
を接続するビア、１−４は入出力を司るマクロセルが構
成される入出力素子部である。 第２図は１／Ｏ部分の拡大図である６２−２はパッド、
２−３は配線帯と第−層配線を接続するコンタクトホー
ル及び第−層配線と第２層配線を接続するピアホールで
ある。 第３図は配線帯を使用している場合のパッド部分の断面
図である。 第４図は従来の１／Ｏ部分の図である。 ４−１．２，３はパッド、４−４はスライス行程におい
て形成される第１層または第２層配線、４−５．６．７
は入出力素子部、４−８は装置外部と接続するためのリ
ードフレーム、４−９はパッドとリードフレームとを接
続する、金線等を用いたポンデイグワイヤである。 ２つのＩ／Ｏセルを接続することによってより駆動能力
のあるセルを構成しようとする時、リードフレームとの
位置関係を優先させると、４−５と４−７のように接続
を要するＩ／Ｏセルが離れてしまう場合がある。 このような場合筒１層配線または第２層配線を用いて両
者の間を接続することになるが、そのためにはパッドと
入出力素子部との間に配線領域が必要となり集積度の低
下を招くことになる。 これに対し本発明では２−１に示すように、パッドの下
層に、マスク−行程においてあらかじめ配線帯を作り込
んでおき、必要に応じて配線帯と第１層及び第２層配線
とをコンタクトホールあるいはピアホールを用いて接続
することによってパッド間を自由に接続することが可能
となる。 さらにこのような接続されるべきＩ／Ｏセルの組が複数
で、それらが互いに交差するような場合においてもこの
配線帯を複数本配置しておくことによって効率的に接続
することが可能となる。 またこの配線帯は２つのＩ／Ｏセルを接続するときのみ
ならず、リードフレームとの位置関係からそのままの位
置で接続するとボンディングワイヤが長くなり隣接して
いるポンデイグワイヤと接触してしまうため、パッドと
リードフレームとを接続することが不可能な場合におい
ても接続の容易な位置にパッドを移動させて配線するこ
とができるため、Ｉ／Ｏセルの配置自由度が増すことに
なる。 〔発明の効果］ 以上に述べたように本発明によれば、パッドの下層に配
線帯を配置しこれを用いることによってＩ／Ｏセルの位
置を変える事なくパッドの位置を変更することが可能と
なる。 従ってＩ／Ｏセルの配置自由度が増すと共に従来配線領
域として必要であった面積を節約することができ集積度
を向上させることができる。
第１図は本発明による半導体装置のコーナ一部の図であ
る。 第２図は本発明によるＩ／Ｏセル部分の図である。 第３図は第２層配線時のパッド部分の断面図である。 第４図は従来のＩ／Ｏセル部分の図である。 １−１ ・ １−２ ・ １−３ ・ １−４ ・ １−５ ・ ２−１ ・ ２−２ ・ ２−３ ・ ２−４ ・ ２−５ ・ ・配線帯 ・パッド ・ビア ・入出力素子部 ・内部セル領域 ・配線帯 ・パッド ・ビア ・入出力素子部 ・リードフレーム ２−６ ・ ３−１ ・ ３−２ ・ ３−３ ・ ３−４ ・ ３−５ ・ ３−６ ・ ３−７ ・ ４−１ ・ −２ ４−３・ ４−４ ・ ４−５ ・ ４−６ ・ ４−７ ・ ４−８ ・ ４−９ ・ ・ボンディングワイヤ ・配線帯 ・コンタクト ・第１層配線 ・ビア ・第２層配線 ・絶＆ｔｌ１ｍ ・基板 ・パッド ・パッド ・パッド ・第１層または第２層配線 ・入出力素子部 ・入出力素子部 ・入出力素子部 ・リードフレーム ・ボンディングワイヤ 以 第１図 第２図 第３図 第４図
る。 第２図は本発明によるＩ／Ｏセル部分の図である。 第３図は第２層配線時のパッド部分の断面図である。 第４図は従来のＩ／Ｏセル部分の図である。 １−１ ・ １−２ ・ １−３ ・ １−４ ・ １−５ ・ ２−１ ・ ２−２ ・ ２−３ ・ ２−４ ・ ２−５ ・ ・配線帯 ・パッド ・ビア ・入出力素子部 ・内部セル領域 ・配線帯 ・パッド ・ビア ・入出力素子部 ・リードフレーム ２−６ ・ ３−１ ・ ３−２ ・ ３−３ ・ ３−４ ・ ３−５ ・ ３−６ ・ ３−７ ・ ４−１ ・ −２ ４−３・ ４−４ ・ ４−５ ・ ４−６ ・ ４−７ ・ ４−８ ・ ４−９ ・ ・ボンディングワイヤ ・配線帯 ・コンタクト ・第１層配線 ・ビア ・第２層配線 ・絶＆ｔｌ１ｍ ・基板 ・パッド ・パッド ・パッド ・第１層または第２層配線 ・入出力素子部 ・入出力素子部 ・入出力素子部 ・リードフレーム ・ボンディングワイヤ 以 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 ａ）内部セルが複数個配列されて内部セル領域をなし、
Ｉ／Ｏセルが複数個配列されてＩ／Ｏセル領域をなし、
配線層によりマクロセルが構成されるマスタースライス
方式の半導体装置において、 ｂ）前記Ｉ／Ｏセルは装置外部と電気的に接続するため
のパッドを有し、 ｃ）前記パッドは、パッドの下層に、マスター行程にお
いて形成される配線帯を有し、 ｄ）前記配線帯は複数のパッドに共有されることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28352589A JPH03145153A (ja) | 1989-10-31 | 1989-10-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28352589A JPH03145153A (ja) | 1989-10-31 | 1989-10-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03145153A true JPH03145153A (ja) | 1991-06-20 |
Family
ID=17666664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28352589A Pending JPH03145153A (ja) | 1989-10-31 | 1989-10-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03145153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930380B2 (en) * | 2003-06-06 | 2005-08-16 | Renesas Technology Corp. | Semiconductor device |
| JP2007266637A (ja) * | 2007-07-09 | 2007-10-11 | Yamaha Corp | 電子デバイス |
-
1989
- 1989-10-31 JP JP28352589A patent/JPH03145153A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930380B2 (en) * | 2003-06-06 | 2005-08-16 | Renesas Technology Corp. | Semiconductor device |
| US7078824B2 (en) | 2003-06-06 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device having a switch circuit |
| JP2007266637A (ja) * | 2007-07-09 | 2007-10-11 | Yamaha Corp | 電子デバイス |
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