JPH04164340A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH04164340A
JPH04164340A JP2291533A JP29153390A JPH04164340A JP H04164340 A JPH04164340 A JP H04164340A JP 2291533 A JP2291533 A JP 2291533A JP 29153390 A JP29153390 A JP 29153390A JP H04164340 A JPH04164340 A JP H04164340A
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JP
Japan
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electrode pads
lsi chip
grounding
lsi
chip
Prior art date
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Pending
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JP2291533A
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English (en)
Inventor
Kazuyuki Iwasaki
岩崎　和幸
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に多端子を有する半
導体集積回路の電極パッドの構造に間する。
〔従来の技術〕
従来の半導体集積回路（以下ＬＳＩと記す）は、第３図
（ａ）、（ｂ）に示すように、セラミック等からなるＬ
ＳＩ用のパッケージ１のアイランド６に、ＬＳＩチップ
２Ｂを公知のマウント技術によりマウントし、ＬＳＩチ
ップ２Ｂの周辺部に単列に設けられた複数の電極パッド
３とアイランド６の周囲に設けられたステッチ４の間を
ワイヤー５にてワイヤーボンディングする構造となって
いた。又、従来技術では、電源・接地用電価バッドと入
出力信号用を極パッドも同列の電極パッド３として混在
して設け、さらに同様にパッケージｌのステッチ４も電
源・接地用と入出力信号用のものが混在する構造となっ
ていた。
〔発明が解決しようとする課題〕
上述した従来の半導体集積回路では、電極パッド３がＬ
ＳＩチップの周辺部に単列に形成されているために、Ｌ
ＳＩチップ内部に収納されるゲート数の増加に伴ないＬ
ＳＩチップのサイズが大きくなり、電源及び接地用の電
極パッド数をより多く必要とするため、周辺部の電極パ
ッド３の中に占める電源・接地用電極パッドの割合が増
加する欠点があった。
〔課題を解決するための手段〕
本発明の半導体集積回路は、パッケージ内のアイランド
に固定されたＬＳＩチップと、このＬＳＩチップの電極
パッドと前記アイランドの周囲に設けられたステッチと
を接続するワイヤとを有する半導体集積回路において、
前記電極パッドはＬＳＩチップの周辺部に設けられた信
号配線用の電極パッドとＬＳＩチップの活性領域内に設
けられた電源・接地用の電極パッドとから構成されてい
るものである。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の第１の実施例の上面図
及びＡ−Ａ’線断面図であり、特にキャップをとりはず
した状態を示している。
第１図（ａ＞、（ｂ）に示すように、セラミックからな
るＬＳＩ用のパッケージ１内のアイランド６上には、Ｌ
ＳＩチップ２が公知のマウント技術によりマウントされ
ており、ＬＳＩチップ２の周辺部の各辺に設けられた入
出力信号用電極パッド３Ｂとパッケージ１に設けられた
入出力信号用ステッチ４Ｂとが１本のワイヤー５で、そ
して、ＬＳＩチップ２の内部の活性領域に平行に２列設
けられた電源・接地用電極パッド３Ａと複数個の電源・
接地用ステッチ４Ａとの間は、複数本のワイヤー５によ
り接続されている。このように構成されたのちにＬＳＩ
チップ２を覆う金属製キャップがパッケージ上部に封圧
されＬＳＩが完成することになる。尚第１図（ｂ）にお
ける７は入出力ピンである。
このように構成された第１の実施例によれば、電源・接
地用電極パッド３ＡをＬＳＩチップ２の活性領域内に設
け、しかもパッケージ１に設けるステッチを２列として
いるなめ、ＬＳＩチップ２のサイズを大きくすることな
く電極パッド数を増°　すことができる。
第２図（ａ＞、（ｂ）は本発明の第２の実施例の上面図
及びＢ−Ｂ’線断面図である。
第１の実施例では電源・接地用電極パッド３ＡをＬＳＩ
チップ２の内部の活性領域に、平行に２列に設ける構造
であったが、本第２の実施例では、第２図（ａ）、（ｂ
）に示すように、ＬＳＩチップ２Ａの４辺の周辺部の各
辺に設けられた入出力信号用電極パッド３Ｂと平行に内
部の活性領域にも口の字型に電源・接続用電極パッド３
Ａを設ける構造としたものである。
このように構成された第２の実施例によれば、電源・接
地用電極パッド３Ａと電源・接地用ステッチ４Ａとの距
離が等しくなるため、ワイヤー５の接続が容易となる。
更にワイヤーによるインピーダンスもほぼ苓しくなるな
め、ＬＳＩの特性のばらつきが小さくなるという利点が
ある。
〔発明の効果〕
以上説明したように本発明は、ＬＳＩチップの表面上の
４辺の周辺部の各辺にほぼ平行に複数個の入出力信号用
電極パッドを設け、内部の活性領域に複数個の電源・接
地用電極パッドを設けることにより、ＬＳＩに内蔵され
るゲート数の増加に伴なって多くの入出力端子を必要と
する場合、入出力信号用電極パッドが周辺部にあるなめ
ワイヤーの長さが短かく８来、遅延時間を低減できる。
又、遅延時間を問題にしない電源・接地用電極パッドを
大型にしてＬＳＩチップの内部にまとめて設け、複数本
のワイヤーにて電源・接地用ステッチにボンディングす
ることにより、ＬＳＩチップのサイズを′大きくするこ
となく、チップ周辺部の入出力信号用電極パッドを多く
して有効活用できるという効果がある。
【図面の簡単な説明】
第１図（ａ）、（ｂ）及び第２図（ａ＞、（ｂ）は本発
明の第１及び第２の実施例の上面図及び断面図、第３図
（ａ）、（ｂンは従来例の上面図及び断面図である。 １・・・パッケージ、２．２Ａ、２Ｂ・・・ＬＳＩチ・
ンプ、３・・・電極パッド、３Ａ・・・電源・接地用電
極ノ＜ラド、３Ｂ・・・入出力信号用電極パ・ラド、４
・・・ステッチ、４Ａ・・・電源・接地用ステ・ソチ、
４Ｂ・・・入出力信号用ステッチ、５・・・ワイヤー、
６・・・アイランド、７・・・入出力ピン。

Claims (1)

  1. 【特許請求の範囲】 １、パッケージ内のアイランドに固定されたＬＳＩチッ
    プと、このＬＳＩチップの電極パッドと前記アイランド
    の周囲に設けられたステッチとを接続するワイヤとを有
    する半導体集積回路において、前記電極パッドはＬＳＩ
    チップの周辺部に設けられた信号配線用の電極パッドと
    ＬＳＩチップの活性領域内に設けられた電源・接地用の
    電極パッドとから構成されていることを特徴とする半導
    体集積回路。 ２、電源・接地用の電極パッドは複数本のワイヤにより
    ステッチに接続されている請求項１記載の半導体集積回
    路。
JP2291533A 1990-10-29 1990-10-29 半導体集積回路 Pending JPH04164340A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100485547B1 (ko) * 2001-10-29 2005-04-28 미쓰비시덴키 가부시키가이샤 다양한 패키지에 대응할 수 있는 반도체 기억 장치

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KR100485547B1 (ko) * 2001-10-29 2005-04-28 미쓰비시덴키 가부시키가이샤 다양한 패키지에 대응할 수 있는 반도체 기억 장치

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