CN100342533C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN100342533C
CN100342533C CNB038155214A CN03815521A CN100342533C CN 100342533 C CN100342533 C CN 100342533C CN B038155214 A CNB038155214 A CN B038155214A CN 03815521 A CN03815521 A CN 03815521A CN 100342533 C CN100342533 C CN 100342533C
Authority
CN
China
Prior art keywords
lead
wire
hermetic unit
semiconductor chip
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB038155214A
Other languages
English (en)
Other versions
CN1666338A (zh
Inventor
岛贯好彦
铃木义弘
土屋孝司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1666338A publication Critical patent/CN1666338A/zh
Application granted granted Critical
Publication of CN100342533C publication Critical patent/CN100342533C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

一种半导体器件包括：其上安装半导体芯片(2)的翼片(1b)；通过树脂密封半导体芯片(2)形成的密封部分(3)；多个引线(1a)，每个引线具有暴露于所述密封部分(3)的后表面(3a)的周边部分的安装表面(1d)以及设置在安装表面相对侧上的密封部分形成表面(1g)；和用于连接所述半导体芯片(2)的焊盘(2a)和引线(1a)的导线(4)，其中彼此相对设置的引线(1a)的密封部分形成表面(1g)的内端部之间的长度(M)比安装表面(1d)的内端部(1h)之间的长度(L)长。由此，被每个引线(1a)的密封部分形成表面(1g)的内端部(1h)包围的芯片安装区可以扩展，并且可以增加安装芯片的尺寸。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体制造技术，特别是有效地适用于将为可安装的芯片尺寸的放大的技术。
背景技术
作为趋于缩减尺寸的半导体器件，已经研制了一种在尺寸上稍大于半导体芯片的所谓的QFN(无引线四方扁平封装Quad FlatNon-leaded Package)的小半导体封装，该半导体封装具有这样的结构：将成为外部端子的多个引线设置在通过树脂模制形成的密封部分的后表面的周边部分上，该半导体封装被称为周边型。
在QFN中，由于各个引线暴露于密封部分的后表面，因此各个引线与密封树脂之间的键合区域非常小，因而已经制作了用于增加每个引线和密封部分之间的键合强度的各种装置。
注意到，QFN的结构例如在如下文章中有描述：“MonthlySemiconductor World Special Edition ’99，SemiconductorAssembly/Inspection Technology”，第53-57页，由KabushikiKaisha Press Journal在1998年7月27日公布。
在QFN中，如图14的对比例所示，暴露于每个引线1a的密封部分3的后表面3a且作为外部端子的安装表面1d的延伸长度(P)与位于其相对侧上且用树脂密封部分覆盖的密封部分形成表面1g的长度(Q)相比具有关系“Q≥P”。
这是因为，在每个引线1a的密封部分形成表面1g上，形成多个凹陷部分1m，它们可以防止在切割引线时应力作用于导线键合部分上和相对于水平方向增加每个引线的拉力，由此密封部分形成表面1g的长度(Q)较大，并且因而形成关系“Q≥P”。
当在上述条件下根据消费者的需求等在不改变封装尺寸的情况下安装较大半导体芯片时，鉴于固定封装尺寸而不能缩短安装表面1d的延伸长度(P)，这是因为长度(P)被限定为基于EIJA标准(日本电子工业协会的标准)的每个封装尺寸。
因而，在不改变封装尺寸的情况下不能实现较大半导体芯片的安装是个问题。
本发明的目的是提供一种增加了可安装芯片尺寸的半导体器件并提供制造方法。
本发明的上述和其它目的和新的特征由说明书的描述和附图将变得显然。
发明内容
就是说，本发明包括：其上安装半导体芯片的翼片；用于密封所述半导体芯片的密封部分；多个引线，每个引线具有暴露于所述密封部分的后表面的周边部分的安装表面以及设置在与安装表面相对侧上并与所述密封部分的侧表面接触的密封部分形成表面；和多个导线，用于连接所述半导体芯片的表面电极和与其对应的所述引线，其中彼此相对设置的所述引线的所述密封部分形成表面的内端部之间的长度比所述安装表面的内端部之间的长度长。
而且，本发明包括如下步骤：制备具有翼片和设置在所述翼片周围的多个引线的引线框架，所述翼片能支撑半导体芯片，其中彼此相对设置的所述引线的密封部分形成表面的内端部之间的长度比位于其相对侧上的安装表面的内端部之间的长度长；在被所述多个引线的每一个的所述密封部分形成表面的内端部包围的区域内设置所述半导体芯片，之后在所述翼片上安装所述半导体芯片；通过导线连接所述半导体芯片的表面电极和与其对应的所述引线；通过树脂密封所述半导体芯片和所述导线而形成密封部分，以使所述多个引线的安装表面暴露于并布置在后表面的周边部分上；以及切割每个所述引线并将其与所述引线框架分开。
附图说明
图1是表示在根据本发明第一实施例的半导体器件(QFN)的结构中穿过密封部分看到的框架结构的一个例子的平面图。
图2是表示图1所示的QFN的结构的剖面图。
图3是表示用于组装图1所示的QFN的引线框架的引线结构的放大的局部底部图。
图4是图3所示的引线的放大的局部平面图。
图5是图3所示的引线的放大的局部剖面图。
图6是沿着图4所示引线的线A-A截取的剖面图。
图7是表示用于组装图1所示QFN的引线框架的结构的一个例子的局部平面图。
图8是表示在本发明第一实施例修改例的半导体器件(QFN)中穿过密封部分看到的框架结构的平面图。
图9是表示图8所示的QFN的结构的剖面图。
图10是表示用于组装图8所示QFN的引线框架的引线结构的放大的局部底部图。
图11是图10所示引线的放大的局部平面图。
图12是图11所示引线的放大的局部剖面图。
图13是表示在组装图8所示QFN中在导线键合时在半导体芯片和毛细管之间的间隙的一个例子的局部侧视图。
图14是表示QFN的结构的剖面图，这是相对于根据本发明第一实施例的QFN的对比例。
图15是表示根据本发明第二实施例的QFN中的密封树脂的流动状态的一个例子的平面图。
图16是表示图15所示的QFN的结构的剖面图。
图17是表示作为本发明第二实施例的修改例的半导体器件(QFN)的结构的剖面图。
图18是表示用于组装图15所示QFN的引线框架的引线结构的放大的局部底部图。
图19是图18所示引线的放大的局部平面图。
图20是图18所示引线的放大的局部剖面图。
图21是沿着图19所示引线的线J-J截取的剖面图。
图22是沿着图19所示引线的线B-B截取的剖面图。
图23、图26、图29和图32是表示本发明第二实施例的修改例的引线结构的放大的局部底部图。
图24、图27、图30和图33是各个引线的放大的局部平面图。
图25、图28、图31和图34是各个引线的放大的剖面图。
图35是表示用于图15所示的GFN(单片模制型)的组装程序的一个例子的制造工艺流程图。
图36是表示在图35所示的程序中在导线键合时的结构的一个例子的放大的局部剖面图。
图37是表示用于组装本发明第二实施例的修改例(批量模制型)的程序的制造工艺流程图。
图38是表示在用于图37所示的组装的程序中在树脂模制时的结构的一个例子的局部剖面图和放大的局部剖面图。
图39是表示根据本发明第三实施例的QFN的结构的一个例子的穿过密封部分的平面图。
图40是表示图39所示的QFN的结构的剖面图。
图41是表示作为本发明第三实施例的修改例的QFN的结构的穿过密封部分的平面图。
图42是表示图41所示的QFN的结构的剖面图。
图43是表示图42所示的C部分的结构的放大的局部剖面图。
图44是表示根据本发明第四实施例的QFN的结构的一个例子的穿过密封部分的平面图。
图45是表示沿着图44的线D-D截取的结构的剖面图。
图46是表示在组装图44所示QFN中在树脂模制之后获得的结构的一个例子的穿过密封部分的局部平面图。
图47是表示沿着图46的线E-E截取的结构的局部剖面图。
图48是表示作为本发明第四实施例的修改例的QFN结构的穿过密封部分的平面图。
图49是表示沿着图48的线F-F截取的形状的剖面图。
图50是表示作为本发明第四实施例的修改例的QFN结构的穿过密封部分的平面图。
图51是表示沿着图50的线G-G截取的结构的剖面图。
图52是表示在用于在衬底上安装根据本发明第四实施例的QFN的结构中在每个引线的安装表面和安装衬底的端子之间的关系的一个例子的放大的局部平面图。
图53是表示在图52所示的安装结构中的衬底上的引线和端子的连接状态的放大的局部剖面图。
图54是表示在组装根据本发明第四实施例的QFN之后执行的电特性检测时的状态的一个例子的穿过密封部分的平面图。
图55是表示沿着图54的线H-H截取的结构的剖面图。
图56是表示在组装根据本发明第四实施例的QFN之后执行的电特性检测时的插座安装状态的一个例子的剖面图。
图57是表示图56所示的“I部分”的结构的放大的局部剖面图。
图58是表示在图56所示的电特性检测时的GND电位的供给状态的一个例子的局部平面图。
图59是表示根据本发明第五实施例的QFN结构的一个例子的穿过密封部分的平面图。
具体实施方式
下面将在附图基础上详述本发明的实施例。
在下列实施例中，为了方便起见在需要时将以多个部分或实施例描述本发明。然而，这些部分或实施例不是互不相关的，并且一个涉及到另一个的全部或一部分作为其修改例、细节、补充说明等。
而且，在下述实施例中，当参照元件的数量(包括件数、数值、量、范围等)时，元件的数量不限于具体数量，除非另有说明，或者除了该数量在原则上明显限于具体数量等。大于或小于具体数量的数量也是可适用的。
注意到，在用于描述实施例的所有附图中，具有相同功能的部件用相同参考标记表示，并且将省略其重复描述。
(第一实施例)
图1和2所示的根据第一实施例的半导体器件是小半导体封装，它是使用图7所示的引线框架组装的，并且是单面模制树脂密封型，其中密封部分3通过树脂模制形成在引线框架1的单面侧上，并且它还是一种周边型，其中多个引线1a的安装表面暴露于密封部分3的后表面3a的周边部分并布置在其上，并且作为所述半导体器件的例子，采用QFN5并将进行描述。
因此，QFN5的每个引线1a作用为埋置在密封部分3中的内引线和暴露于密封部分3的后表面3a的周边部分的外引线两者。
注意到，在图2所示的QFN5中，形成作为芯片安装部分的翼片1b，使其具有引线1a的大约一半的厚度，因为其后表面11通过如半刻蚀的工艺被刮削，由此密封树脂也流到翼片1b的后表面11的一侧上，并且进行树脂模制。即，尽管QFN5具有其中翼片1b埋置在密封部分3中的翼片埋置结构，但是也可以具有其中翼片1b的后表面11暴露于密封部分3的后表面3a的翼片暴露结构。
此外，尽管QFN5具有其中翼片1b的尺寸小于半导体芯片2的翼片结构，但是QFN5不限于上述小翼片结构，并且可以具有其中翼片1b的尺寸等于或大于半导体芯片2的结构。
下面将描述图1和2所示的QFN5的结构。它包括：翼片1b，它具有用于支撑半导体芯片2的芯片支撑表面1c，并且其中半导体芯片2安装在芯片支撑表面1c上；通过树脂密封半导体芯片2形成的密封部分3；用于支撑翼片1b的翼片悬挂引线1e；多个引线1a，每个引线具有暴露于密封部分3的后表面3A的周边部分的安装表面1d以及设置在其相对侧上并与密封部分3的侧表面3b接触的密封部分形成表面1g；和用做半导体芯片2的表面电极的焊盘2a和与其对应的引线1a连接的多个导线4，其中该结构形成为使得在多个引线1a当中彼此相对设置的引线1a的密封部分形成表面1g的内端部1h之间的长度(M)大于安装表面1d的内端部之间的长度(L)。
就是说，如图2所示，各个引线1a形成为使得彼此相对的引线1a之间的长度(M)＞长度(L)。
此外，各个引线1a使得形成“密封部分形成表面1g的长度(Q)”＜“安装表面1d的长度(P)”。
因此，可以扩展被各个引线1a的密封部分形成表面1g的内端部1h包围和形成的每个芯片安装区域，并且因而可以在不改变封装尺寸的情况下达到可安装芯片尺寸的放大。
因此，可以安装较大的半导体芯片2。
这里，可安装的芯片尺寸的最大值在根据图2所示第一实施例的QFN5和作为图14所示的对比例的的QFN型半导体器件之间进行比较。首先，在作为图14所示的对比例的QFN型半导体器件中，如果假设彼此相对设置的引线1a的安装表面1d的内端部1h之间的长度(L)为3mm，则密封部分形成表面1g的内端部1h之间的长度(M)为2.9mm。鉴于管芯键合器的安装精度，需要从半导体芯片2的边缘的0.1mm的余量，并且通过计算“长度(M)-0.2mm”，可安装的芯片尺寸的最大值(N)变为2.7mm(2.7mm×2.7mm)。
相反，在图2所示本实施例的QFN的情况下，如果假设封装尺寸相同，并且彼此相对设置的引线1a的安装表面1d的内端部1h之间的长度(L)同样为3mm，则密封部分形成表面1g的内端部1h之间的长度(M)为3.2mm。因而，可安装的芯片尺寸的最大值(N)变为3.0mm(3.0mm×3.0mm)。
因此，即使封装尺寸相同，本实施例中的图2所示的QFN也可以安装比作为图14所示对比例的QFN型半导体器件的尺寸大的半导体芯片2。
而且，在图2所示的本实施例的QFN5中，由于被各个引线1a的密封部分形成表面1g的内端部1h包围并由其形成的芯片安装区可以扩张，则可以减小管芯键合时的键合精度。
此外，引线1a的密封部分形成表面1g的侧面上的内端部1h比安装表面1d的侧面上的内端部1h更远离半导体芯片2安置。因此，在安装大半导体芯片2的情况下，即使由于树脂注入压力而发生芯片的垂直偏离，也可以防止引线1a和半导体芯片2彼此接触和减少对芯片的损伤。
注意到，在图2所示的QFN5中，如图4和5所示，在位于键合点1f外部和每个引线1a的模制线1k内部的区域中形成一个凹陷部分1m。
这个凹陷部分1m是在引线切割工艺期间在切掉引线时产生的应力作用于引线1a上时，施加应力的位置。由于形成凹陷部分1m，因此可以防止应力施加于导线键合部分，并且在切掉引线1a时可以防止导线4断开。
此外，由于形成凹陷部分1m，因此可以提高相对于封装的水平方向的引线1a的牵引强度。
而且，在图2所示的QFN5中，如图3、4和6所示，密封部分形成表面1g的至少一部分其宽度形成得比安装表面1d大。就是说，如图6所示，形成在上侧的密封部分形成表面1g形成得在宽度上比设置于下侧的安装表面1d大，并且该引线形成为在其厚度方向为倒梯形形状。
由此，可以提高封装垂直方向上的引线1a的牵引强度。
而且，如图2所示，通过管芯键合材料(例如，银膏等)将半导体芯片2固定在翼片1b的芯片支撑表面1c上。
此外，在每个引线1a的安装表面1d上形成厚度大约为10μm的焊料镀层6，其是在QFN5的密封部分3的后表面3a的周边部分上平行设置的外部端子。
而且，翼片1b、翼片悬挂引线1e和各个引线1a由铜等薄片材料形成，并且它们的厚度大约为0.15到0.2mm。
此外，用于连接半导体芯片2的焊盘2a和与其对应的引线1a的导线4由例如金等构成。
而且，密封部分3是通过在模制方法中的树脂密封形成的，并且在其形成中使用的密封树脂例如是热塑性环氧树脂等。
接着，将描述根据第一实施例的QFN5(半导体器件)的制造方法。
首先，制备如图7所示的引线框架1，它包括能支撑半导体芯片2的翼片1b、用于支撑翼片1b的翼片悬挂引线1e、和设置在翼片1b周围的多个引线1a，其中彼此相对设置的引线1a的密封部分形成表面1g的内端部1h之间的长度大于安装表面1d的内端部1h之间的长度。
即，如图2所示，制备引线框架1，其中各个引线1a使得形成“每个密封部分形成表面1g的长度(Q)”＜“安装表面1d的长度(P)”。
而且，如图7所示，用于分割翼片1b的切割部分和设置在其周边上的引线1a形成在引线框架1上。注意到图7中的点线指示模制之后的模制线1k。
此外，引线框架1是从一片引线框架1上能够制造多个QFN5的条形多个引线框架。此外，QFN5可以以矩阵布置制造在一片引线框架1上。因此，在一片引线框架1上以矩阵布置形成多个封装区域，每个封装区域对应一个QFN5。
而且，引线框架1例如由铜(Cu)等薄片材料制成，并且其厚度大约为0.15到0.2mm。然而，上述材料和上述厚度等不限于本例。
之后，制备在其主表面2a上形成半导体集成电路的半导体芯片2，并且半导体芯片2设置在被多个引线1a的每个密封部分形成表面1g的内端部1h包围的区域内的翼片1b上。
此后，进行管芯键合(还称为球键合或芯片安装)，用于连接这个半导体芯片2的后表面2c和翼片1b的芯片支撑表面1c。
即，半导体芯片2安装在引线框架1的翼片1b的芯片支撑表面1c上。
此时，通过管芯键合材料(例如银膏等)将半导体芯片2固定到引线框架1的翼片1b上，从而主表面2b面向上。
接下来，如图2所示，通过利用用于键合的导线4的导线键合将半导体芯片2的焊盘2a连接到图4所示并对应上述焊盘的引线1a的密封部分形成表面1g上的键合点1f的附近。
此后，通过树脂模制(在这种情况下是转移模制)对半导体芯片2和多个导线4进行树脂密封，以在引线框架1的密封部分形成表面1g的一侧(实现单面模制)上形成密封部分3。
此时，执行树脂模制，以便多个引线1a的安装表面1d暴露于密封部分3的后表面3a的周边部分并布置在其上。
在这种情况下，使用单件模制型模制管芯8实现树脂模制，其中模制模具8(见图35)的腔8c与QFN5一一对应。
因而，多个密封部分3以矩阵布置形成在引线框架1上。
然后，进行引线切割(分成单独的件)，其中从密封部分3突出的各个引线1a和翼片悬挂引线1e被切掉并与引线框架1分开。
在这种情况下，沿着引线框架1的切割部分1j切掉各个引线1a，从而获得图2所示的QFN5。
接着，将描述作为第一实施例的修改例的QFN5。
图8和9示出了作为修改例的QFN5，并且图10-12也示出了作为修改例的QFN5的每个引线1a的形状。
就是说，尽管图8和9所示的QFN5具有与图2所示的QFN5基本相同的结构，但是它们之间的差别是每个引线1a的密封部分形成表面1g的形状，并且差别在于在每个引线1a的密封部分形成表面1g的内端部1h中形成图12所示的切口部分1i。
就是说，在每个引线1a的密封部分形成表面1g的内角部分提供具有阶梯部分的切口部分1i，其中阶梯部分的高度比密封部分形成表面1g的高度低。
通过提供这个切口部分1i，彼此相对设置的引线1a的密封部分形成表面1g的内端部1h之间的长度(M)比安装表面1d的内端部1h之间的长度(L)大，并且与图2所示的QFN5相同，每个引线1a使得“密封部分形成表面1g的长度(Q)”＜“安装表面1d的长度(P)”。
注意到，在作为图9所示的修改例的QFN5中，导线4连接到从每个引线1a的密封部分形成表面1g降低一个阶梯的切口部分1i。
因此，如图13所示，必须鉴于半导体芯片2的端部分和作为键合工具的毛细管7之间的间隔(Q)来设置可安装的芯片的尺寸，从而在导线键合时使毛细管7可以进入引线1a的切口部分1i中。
例如，通过使图2所示的QFN5与封装尺寸相符和鉴于上述间隔(Q)(例如，Q＝大约0.05mm。)，计算可安装的尺寸。首先，如图9所示，如果同样地将彼此相对设置的各个引线1a的安装表面1d的内端部1h之间的长度(L)设置为3mm，则密封部分形成表面1g的内端部1h之间的长度(M)为3.84。鉴于管芯键合器的安装精度和导线键合的可键合性，例如，需要从半导体芯片2的边缘的0.32mm的余量，并且通过计算“长度(M)-0.64”可安装的芯片尺寸的最大值(N)变为3.2mm(3.2mm×3.2mm)。
在这种情况下，由于在引线1a的密封部分形成表面1g的每个内端部1h中形成切口部分li，因此可以安装比图2所示的QFN5的尺寸更大的半导体芯片2。
注意到，由于图9所示修改例的其它结构和组装方法以及其它操作和效果与图2所示的QFN5的相同，因此省略了其重复说明。
(第二实施例)
在第二实施例中，将描述具有与第一实施例所述的QFN5基本相同的结构的QFN9。
图15示出了具有小翼片结构和埋置结构的QFN9，在小翼片结构中图16所示的翼片1b其尺寸形成得比半导体芯片2的主表面2b小，在掩埋结构中一部分密封部分3设置在翼片1b的后表面11的一侧上，其中表示了在组装QFN9时的树脂(密封树脂)的流动条件。即，当芯片尺寸增加时，在第二实施例的QFN9中，密封树脂难以进入翼片1b的侧表面和半导体芯片2的后表面2c的一侧上的每个引线1a之间的区域。然而，在第二实施例的QFN9中，如图16所示，通过半刻蚀等对翼片1b的后表面11进行处理使其变薄，从而在树脂模制时也使密封树脂挤入翼片1b的后表面11的一侧中。
因此，密封树脂在翼片1b的后表面11的该侧上沿着图15所示的树脂流动方向而流动，并且因而可以引入密封树脂到翼片1b的侧表面和芯片的后表面上的每个引线1a之间的区域周围或区域中，并且防止在上述区域中产生空隙。
注意到，作为翼片1b的后表面11减薄的处理方法，可以采用模压方法。而且，在图15和16所示的QFN9中，由于不进行翼片提升工艺，因此作为用于在翼片1b上安装芯片的表面的芯片支撑表面1c设置成具有与每个引线1a的密封部分形成表面1g相同的高度。
接下来，作为图17所示的修改例的QFN9具有翼片埋置结构，其中进行翼片提升工艺，并且翼片1b的芯片支撑表面1c设置在比每个引线1a的密封部分形成表面1g更远离芯片的主表面侧的方向的位置上。而且，在这种情况下，与图15所示的QFN9相同，由于密封树脂沿着翼片1b的后表面11一侧上的树脂流动方向流动，因此可以将密封树脂引入到翼片1b的侧表面和芯片的后表面上的每个引线1a之间的区域周围和该区域中并防止在上述区域中产生空隙。
因此，在安装在半导体芯片2上的QFN9中，其中所述半导体芯片2具有如此大的尺寸以至于该芯片的端部靠近引线1a，为了减少在芯片的后表面中的翼片1b的侧表面上形成的空隙，减薄翼片1b和进行翼片提升工艺是有效的。
接着，将描述根据第二实施例的QFN9中的引线的形状。
图18-20所示的每个引线1a具有与根据第一实施例的QFN5的每个引线1a相同的形状，其中在对应密封部分形成表面1g上的导线连接点的键合点1f外部形成作为一个凹痕的凹陷部分1m。这个凹陷部分1m是在树脂模制之后在切掉引线时用于减少施加于每个引线1a的导线连接点的应力的应力减少装置，从而上述应力集中在位于导线连接点外部的凹陷部分1m上，以避免应力施加于位于凹陷部分1m内部的线连接点。因而，可以防止发生导线剥离和/或导线切割。
注意到，优选在每个引线1a的密封部分形成表面1g中形成单个凹陷部分1m。这是因为密封部分形成表面1g中的键合点1f的周边必须保证以作为键合区域，如果除了键合区域其趋于形成多个凹陷部分1m，则难以足够深地形成各个凹陷部分1m。凹陷部分1m使得它们的深度很浅，密封树脂和凹陷部分1m之间的键合力减弱，并且应力减轻的操作也减少了。
而且，如果趋于形成深的凹陷部分1m，则在该工艺中必须一定程度地保证凹陷部分1m的宽度，并且难以确保除了密封部分形成表面1g上的键合区域以外的区域当中的用于两个凹陷部分的区域。
此外，在用于QFN9的导线键合中，如图36所示，在半导体芯片侧上实现第一键合，并且在引线侧上进行第二键合。此时，与第一键合相同，第二键合需要比用于第一键合的区域更宽的区域，因为导线4被压碎和切掉以连接到每个引线1a，这与金导线(导线4)的球的压制和连接方法不同。
因此，为了获得足够效果的应力减轻，优选在单个引线1a中形成单个凹陷部分1m。
接着，在QFN9的每个引线1a中，在密封部分形成表面1g中相对于垂直于每个引线1a的延伸方向的方向形成具有比密封部分形成表面1g的宽度小的凹陷部分1m。即，凹陷部分1m不到达每个引线1a的两个侧表面并终止于密封部分形成表面1g内。如图19所示，在凹陷部分1m的引线1a的宽度方向上的两端上形成端部重围墙部分1n。
由于在凹陷部分1m的引线的宽度方向上的两端上形成端部重围墙部分，因此通过确保每个引线1a的强度在树脂模制时可以防止每个引线1a变形。
就是说，当在用于组装QFN9的树脂模制工艺中采用图38所示的利用了膜11的树脂模制时，膜11在每个引线下面，并且借助模制模具8的夹子将每个引线1a插入膜11中，以便不使密封树脂挤入每个引线1a的安装表面1d中。然后，在这个状态下，实现树脂模制。
此时，如果每个引线1a的强度很弱，则出现的缺陷是由于在夹持模制模具8时施加的反应力而使引线1a变形。然而，与图19所示的引线形状相同，由于在朝向凹陷部分1m的引线宽度方向的两端上形成端部重围墙部分1n，因此可以保证每个引线1a的强度和在树脂模制时可防止每个引线1a变形。
而且，如图19所示，QFN9的引线1a具有设置在芯片侧上的导线键合部分1q和夹在密封部分3的侧表面3b的内部和外部之间的基底部分1p，其中导线键合部分1q中的密封部分形成表面1g形成得其宽度比基底部分1p中的密封部分形成表面1g的大。
就是说，在引线1a中，密封部分形成表面1g的宽度在其外部附近的基底部分中和在基底部分内部的导线键合部分1q中是不同的，并且位于内部的导线键合部分1q的密封部分形成表面1g具有更大的宽度。即，密封部分形成表面1g的宽部分从每个引线1a的芯片侧的端部向外延伸并在密封部分3的侧表面3之前终止，由此使得基底部分1p从那里延伸，从而密封部分形成表面1g的宽度变窄。
因而，在延伸方向上的引线1a的牵引强度可以强化，由此可以防止引线1a从密封部分3脱落下来。
而且，在导线键合部分1q中，密封部分形成表面1g形成得比设置在其相对侧的安装表面1d宽，并且在导线键合部分1q中的宽度方向的引线1a的剖面形状是倒梯形形状，其中其顶侧比其底侧长，如图21所示。
因而，可以强化封装宽度方向的引线1a的牵引强度。
而且，由于第二实施例的QFN9的引线1a在处理其引线图形时采用刻蚀工艺，其中在刻蚀工艺时，从前表面和后表面的每个的两侧施加刻蚀剂，从而从前侧和后侧表面刮削掉引线1a。
因此，在图21和22所示的每个引线的剖面形状中，在每个引线1a的厚度方向和在中心附近形成弯曲的耦合部分1r，并且通过这些弯曲的耦合部分1r可以提高引线1a的强度和牵引强度。
注意到，引线图形工艺不限于刻蚀工艺，也可以采用压制工艺。
接着，将描述作为第二实施例的图23-34所示的各种修改例的的引线形状。
图23-25所示的引线1a在外部形状上等效于图18-20所示的引线1a。如图25所示，在引线1a的延伸方向上的密封部分形成表面1g和安装表面1d中从模制线1k到芯片侧端部的各个长度使得形成“长度(R)”＜“长度(P)”。此外，在导线键合部分1q的密封部分形成表面1g中不形成图19所示的凹陷部分1m，并且密封部分形成表面1g只由平坦表面构成。在树脂模制之后的引线切割工艺中，这个引线形状在通过使用图37所示刀片12划割时的切割而不是利用冲压机的切割当中是有效的。
就是说，在通过划割的切割当中，由于施加于每个引线1a的应力在引线切割时比在利用冲压机进行的切割时小，因此对导线键合部分的损伤也小，并因此不必提供作为应力减轻装置的凹陷部分1m。
结果是，可以在每个引线1a的导线键合部分1q中的密封部分形成表面1g中确保宽键合区，从而可以容易地进行第二键合。
注意到，利用划割装置进行切割的情况意味着批量地执行树脂模制的情况，就是说，利用被模制模具8中的单个腔8c覆盖的图37所示的多个器件区实现树脂模制。
接着，在图26-28所示的修改例的引线形状中，相对于每个引线1a在线键合部分1q的两个侧表面中形成作为应力减轻装置的凹陷部分1m。
就是说，在引线1a的导线键合部分1q中，形成总共三个凹陷部分1m，每个凹陷部分包括在密封部分形成表面1g中的凹陷部分1m和在两侧表面中的凹陷部分1m，以使外部区域的剖面面积充分小于每个引线1a的导线键合部分1q中的键合点1f的面积。因此，可以充分地减小在通过冲压机切割每个引线时施加于键合区的应力，并且可以防止在通过冲压机切割引线时发生的如导线剥离和导线切割的缺陷。
注意到，每个引线1a中的应力减轻装置可以具有这样的形状，使得每个引线1a的剖面面积在外部点小于键合点1f，并且例如可以是凹陷部分1m、狭缝、切口等。
接着，在图29-31所示的修改例的引线形状中，密封部分形成表面1g设为平坦表面，并且作为应力减轻装置的凹陷部分1m形成在相对于每个引线1a的导线键合部分1q的两个侧表面上。
这样，由于不形成凹陷部分1m和只有平坦表面存在于密封部分形成表面1g中，因此可保证宽键合区域并且通过形成在两个侧表面中的凹陷部分1m可以减小在切割引线时产生的应力。
而且，在图32-34所示的修改例的引线形状中，密封部分形成表面1g设成平坦表面，并且每个用做应力减轻装置的两个凹陷部分1m形成在相对于每个引线1a的导线键合部分1a的两个侧表面上。
为此，可以确保宽键合区域和同时进一步减小在切割引线时的应力。
接着，将描述用于根据第二实施例的半导体器件的制造方法。
首先，将参照图35描述单模制型的QFN9的组装。
如步骤S1所示，制备引线框架1，它包括：能支撑半导体芯片2的翼片1b；用于支撑翼片1b的翼片悬挂引线1e；和设置在翼片1b周围的多个引线1a，以及每个引线具有安装表面1d和密封部分形成表面1g，其中它形成为使得彼此相对设置的引线1a的密封部分形成表面1g的内端部1h之间的长度设为大于安装表面1d的内端部1h之间的长度，并且给每个引线1a提供用做应力减轻装置的凹陷部分1m。
就是说，如图2所示，制备引线框架1，其中每个引线1a使得形成“每个密封部分形成表面1g的长度(Q)”＜“安装表面1d的长度(P)”。
注意到，引线框架1是能由一片引线框架1制造多个QFN9的条形多个型。此外，QFN9可以以矩阵布置制造在一片引线框架1上，并由此在一片引线框架1上以矩阵布置形成各对应一个QFN9的多个封装区域。
此后，实现如S2中所示的管芯键合。
在这个步骤中，制备半导体芯片2，其中半导体集成电路形成在主表面2b上，并将半导体芯片2设置在翼片1b上，而翼片1b位于被多个引线1a的各个密封部分形成表面1g的内端部1h包围的区域内。
之后，实现连接这个半导体芯片2的后表面2c和翼片1b的芯片支撑表面1c的管芯键合(也称为球键合或芯片安装)。
就是说，将半导体芯片2安装在引线框架1的芯片支撑表面1c上。
此时，通过管芯键合材料(例如，银膏，键合膜(胶带)等)将半导体芯片2固定到引线框架1的翼片1b上，使其主表面2b面向上。
接着，实现步骤S3所示的导线键合。
在这个步骤中，实现导线键合，从而通过导线4如金导线将半导体芯片2的焊盘2a连接到对应焊盘并如图19所示的位于引线1a的凹陷部分1m内的区域中的密封部分形成表面1g的键合点1f的附近。
此时，首先，实现用于连接半导体芯片2的焊盘2a和导线4的第一键合，并且然后实现第二键合，用于连接导线4和位于引线1a的导线键合部分1q的密封部分形成表面1g中的凹陷部分1m内部的键合点1f的附近。
如图36所示，上述第二键合需要面积比第一键合区域更宽的键合区域，因为导线4被压碎和切掉并连接到引线1a。然而，在第二实施例的引线1a的情况下，容易保证第二键合区域并且可以容易地执行第二键合，因为在引线1a的密封部分形成表面1g中只形成一个凹陷部分1m。
之后，在步骤S4中实现转移模制。在这个步骤中，使用单件模制型模制模具8实现树脂模制，其中模制模具8的腔8c与QFN9一一对应。
此时，实现树脂模制，从而多个引线1a的安装表面1d暴露于密封部分3的后表面3a的周边部分并设置在其上。因而，通过树脂密封半导体芯片2和多个导线4，在引线框架1的密封部分形成表面1g的侧上形成密封部分3(实现单面模制)。
因而，在引线框架1上以矩阵布置形成多个密封部分3。
之后，在步骤S5中实现外部镀覆，以便在引线1a的安装表面1d上形成焊接的镀层6。
之后，在步骤S6中实现做标记，将所希望的标记附到QFN9的密封部分3上。
然后，在步骤S7中实现切割，从而个体化QFN9。
此时，利用切割模具13夹住位于凹陷部分1m外部的部分，该部分作为每个引线1a的应力减轻装置，并且通过冲压机切掉从密封部分3突出的每个引线1a，以从引线框架1上分离每个引线(分成独立的件)。
当切掉引线时，应力集中在形成凹陷部分1m的位置上，即集中在具有引线1a的导线键合部分1q的最小剖面面积的部分上。此时，由于凹陷部分1m位于第二键合的导线键合位置的外部，因此切割时的应力集中到凹陷部分1m上。因此，在切掉引线时可以防止如导线剥离和导线切割等缺陷的发生。
由此，结束了引线的切割，并且完成了步骤S8所示的产品QFN9。
接下来将参照图37描述批量模制型QFN9的组装。
注意到，在通过周模制模具8的一个腔8c覆盖多个器件区域而实现树脂模制的批量密封中，通过划割执行引线切割。在通过划割进行引线切割的情况下，由于在切割时施加于引线1a的应力比通过冲压机进行切割时的应力小，因此也可以采用如图24所示的只有平坦表面的密封部分形成表面1g。然而，采用其中在如图19所示的密封部分形成表面1g中形成一个凹陷部分1m的引线1a的情况将在下面描述。
首先，如步骤S11所示，制备引线框架1，它包括：能支撑半导体芯片2的翼片1b；用于支撑翼片1b的翼片悬挂引线1e；设置在翼片1b周围的多个引线1a，并且每个引线具有安装表面1b并且提供有密封部分形成表面1g，其中彼此相对设置的引线1a的密封部分形成表面1g的内端部1h之间的长度设为大于安装表面1d的内端部1h之间的长度，并且相对于垂直于引线1a的延伸方向的方向在每个引线1g的密封部分形成表面1g上还提供凹陷部分1m，该凹陷部分1m用做应力减轻装置并具有比密封部分形成表面1g小的宽度。
就是说，如图2所示，每个引线1a使得形成“每个密封部分形成表面1g的长度(Q)”＜“安装表面1d的长度(P)”，并且还在位于每个凹陷部分1m的引线的宽度方向的两端制备引线框架1，其中在该引线框架1上形成如图19所示的端重围墙部分1n。
注意到，引线框架1是条形多个型，它能由一片引线框架1制造多个QFN9。此外，QFN9可以以矩阵布置制造在一片引线框架1上，并且因此在一片引线框架1上以矩阵布置形成多个封装区域，其中每个封装区域对应一个QFN9。
之后，实现步骤S12所示的管芯键合。
在这个步骤中，制备其中在其主表面2b上形成半导体集成电路的半导体芯片2，并将半导体芯片2设置在位于被如图2所示的多个引线1a的每个密封部分形成表面1g的内端部1h包围的区域内的翼片1b上。
随后，实现连接这个半导体芯片2的后表面2c和翼片1b的芯片支撑表面1c的管芯键合(被称为球键合或芯片安装)。
即，将半导体芯片2安装在引线框架1的翼片1b的芯片支撑表面1c上。
此时，通过管芯键合材料(例如银膏等)将半导体芯片2固定在引线框架1的翼片1b上，使其主表面2b面向上。
接着，实现步骤S13中所示的导线键合。
在这个步骤中，通过导电导线4如金导线将半导体芯片2的焊盘2a连接到位于引线1a的凹陷部分1m外部的范围内的密封部分形成表面1f上的键合点1f附近，其对应焊盘并示于图19中，并且由此实现导线键合。
此时，首先，实现用于连接半导体芯片2的焊盘2a和导线4的第一键合，然后实现第二键合，用于将导线4连接到位于引线1a的导线键合部分1q的密封部分形成表面1g中的凹陷部分1m内部的键合点1f的附近。在第二实施例的引线1a的情况下，由于在引线1a的密封部分形成表面1g中只形成一个凹陷部分，因此很容易保证第二键合区域并且可以很容易地实现第二键合。
之后，执行步骤S14中的模制。在这个步骤中，通过批量方式进行批量模制，其中用模制模具8的一个腔8c覆盖多个器件区域，以进行树脂模制。
此时，在每个器件区域中实现树脂模制，以便多个引线1a的安装表面1d暴露于密封部分3的后表面3a的周边部分并布置在其上。在批量模制时，首先，如图38所示，在模制模具8的下模具8 b的模具表面上设置膜11，并在用模制模具8的上模具8a的一个腔8c覆盖多个器件区域的状态下夹持模具。通过模具夹持的如图38所示的局部放大图所示，通过将引线1a的安装表面1d挤入膜11中而实现树脂模制。因而，形成批量密封部分14，从而多个引线1a的安装表面1d暴露于后表面3a的周边部分并设置在其上。
注意到，由于图19所示的端重围墙部分形成在位于引线1a中的凹陷部分1m的引线宽度方向的两端上，因此可以保证引线1a的强度并且可以防止由于在夹持模制模具8时产生的反应力造成引线1a变形的缺陷。
模制之后，通过在步骤S15中进行外部镀覆，在引线1a的安装表面1d上形成焊接层6。
此后，通过步骤S16中的作标记将所希望的标记附到对应每个QFN9的密封部分3的位置上。
然后，通过在步骤S17中的切割将QFN9划分成多个独立的件。
此时，在该步骤中，通过划割切掉每个引线1a和批量密封部分14，从而使其与引线框架1分离。就是说，使用刀片12切掉每个引线1a和批量密封部分14，由此实现分离成独立件。
注意到，在使用刀片12通过划割进行切割时，由于施加于引线1a的应力在切割引线时比在利用冲压机切割时小，因此对导线键合部分的损伤也小，并且可以防止如导线剥离和导线切割的缺陷。
然后，结束了引线的切割，并完成了如步骤S18所示的产品QFN9。
(第三实施例)
在第三实施例中，将描述用于增强具有QFN结构的半导体器件中的热辐射性能的结构。即，形成第一实施例中所述的QFN5，使得在彼此相对设置的引线1a的密封部分形成表面1g的内端部1h之间的长度(M)比安装表面1d的内端部1h之间的长度(L)长，即形成“长度(M)”＞“长度(L)”。因而，可以扩展由每个引线1a的密封部分形成表面1g的内端部1h包围的芯片装载区域并且增加可安装的芯片尺寸而不改变封装尺寸。但是，在这种半导体器件中，如图39和41所示，第三实施例的QFN15使得可以安装具有如此大的尺寸以至于芯片端部靠近每个引线1a的半导体芯片2。
在这种情况下，由于半导体芯片2的尺寸变大，因此需要提高芯片的热辐射性能。因此，需要一种结构，用于从密封部分3的后表面3a露出翼片1b并且用于将翼片1b的尺寸增加到与半导体芯片2基本上相同的尺寸。
在图39和40所示的QFN15中，通过采用尺寸稍大于半导体芯片2的翼片1b，这个翼片1b暴露于密封部分3的后表面3a，并且因而可以提高QFN15的热辐射性能。
而且，在图41和42所示的QFN15中，采用尺寸稍小于半导体芯片2的翼片1b，并且这个翼片1b暴露于密封部分3的后表面3a，因此可以提高QFN15的热辐射性能。
注意到，如图43的局部放大图所示，在具有其中半导体芯片2上悬挂于翼片1b外部的结构的QFN15的情况下，半导体芯片2从翼片1b的端部分突出的长度(上悬挂长度：R)优选等于或小于相对于引线延伸方向的引线1a的安装表面1d的长度(S)。就是说，希望形成“(R)≤(S)”。
为此，可以抑制从半导体芯片2的翼片1b的端部分突出的长度，并且因而可以在芯片的端部分和引线1a的内端部1h之间提供间隙(T)。因此，在树脂模制时，将密封树脂也挤入半导体芯片2的后表面2c的一侧上的翼片1b的侧表面周围和挤入该侧表面中，由此可以防止在翼片1b的侧表面上形成空隙。
(第四实施例)
第四实施例是用于进一步缩减具有QFN结构的半导体器件的尺寸的技术，并且主要是其中达到了固定电位如GND电位的稳定化的半导体器件。在这种情况下，将作为例子描述具有半导体芯片2的QFN16，其中在该半导体芯片2中结合了通过高频操作的电路。
形成图2所示和第一实施例所述的QFN5，使得在彼此相对设置的引线1a的密封部分形成表面1g的内端部1h之间的长度(M)变得比安装表面1d的内端部1h之间的长度(L)长，并因而，可以扩展被每个引线1a的密封部分形成表面1g的内端部1h包围的芯片安装区域，并且实现了在不改变封装尺寸的情况下扩大可安装芯片的尺寸。但是，在这种半导体器件中，第四实施例的QFN16趋于不增加公共端子如分配给引线1a的GND端子，而是通过使用作为用于公共端子的外部端子的翼片悬挂引线1e部分而稳定了固定电位如GND电位。
因此，通过使用翼片悬挂引线1e的部分作为用于GND的外部端子，通常分配给引线1a的GND引线可以形成为空引线，并因此通过减少引线的数量可以减小半导体器件的尺寸。
形成图44和45所示的QFN16，使得彼此相对设置的引线1a的密封部分形成表面1g的内端部1h之间的长度(M)比安装表面1d的内端部1h之间的长度(L)长，这与图2所示的QFN5相同。因而，可以扩展由每个引线1a的密封部分形成表面1g的内端部1h包围的芯片安装区域，并且同时导电导线4，其一端连接到半导体芯片2的焊盘2a，另一端连接到与上表面1q的上述安装表面1n相对的区域，其中所述上表面1q的上述安装表面1n是与翼片悬挂引线(悬挂引线)1e的安装表面1n相反的表面。
就是说，用于半导体芯片2的GND的焊盘2a通过导线4连接到翼片悬挂引线1e上，并且由于四个翼片悬挂引线1e分别连接到翼片1b，因此四个翼片悬挂引线1e用做用于GND的公共外部端子。
此时，导线4到翼片悬挂引线1e的连接位置是与翼片悬挂引线1e的露出部分1p的安装表面1n相反的上表面1q。
就是说，如图45所示，导线4连接到在翼片悬挂引线1e的厚度方向不偏心的部分(例如，不经受如厚度改变或弯曲处理的部分)上。在图45所示的QFN16中，翼片1b和翼片悬挂引线1e局部地半刻蚀，并且导线4连接到其中不改变翼片悬挂引线1e的厚度的露出部分1p上。
注意到，向翼片悬挂引线1e的导线键合优选尽可能地在翼片悬挂引线1e位置的外部进行，以便提高导线键合时其稳定性。这是为了安全地使在导线键合时使用的热阻挡件与露出部分1p紧密接触。由此，在线键合时产生的热量或超声波安全地从翼片悬挂引线1e的露出部分1p传输，并且可以稳定到翼片悬挂引线1e的导线键合。
此外，由于很容易使半导体芯片2的尺寸大，因此到翼片悬挂引线1e的线键合优选尽可能地在翼片悬挂引线1e的位置的外部实现。
而且，在QFN16的翼片悬挂引线1e的露出部分1p的上表面1q中的导线4的连接位置的外部形成作为狭槽的凹陷部分1r。在树脂模制之后获得的结构中进行引线切割的情况下，并如图46和47所示，上述凹陷部分1r减轻了在通过撕扯翼片悬挂引线1e而进行切割时施加于翼片悬挂引线1e上的导线4的连接位置上的应力。
就是说，实现通过撕扯翼片悬挂引线1e进行的切割，以便将旋转应力施加于翼片悬挂引线1e的切口部分1u上，如图47所示，并撕扯它。此时，在切割时在引线厚度方向的应力集中到凹陷部分1r上，从而由于切割产生的应力不会施加于导线4的连接位置上。因而，可以防止在切割翼片悬挂引线1e时发生导线剥离。
此外，当通过凹陷部分1r可能延长了翼片悬挂引线1e上的泄漏路径时，可以减少沿着翼片悬挂引线1e侵入的水量。
而且，在位于连接翼片悬挂引线1e的露出部分1p的导线4的位置外部的两个侧表面中提供突起部分1s。这个突起部分1s减轻了在通过撕扯翼片悬挂引线1e而进行切割时施加于翼片悬挂引线1e上的导线4的连接位置上的应力，这与凹陷部分1r一样，并且还减轻了在切割翼片悬挂引线1e时在引线水平方向施加的应力。即，当切掉翼片悬挂引线1e时，这个突起部分1s接收由在引线水平方向切割产生的应力，从而通过切割产生的应力不会施加于导线4的连接位置上。
此外，甚至通过这个突起部分1s可以延长翼片悬挂引线1e上的泄漏路径，并且可以减少沿着翼片悬挂引线1e侵入的水量。
而且，如图50和51中的修改例的QFN16中所示，可以在翼片悬挂引线1e的露出部分1p的上表面1q上的导线4的连接位置内部进一步形成另一个凹陷部分1t。形成在导线4的连接位置内部的凹陷部分1t趋于吸收在QFN16安装在安装衬底17(见图53)上的状态下在行使可靠性测试(温度循环测试)时的热应力，并由此可以防止在可靠性测试时热应力施加于导线4的连接位置上。
注意到，在第四实施例的QFN16中，为了在使用翼片悬挂引线1e作为用于GND的外部端子时不增加引线1a的数量，密封部分3的后表面3a上的四个角部上的每个斜切部分3c设置在翼片悬挂引线1e的露出部分1p的安装表面1n中。
就是说，在具有原始QFN结构的半导体器件中，由于翼片悬挂引线1e设置在密封部分3的角部上，因此通过使用上面的布置而使翼片悬挂引线1e的露出部分1p的安装表面1n设置在密封部分3的角部上，并且每个安装表面1n用做用于GND的外部端子。因此，不必减少引线1a的数量。换言之，通过使用翼片悬挂引线1e作为用于GND的外部端子，通常分配给引线1a的用于GND的引线可以制成为空引线，并因此通过减少引线的数量可以缩减半导体器件的尺寸。
因而，可以减小QFN16的安装面积。
而且，图48和49中所示的修改例的QFN16具有如下结构：其中进行翼片提升处理，从而翼片1b的位置比引线1a的位置高，并且因而变成其中翼片1b被密封部分3密封的翼片埋置结构。注意到，图44和45所示的QFN16使得通过半刻蚀而将翼片1b的后表面11形成为很薄，而且在这种情况下，QFN变成其中翼片1b被密封部分3密封的翼片埋置结构。
通过采用这种翼片埋置结构，由于翼片1b不暴露于密封部分3的后表面3a，因此当安装了QFN时可引导导线围绕位于翼片1b下面的区域，因而引导导线围绕安装衬底17的自由度可以提高。
接着，将描述在QFN安装时的外部端子(引线1a和翼片悬挂引线1e)和安装衬底17的端子17a之间的布置关系。
首先，如图52所示，在翼片悬挂引线1e的露出部分1p中在引线延伸方向上的安装表面1n的长度(U)优选大于翼片悬挂引线1e的露出部分1p的厚度。作为例子，当露出部分1p的厚度(引线框架的厚度)为0.2mm时，U＝0.55mm。此时，露出部分1p的厚度和长度(U)不限于这些值。
因此，通过增加翼片悬挂引线1e的露出部分1p的长度(U)，由于与装载衬底17的端子17A的连接面积增加，因此可以提高QFN16的热辐射性能。
在这种情况下，在翼片悬挂引线1e的露出部分1p的安装表面1n外部的区域中，彼此相邻的引线1a之间的最短距离部分被密封部分3密封。就是说，鉴于热辐射性能，露出部分1p的安装表面1n优选向内延伸。然而，必须小心焊料泄漏，因为相邻的引线1a设置在翼片悬挂引线1e的两侧上，如图52所示。
因此，由于在位于翼片悬挂引线1e的安装表面1n内部的区域中的相邻引线1a之间的最短距离部分被密封部分3密封，因此在向安装衬底17上安装时可以防止焊料泄漏。
此外，如图53所示，连接到与翼片悬挂引线1e相邻的引线1a的安装衬底17的端子17a优选设置成使得它的内端部17b与引线1a的安装表面1d的内端部1h平面地相符或者在其外部。
就是说，在安装衬底17上安装QFN16时，安装衬底17的端子17A的内端部17b设置成与对应引线1a的安装表面1d的内端部1h平面地相符或在其外部。因此，可以防止安装衬底17的端子17a如此程度地靠近，以至于它与引线1e的露出部分1p接触，由此可以防止在安装时在安装衬底17中产生的焊料泄漏。
接着，将描述本实施例的QFN16的电特性检测。
图54和55是表示用于QFN16的电特性检测的图。在检测时，如图56和57所示，QFN16设置在插座18的主体18a的定位基底18c上，并且然后，盖子部分18d关闭，并且通过封装保持器18d压QFN16，以将QFN16附到插座18上。
因而，如图55所示，由于接触管脚18e与翼片悬挂引线1e的露出部分1p的安装表面1n接触，因此可以做电特性检测。
此时，如图58所示，在从用于GND的独立翼片引线1e通过焊盘2a和高频放大器2d给用于高频的“A电路”供给GND电位以及从作为公共端子的翼片悬挂引线1e的露出部分1p通过焊盘2a和高频放大器2d给用于高频的“A电路”供给GND电位的状态下，进行测试。
因此，通过充分地供给GND电位而稳定了GND电位，并且在确保“A电路”的高频特性的条件下进行测试，因而可以提高半导体芯片2的高频特性。就是说，可以在接近实际用做产品的状态的情境下测试高频“A电路”的特性。
注意到，在将QFN16安装在插座18上时，由于用于信号的接触管脚18e也分别接触用于信号的引线1a，因此可以根据情况需要通过经预定引线1a输入电信号而实现所希望的电特性检测。
(第五实施例)
图59示出了根据第五实施例的QFN19的结构。在QFN19中，导线4连接到翼片悬挂引线1e上，但是每个引线1a使得：安装表面1d的长度(P)和图2所示的密封部分形成表面1g的长度(Q)之间的关系不是“P＞Q”而是“P＝Q”。
就是说，QFN19具有如下结构：其中安装表面1d的长度等于密封部分形成表面1g的长度。
甚至在具有这种结构的QFN19中，通过用于将导线4连接到翼片悬挂引线1e上的技术或/和用于给翼片悬挂引线1e提供凹陷部分1r和1t以及突起部分1s的技术也可以获得与第四实施例的QFN16相同的效果。
在前面的说明中，已经基于实施例具体地描述了由本发明人做出的本发明。然而，不用说，本发明不限于上述实施例，并在不脱离其要点的情况下可以进行各种修改和改变。
例如，在第一实施例中，已经描述了使用引线框架1组装QFN5的情况，在该引线框架1中以矩阵布置形成了如图7所示的多个封装区域(被切割部分1j包围的区域)。然而，半导体器件(QFN5)的组装可以使用条形多个引线框架1来实现，在该引线框架1中两个或更多个上述封装区域形成为行。
而且，通过给在第四实施例中所述的翼片悬挂引线1e提供凹陷部分1r和1t和/或突起部分1s而用于减轻施加于导线4的连接位置的应力的技术不限于具有QFN结构的半导体器件，并且可以是如下半导体器件：其中如果该半导体器件是非引线型的，则引线1a在彼此相对的两个方向延伸。
如上所述，本发明的半导体器件优选适用于非引线型半导体器件，其中每个引线局部地暴露于并设置在密封部分的后表面的端部分上，并且特别是优选适用于其中引线在四个方向延伸的QFN。

Claims (29)

1.一种半导体器件，包括：
其上安装半导体芯片的翼片；
用于密封所述半导体芯片的密封部分；
多个引线，每个所述引线具有暴露于所述密封部分的后表面的周边部分的安装表面，以及设置在所述安装表面相对侧上并被所述密封部分覆盖的密封部分形成表面；和
多个导线，用于连接所述半导体芯片的表面电极和与其对应的所述引线，
其中彼此相对设置的所述引线的所述密封部分形成表面的内端部之间的长度比所述安装表面的内端部之间的长度长，并且在所述密封部分形成表面的所述内端部中形成切口部分。
2.一种半导体器件，包括：
其上安装半导体芯片的翼片；
用于密封所述半导体芯片的密封部分；
多个引线，每个所述引线具有暴露于所述密封部分的后表面的周边部分的安装表面，以及设置在所述安装表面相对侧上并被所述密封部分覆盖的密封部分形成表面；和
多个导线，用于连接所述半导体芯片的表面电极和与其对应的所述引线，
其中彼此相对设置的所述引线的所述密封部分形成表面的内端部之间的长度比所述安装表面的内端部之间的长度长，并且所述密封部分形成表面的至少一部分的宽度大于所述安装表面。
3.一种半导体器件，包括：
其上安装半导体芯片的翼片；
用于密封所述半导体芯片的密封部分；
多个引线，每个所述引线具有暴露于所述密封部分的后表面的周边部分的安装表面，以及设置在所述安装表面相对侧上并被所述密封部分覆盖的密封部分形成表面；和
多个导线，用于连接所述半导体芯片的表面电极和与其对应的所述引线，
其中彼此相对设置的所述引线的所述密封部分形成表面的内端部之间的长度比所述安装表面的内端部之间的长度长，在所述密封部分形成表面的所述内端部中形成切口部分，并且所述密封部分形成表面的至少一部分的宽度大于所述安装表面。
4.一种制造半导体器件的方法，包括如下步骤：
制备具有翼片和设置在所述翼片周围的多个引线的引线框架，所述翼片能支撑半导体芯片，其中彼此相对设置的所述引线的密封部分形成表面的内端部之间的长度比位于其相对侧上的安装表面的内端部之间的长度长；
在被所述多个引线的每一个的所述密封部分形成表面的内端部包围的区域内设置所述半导体芯片，并且之后在所述翼片上安装所述半导体芯片；
通过导线连接所述半导体芯片的表面电极和与其对应的所述密封部分形成表面；
树脂密封所述半导体芯片、所述密封部分形成表面和所述多个导线，并形成密封部分，所述多个引线的所述安装表面暴露于并布置在后表面的周边部分上；以及
切割每个所述引线并将其与所述引线框架分开。
5.一种半导体器件，包括：
其上安装半导体芯片的翼片；
用于密封所述半导体芯片的密封部分；
多个引线，每个所述引线具有暴露于所述密封部分的后表面的周边部分的安装表面，以及设置在所述安装表面相对侧上并被所述密封部分覆盖的密封部分形成表面；和
多个导线，用于连接所述半导体芯片的表面电极和与其对应的所述引线，
其中形成每个所述引线使得彼此相对设置的所述引线的所述密封部分形成表面的内端部之间的长度比所述安装表面的内端部之间的长度长，并且每个所述引线具有比所述安装表面宽的所述密封部分形成表面。
6.根据权利要求5的半导体器件，
其中所述引线包括设置在芯片侧上的导线键合部分和夹在所述密封部分的侧表面的内部和外部之间的基底部分，并且所述导线键合部分中的所述密封部分形成表面的宽度比所述基底部分的所述密封部分形成表面大。
7.根据权利要求5的半导体器件，
其中在所述引线的所述密封部分形成表面中形成凹陷部分。
8.根据权利要求7的半导体器件，
其中所述凹陷部分形成在所述密封部分形成表面的导线键合位置的外部。
9.根据权利要求5的半导体器件，
其中在所述引线的所述密封部分形成表面中形成凹陷部分，该凹陷部分的宽度相对于垂直于所述引线的延伸方向的方向比所述密封部分形成表面小。
10.一种半导体器件，包括：
其上安装半导体芯片的翼片；
用于密封所述半导体芯片的密封部分；
多个引线，每个所述引线具有暴露于所述密封部分的后表面的周边部分的安装表面，以及设置在所述安装表面相对侧上并被所述密封部分覆盖的密封部分形成表面；和
多个导线，用于连接所述半导体芯片的表面电极和与其对应的所述引线，
其中彼此相对设置的所述引线的所述密封部分形成表面的内端部之间的长度比所述安装表面的内端部之间的长度长，
所述翼片形成得比所述半导体芯片的主表面小，
所述密封部分的一部分设置在作为与所述翼片的芯片安装侧相对的表面的后表面的一侧上，以及
所述翼片的芯片安装侧的表面设置在与所述引线的所述密封部分形成表面一样高的高度上。
11.根据权利要求10的半导体器件，
其中通过半刻蚀工艺使所述翼片和用于支撑所述翼片的悬挂引线的部分形成为很薄。
12.一种半导体器件，包括：
其上安装半导体芯片的翼片；
用于密封所述半导体芯片的密封部分；
多个引线，每个所述引线具有暴露于所述密封部分的后表面的周边部分的安装表面，以及设置在所述安装表面相对侧上并被所述密封部分覆盖的密封部分形成表面；和
多个导线，用于连接所述半导体芯片的表面电极和与其对应的所述引线，
其中彼此相对设置的所述引线的所述密封部分形成表面的内端部之间的长度比所述安装表面的内端部之间的长度长，
所述翼片形成得比所述半导体芯片的主表面小，以及
所述密封部分的一部分设置在作为与所述翼片的芯片安装侧相对的表面的后表面的一侧上，并且所述半导体芯片从所述翼片的端部分突出的长度比指向所述引线的所述安装表面的引线延伸方向的长度短。
13.一种半导体器件，包括：
其上安装半导体芯片的翼片；
用于密封所述半导体芯片的密封部分；
多个引线，所述引线的每一部分暴露于所述密封部分的后表面的端部分；
连接到所述翼片并具有暴露于所述密封部分的所述后表面的安装表面的悬挂引线；和
多个导电导线，用于连接所述半导体芯片的表面电极和与其对应的所述引线，
其中所述导电导线一端连接到所述半导体芯片的所述表面电极，所述导电导线的另一端连接到与所述悬挂引线的所述安装表面相对的表面的所述安装表面相对的区域。
14.根据权利要求13的半导体器件，
其中在与所述悬挂引线的所述安装表面的所述相对的表面中形成凹陷部分。
15.根据权利要求14的半导体器件，
其中所述悬挂引线中的所述凹陷部分形成在连接所述安装表面的所述相对表面中的所述导线的位置的外部。
16.根据权利要求15的半导体器件，
其中所述悬挂引线中的所述凹陷部分形成在连接所述安装表面的所述相对表面中的所述导线的位置的内部。
17.根据权利要求13的半导体器件，
其中给连接所述悬挂引线的所述导线的位置的外部的两个侧表面提供突起部分。
18.一种半导体器件，包括：
其上安装半导体芯片的翼片；
用于密封所述半导体芯片的密封部分；
多个引线，所述引线的每一部分暴露于所述密封部分的后表面的周边部分；
连接到所述翼片并具有暴露于所述密封部分的所述后表面的斜切部分的安装表面的悬挂引线；和
多个导电导线，用于连接所述半导体芯片的表面电极和与其对应的所述引线，
其中所述导电导线一端连接到所述半导体芯片的所述表面电极当中的用于GND的电极，所述导电导线的另一端连接到与所述悬挂引线的所述安装表面相对的表面的所述安装表面相对的区域。
19.根据权利要求18的半导体器件，其中所述翼片被所述密封部分密封。
20.一种半导体器件，包括：
其上安装半导体芯片的翼片；
用于密封所述半导体芯片的密封部分；
多个引线，每个所述引线具有暴露于所述密封部分的后表面的周边部分的安装表面；
连接到所述翼片并具有暴露于所述密封部分的所述后表面的安装表面的悬挂引线；和
多个导电导线，用于连接所述半导体芯片的表面电极和与其对应的所述引线，
其中所述导电导线一端连接到所述半导体芯片的所述表面电极，所述导电导线的另一端连接到与所述悬挂引线的所述安装表面相对的表面的所述安装表面相对的区域，以及
在所述悬挂引线的延伸方向上所述安装表面的长度比所述安装表面上的所述悬挂引线的厚度大。
21.根据权利要求20的半导体器件，
其中彼此相邻的所述引线之间的最短距离部分被位于所述悬挂引线的所述安装表面内部的区域中的所述密封部分密封。
22.根据权利要求20的半导体器件，
其中当将所述半导体器件安装在安装衬底上时，连接到与所述半导体器件的所述悬挂引线相邻的所述引线上的所述安装衬底的端子设置成使得其内端部与所述引线的所述安装表面的所述内端部平坦地重合或位于其外部。
23.一种半导体器件，包括：
其上安装半导体芯片的翼片；
用于密封所述半导体芯片的密封部分；
多个引线，每个所述引线具有暴露于所述密封部分的后表面的周边部分的安装表面以及设置在其相对侧上并被所述密封部分覆盖的密封部分形成表面；
连接到所述翼片并具有暴露于所述密封部分的所述后表面的安装表面的悬挂引线；和
多个导电导线，用于连接所述半导体芯片的表面电极和与其对应的所述密封部分形成表面，
其中形成所述引线使得彼此相对设置的所述引线的所述密封部分形成表面的内端部之间的长度比所述引线的所述安装表面的内端部之间的长度长，以及
所述导电导线的一端连接到所述半导体芯片的所述表面电极，所述导电导线的另一端连接到与所述悬挂引线的所述安装表面相对的表面的所述安装表面相对的区域。
24.一种制造半导体器件的方法，包括如下步骤：
制备具有多个器件区域的引线框架，每个所述器件区域包括其上安装半导体芯片的翼片、设置在所述翼片周围并具有安装表面和只由位于其相对侧上的平坦表面构成的密封部分形成表面的多个引线、和支撑所述翼片的悬挂引线，其中形成所述引线框架使得彼此相对设置的所述引线的所述密封部分形成表面的内端部之间的长度比所述安装表面的内端部之间的长度长；
在被所述多个引线的每一个的所述密封部分形成表面的内端部包围的区域内设置所述半导体芯片，并且之后在所述翼片上安装所述半导体芯片；
通过导电导线连接所述半导体芯片的表面电极和与其对应的所述密封部分形成表面；
通过用树脂模制模具的一个腔覆盖所述多个器件区域而进行树脂模制，并形成批量密封部分，从而所述多个引线的所述安装表面暴露于并布置在后表面的周边部分上；以及
利用切割模具夹住每个所述引线的所述密封部分形成表面和所述安装表面，利用划割切割每个所述引线和所述批量密封部分，并从所述引线框架分离它们。
25.一种制造半导体器件的方法，包括如下步骤：
制备具有多个器件区域的引线框架，每个所述器件区域包括其上安装半导体芯片的翼片、设置在所述翼片周围并具有安装表面和位于其相对侧上的密封部分形成表面的多个引线、和支撑所述翼片的悬挂引线，其中形成所述引线框架使得彼此相对设置的所述引线的所述密封部分形成表面的内端部之间的长度比所述安装表面的内端部之间的长度长，并且其中形成凹陷部分，所述凹陷部分的宽度相对于垂直于所述引线的延伸方向的方向比所述密封部分形成表面的宽度小；
在由所述多个引线的每一个的所述密封部分形成表面的内端部包围的区域内设置所述半导体芯片，并且之后，将所述半导体芯片安装在所述翼片上；
利用导电导线连接所述半导体芯片的表面电极和位于与其对应的所述引线的所述密封部分形成表面中的所述凹陷部分内部的一部分；
在树脂模制模具的模具表面上设置膜，用被树脂模制模具的一个腔覆盖的所述多个器件区域进行模具夹持，通过所述模具夹持使所述引线的所述安装表面挤入到所述膜中，以便进行树脂模制，并由此形成批量密封部分，从而所述多个引线的所述安装表面暴露于后表面的周边部分并布置在其上；以及
通过划割切割每个所述引线和所述批量密封部分，并将它们从所述引线框架上分离。
26.一种制造半导体器件的方法，包括如下步骤：
制备引线框架，该引线框架具有其上安装半导体芯片的翼片、设置在所述翼片周围并具有安装表面和位于其相对侧上的密封部分形成表面的多个引线、以及支撑所述翼片的悬挂引线，其中形成所述引线框架使得彼此相对设置的所述引线的所述密封部分形成表面的内端部之间的长度比所述安装表面的内端部之间的长度长，并且给每个所述引线提供用于减轻在切割时产生的应力的应力减轻装置；
在由所述多个引线的每一个的所述密封部分形成表面的内端部包围的区域内设置所述半导体芯片，并且之后，将所述半导体芯片安装在所述翼片上；
利用导电导线连接所述半导体芯片的表面电极和位于与其对应的所述引线的所述应力减轻装置内部的区域中的所述密封部分形成表面；
树脂密封所述半导体芯片、所述密封部分形成表面和所述多个导线，并形成密封部分，使所述多个引线的所述安装表面暴露于后表面的周边部分并布置在其上；以及
利用冲压机在位于每个所述引线的所述应力减轻装置外部的部分被切割模具夹住的状态下切割每个所述引线，并从所述引线框架分离它。
27.根据权利要求26的半导体器件的制造方法，
其中所述应力减轻装置是狭缝形凹陷部分，并且所述狭缝形凹陷部分形成在所述引线的所述密封部分形成表面中。
28.根据权利要求26的半导体器件的制造方法，
其中所述应力减轻装置是凹陷部分，并且所述凹陷部分形成在所述引线的两个侧表面上。
29.一种半导体器件的制造方法，该半导体器件包括：
其上安装半导体芯片的翼片；
用于密封所述半导体芯片的密封部分；
多个引线，其每个部分暴露于所述密封部分的后表面的端部；
连接到所述翼片并局部地暴露于所述密封部分的所述后表面的悬挂引线；和
用于连接所述半导体芯片的表面电极和与其对应的所述引线的多个导电导线；和
用于连接所述半导体芯片的用于GND的表面电极和所述悬挂引线的导电导线，
所述方法包括如下步骤：
利用经所述多个引线当中的用于GND的引线和所述悬挂引线给所述半导体芯片的所希望的电路供给GND电位，测试所述半导体器件。
CNB038155214A 2002-07-01 2003-05-30 半导体器件及其制造方法 Expired - Lifetime CN100342533C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002191666 2002-07-01
JP191666/2002 2002-07-01

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNB200710140318XA Division CN100533722C (zh) 2002-07-01 2003-05-30 半导体器件

Publications (2)

Publication Number Publication Date
CN1666338A CN1666338A (zh) 2005-09-07
CN100342533C true CN100342533C (zh) 2007-10-10

Family

ID=29996942

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB038155214A Expired - Lifetime CN100342533C (zh) 2002-07-01 2003-05-30 半导体器件及其制造方法
CNB200710140318XA Expired - Lifetime CN100533722C (zh) 2002-07-01 2003-05-30 半导体器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNB200710140318XA Expired - Lifetime CN100533722C (zh) 2002-07-01 2003-05-30 半导体器件

Country Status (6)

Country Link
US (4) US7525184B2 (zh)
JP (3) JP4149439B2 (zh)
KR (1) KR100975692B1 (zh)
CN (2) CN100342533C (zh)
TW (1) TWI290764B (zh)
WO (1) WO2004004005A1 (zh)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4523138B2 (ja) 2000-10-06 2010-08-11 ローム株式会社 半導体装置およびそれに用いるリードフレーム
DE10221857A1 (de) * 2002-05-16 2003-11-27 Osram Opto Semiconductors Gmbh Verfahren zum Befestigen eines Halbleiterchips in einem Kunststoffgehäusekörper, optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung
JP4149439B2 (ja) 2002-07-01 2008-09-10 株式会社ルネサステクノロジ 半導体装置
JP4417150B2 (ja) * 2004-03-23 2010-02-17 株式会社ルネサステクノロジ 半導体装置
US7791180B2 (en) 2004-10-01 2010-09-07 Yamaha Corporation Physical quantity sensor and lead frame used for same
JP2006108306A (ja) * 2004-10-04 2006-04-20 Yamaha Corp リードフレームおよびそれを用いた半導体パッケージ
JP4698234B2 (ja) * 2005-01-21 2011-06-08 スタンレー電気株式会社 表面実装型半導体素子
JP2008277405A (ja) * 2007-04-26 2008-11-13 Rohm Co Ltd 半導体モジュール
US20080265923A1 (en) * 2007-04-27 2008-10-30 Microchip Technology Incorporated Leadframe Configuration to Enable Strip Testing of SOT-23 Packages and the Like
JP5155644B2 (ja) * 2007-07-19 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置
US7847376B2 (en) * 2007-07-19 2010-12-07 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
JP5173654B2 (ja) * 2007-08-06 2013-04-03 セイコーインスツル株式会社 半導体装置
US20090315159A1 (en) * 2008-06-20 2009-12-24 Donald Charles Abbott Leadframes having both enhanced-adhesion and smooth surfaces and methods to form the same
JP4941509B2 (ja) * 2008-10-20 2012-05-30 株式会社デンソー 電子制御装置
JP4987041B2 (ja) * 2009-07-27 2012-07-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
JP5699322B2 (ja) * 2010-09-28 2015-04-08 大日本印刷株式会社 半導体装置
US9263374B2 (en) 2010-09-28 2016-02-16 Dai Nippon Printing Co., Ltd. Semiconductor device and manufacturing method therefor
TWI443785B (zh) * 2011-07-27 2014-07-01 矽品精密工業股份有限公司 半導體晶圓、晶片、具有該晶片之半導體封裝件及其製法
US20140131086A1 (en) * 2011-09-06 2014-05-15 Texas Instuments Incorporated Lead Frame Strip with Half (1/2) Thickness Pull Out Tab
JP5953703B2 (ja) * 2011-10-31 2016-07-20 ソニー株式会社 リードフレームおよび半導体装置
JP5947107B2 (ja) * 2012-05-23 2016-07-06 ルネサスエレクトロニクス株式会社 半導体装置
JP5954013B2 (ja) * 2012-07-18 2016-07-20 日亜化学工業株式会社 半導体素子実装部材及び半導体装置
JP2014056985A (ja) * 2012-09-13 2014-03-27 Nitto Denko Corp 封止体の製造方法、封止体製造用枠状スペーサ、封止体及び電子機器
CN103715102A (zh) * 2012-09-28 2014-04-09 德克萨斯仪器股份有限公司 带有改进的封装分离性的引脚框架带
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US9589929B2 (en) * 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
JP6513465B2 (ja) * 2015-04-24 2019-05-15 日本航空電子工業株式会社 リード接合構造
JP6555927B2 (ja) * 2015-05-18 2019-08-07 大口マテリアル株式会社 半導体素子搭載用リードフレーム及び半導体装置の製造方法
JP6468085B2 (ja) * 2015-06-11 2019-02-13 株式会社デンソー 基板、および、その製造方法
JP6721346B2 (ja) 2016-01-27 2020-07-15 ローム株式会社 半導体装置
US9870985B1 (en) * 2016-07-11 2018-01-16 Amkor Technology, Inc. Semiconductor package with clip alignment notch
JP6399126B2 (ja) * 2017-03-07 2018-10-03 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
US10211128B2 (en) 2017-06-06 2019-02-19 Amkor Technology, Inc. Semiconductor package having inspection structure and related methods
JP6417466B1 (ja) * 2017-11-28 2018-11-07 アオイ電子株式会社 半導体装置およびその製造方法
CN109065518B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装阵列
CN109037183A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装阵列和半导体芯片封装器件
CN109065519B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装器件
CN109037078A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装方法
US11600557B2 (en) * 2018-08-21 2023-03-07 Texas Instruments Incorporated Packaged device having selective lead pullback for dimple depth control
JP6631669B2 (ja) * 2018-09-05 2020-01-15 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
US11270969B2 (en) 2019-06-04 2022-03-08 Jmj Korea Co., Ltd. Semiconductor package
US10910294B2 (en) 2019-06-04 2021-02-02 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing semiconductor device
JP7381168B2 (ja) 2019-12-09 2023-11-15 日清紡マイクロデバイス株式会社 半導体装置の設計方法
TWM606836U (zh) * 2020-09-18 2021-01-21 長華科技股份有限公司 導線架

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246427A (ja) * 1996-03-12 1997-09-19 Dainippon Printing Co Ltd 表面実装型半導体装置の製造方法および表面実装型半導体装置
JP2000124240A (ja) * 1998-10-12 2000-04-28 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2915892B2 (ja) * 1997-06-27 1999-07-05 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
JP2000031366A (ja) 1998-07-14 2000-01-28 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材およびそれらの製造方法
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
JP2001358279A (ja) * 2000-06-13 2001-12-26 Sony Corp 半導体装置及びリードフレーム
JP2002057244A (ja) 2000-08-10 2002-02-22 Hitachi Ltd 半導体装置およびその製造方法
JP2002118222A (ja) * 2000-10-10 2002-04-19 Rohm Co Ltd 半導体装置
JP2002134674A (ja) * 2000-10-20 2002-05-10 Hitachi Ltd 半導体装置およびその製造方法
JP2002184927A (ja) 2000-12-19 2002-06-28 Mitsui High Tec Inc 半導体装置の製造方法
JP4149439B2 (ja) * 2002-07-01 2008-09-10 株式会社ルネサステクノロジ 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246427A (ja) * 1996-03-12 1997-09-19 Dainippon Printing Co Ltd 表面実装型半導体装置の製造方法および表面実装型半導体装置
JP2000124240A (ja) * 1998-10-12 2000-04-28 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法

Also Published As

Publication number Publication date
TWI290764B (en) 2007-12-01
US20060017143A1 (en) 2006-01-26
JP4149439B2 (ja) 2008-09-10
CN1666338A (zh) 2005-09-07
JP4945508B2 (ja) 2012-06-06
CN101118891A (zh) 2008-02-06
US7843049B2 (en) 2010-11-30
TW200416992A (en) 2004-09-01
JPWO2004004005A1 (ja) 2005-11-04
CN100533722C (zh) 2009-08-26
US20090200656A1 (en) 2009-08-13
KR100975692B1 (ko) 2010-08-12
US8390133B2 (en) 2013-03-05
JP5379189B2 (ja) 2013-12-25
WO2004004005A1 (ja) 2004-01-08
US20110089548A1 (en) 2011-04-21
US8222720B2 (en) 2012-07-17
KR20050024447A (ko) 2005-03-10
US20130001804A1 (en) 2013-01-03
JP2011187996A (ja) 2011-09-22
US7525184B2 (en) 2009-04-28
JP2008227531A (ja) 2008-09-25

Similar Documents

Publication Publication Date Title
CN100342533C (zh) 半导体器件及其制造方法
CN1218392C (zh) 半导体器件
CN1169215C (zh) 半导体器件及其制造方法
CN1248308C (zh) 一种半导体器件及其制造方法与一种半导体器件安装结构
CN1222037C (zh) 存储器组件及其制造方法
CN1495893A (zh) 半导体器件及其制造方法
CN1187822C (zh) 半导体装置及其制造方法和电子装置
CN1441489A (zh) 半导体装置及其制造方法、电路板和电子仪器
CN1320964A (zh) 半导体器件及其制造方法
CN1527370A (zh) 半导体器件的制造方法
CN1551312A (zh) 半导体芯片的制造方法、半导体装置的制造方法、半导体芯片及半导体装置
CN1574346A (zh) 一种制造半导体器件的方法
CN1214464C (zh) 半导体器件及其制造方法
CN1237785A (zh) 半导体器件和半导体器件的制作方法
CN101055857A (zh) 半导体器件及其制造方法
CN1237610C (zh) 板状体及半导体装置的制造方法
CN1514499A (zh) 压电振荡器以及使用压电振荡器的便携式电话装置以及使用压电振荡器的电子设备
CN1694248A (zh) 半导体器件及其制造方法
CN1599047A (zh) 半导体集成电路器件的制造方法
CN1279597C (zh) 半导体集成电路器件的制造方法
CN1220773A (zh) 膜载带、半导体组装体、半导体装置及其制造方法、安装基板和电子装置
CN1641873A (zh) 多芯片封装、其中使用的半导体器件及其制造方法
CN1111906C (zh) 塑料封装的半导体器件及其制造方法
CN1574302A (zh) 半导体器件
CN1574323A (zh) 半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA PREFECTURE, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20101020

Address after: Kanagawa

Patentee after: Renesas Electronics Corp.

Address before: Tokyo, Japan

Patentee before: Renesas Technology Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corp.

Address before: Kanagawa

Patentee before: Renesas Electronics Corp.

CP02 Change in the address of a patent holder
CX01 Expiry of patent term

Granted publication date: 20071010

CX01 Expiry of patent term