JP4945508B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4945508B2
JP4945508B2 JP2008122984A JP2008122984A JP4945508B2 JP 4945508 B2 JP4945508 B2 JP 4945508B2 JP 2008122984 A JP2008122984 A JP 2008122984A JP 2008122984 A JP2008122984 A JP 2008122984A JP 4945508 B2 JP4945508 B2 JP 4945508B2
Authority
JP
Japan
Prior art keywords
lead
sealing portion
chip
qfn
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2008122984A
Other languages
English (en)
Other versions
JP2008227531A (ja
JP2008227531A5 (ja
Inventor
好彦 嶋貫
義弘 鈴木
孝司 土屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2008122984A priority Critical patent/JP4945508B2/ja
Publication of JP2008227531A publication Critical patent/JP2008227531A/ja
Publication of JP2008227531A5 publication Critical patent/JP2008227531A5/ja
Application granted granted Critical
Publication of JP4945508B2 publication Critical patent/JP4945508B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/424—Cross-sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/016—Manufacture or treatment using moulds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07351—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
    • H10W72/07352—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting changes in structures or sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/321—Structures or relative sizes of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/127—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed characterised by arrangements for sealing or adhesion
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体装置技術に関し、特に、搭載可能チップサイズの拡大化に適用して有効な技術に関する。
小型化を図った半導体装置として、ＱＦＮ（Quad Flat Non-leaded Package) と呼ばれる半導体チップより若干大きい程度の小型半導体パッケージが開発されており、樹脂モールドによって形成された封止部の裏面の周縁部に外部端子となる複数のリードが露出して配置され、このような構造の半導体パッケージは、ペリフェラル形と呼ばれている。
ＱＦＮの構造については、例えば、非特許文献１に記載されている。
株式会社プレスジャーナル１９９８年７月２７日発行、「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ増刊号' ９９半導体組立・検査技術」、５３〜５７頁
ＱＦＮでは、各リードが封止部の裏面に露出しており、それぞれのリードと封止用樹脂との接合面積が非常に少ないため、したがって、各リードと封止部との接合強度を高めるための工夫が種々考案されている。
また、ＱＦＮでは、図１４の比較例に示すように、各リード１ａの封止部３の裏面３ａに露出して、外部端子として機能する被実装面１ｄの延在方向の長さ（Ｐ）は、その反対側に位置しており、樹脂封止部によって覆われている封止部形成面１ｇの長さ（Ｑ）と比べて、Ｑ≧Ｐの関係にある。
これは、各リード１ａの封止部形成面１ｇにはリード切断時のワイヤ接合部への応力付与を防止するとともに各リードの水平方向に対しての引き抜き強度を増加させるための複数の凹部１ｍが形成されており、したがって、封止部形成面１ｇの長さ（Ｑ）が長くなり、その結果、Ｑ≧Ｐの関係となっている。
このような状況において顧客からの要求などにより、パッケージサイズを変えずにさらに大きな半導体チップを搭載しようとした際、被実装面１ｄの延在方向の長さ（Ｐ）は、パッケージサイズごとにＥＩＡＪ規格（Standards of Electronic Industries Association of Japan)で定められているため、パッケージサイズを固定させて考えると長さ（Ｐ）を短くすることはできない。
したがって、パッケージサイズを変えずにさらに大きな半導体チップの搭載ができないことが問題となる。
本発明の目的は、半導体装置において搭載可能チップサイズの拡大化を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、チップ支持面、及び前記チップ支持面とは反対側の裏面を有するチップ搭載部と、第１主面、前記第１主面に形成された複数のパッド、及び前記第１主面とは反対側の第２主面を有し、前記第２主面が前記チップ支持面と対向するように、前記チップ搭載部の前記チップ支持面上に搭載された半導体チップと、前記チップ搭載部の周囲に配置された複数のリードと、前記半導体チップの前記複数のパッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、上面、前記上面とは反対側の下面、及び前記上面と前記下面との間に位置する側面を有し、前記半導体チップ、前記複数のリード及び前記複数のワイヤを封止する封止部と、を含み、前記複数のリードのそれぞれは、封止部形成面と、前記封止部形成面とは反対側の被実装面と、前記封止部形成面と前記被実装面との間に位置し、かつ前記チップ搭載部と向かい合う内側端面と、前記封止部形成面と前記被実装面との間に位置し、かつ前記内側端面とは反対側の外側端面と、前記封止部形成面と前記被実装面との間に位置し、かつ前記内側端面と前記外側端面との間に位置するリード側面と、前記封止部形成面と前記内側端面とが交わる第１内側端部と、前記被実装面と前記内側端面とが交わる第２内側端部とを有しており、前記ワイヤは、前記リードの前記封止部形成面に接続されており、前記複数のリードのそれぞれの前記被実装面は、前記封止部の前記下面から露出しており、前記第１内側端部は、前記第２内側端部よりも前記外側端面側に位置しており、前記複数のリードのそれぞれは、前記封止部形成面における前記リードの延在方向と交差する方向の幅が、前記被実装面における前記リードの延在方向と交差する方向の幅よりも広いものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
パッケージサイズを変えることなく搭載可能チップサイズの拡大化を図ることができ、より大きな半導体チップを搭載することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なも
のではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１、図２に示す本実施の形態１の半導体装置は、図７に示すリードフレーム１を用いて組み立てられ、かつこのリードフレーム１の片方の面側に樹脂モールディングによって封止部３が形成された片面モールドの樹脂封止型の小型半導体パッケージであり、さらに、封止部３の裏面３ａの周縁部に複数のリード１ａの被実装面１ｄを露出させて配置したペリフェラル形のものでもあり、前記半導体装置の一例として、ＱＦＮ５を取り上げて説明する。
したがって、ＱＦＮ５の各リード１ａは、封止部３に埋め込まれたインナリードと、封止部３の裏面３ａの周縁部に露出するアウタリードとの両者の機能を兼ねている。
なお、図２に示すＱＦＮ５は、チップ搭載部であるタブ１ｂが、その裏面１ｌがハーフエッチングなどの加工で削られてリード１ａの半分程度の厚さに形成されており、したがって、タブ１ｂの裏面１ｌ側にも封止用樹脂がまわり込んで樹脂モールディングが行われたものである。つまり、ＱＦＮ５は、タブ１ｂが封止部３に埋め込まれたタブ埋め込み構造のものであるが、タブ１ｂの裏面１ｌが封止部３の裏面３ａに露出するタブ露出構造であってもよい。
さらに、ＱＦＮ５は、タブ１ｂの大きさが半導体チップ２の大きさより小さい小タブ構造のものであるが、ＱＦＮ５は、小タブ構造に限らず、タブ１ｂの大きさが半導体チップ２と同等か、またはそれ以上であってもよい。
図１、図２に示すＱＦＮ５の構成について説明すると、半導体チップ２を支持するチップ支持面１ｃを備え、かつこのチップ支持面１ｃに半導体チップ２が搭載されたタブ１ｂと、半導体チップ２が樹脂封止されて形成された封止部３と、タブ１ｂを支持するタブ吊りリード１ｅと、封止部３の裏面３ａの周縁部に露出する被実装面１ｄとその反対側に配置されるとともに封止部３の側面３ｂに接触する封止部形成面１ｇとを有した複数のリード１ａと、半導体チップ２の表面電極であるパッド２ａとこれに対応するリード１ａとを接続する複数のワイヤ４とからなり、複数のリード１ａのうち、対向して配置されたリード１ａ同士における封止部形成面１ｇの内側端部１ｈ間の長さ（Ｍ）が被実装面１ｄの内側端部１ｈ間の長さ（Ｌ）より長くなるように形成されている。
すなわち、図２に示すように、各リード１ａが、それぞれ対向するリード１ａ間で、長さ（Ｍ）＞長さ（Ｌ）となるように形成されている。
また、各リード１ａにおいて封止部形成面１ｇの長さ（Ｑ）＜被実装面１ｄの長さ（Ｐ）となっている。
これにより、各リード１ａの封止部形成面１ｇの内側端部１ｈによって囲まれて形成されるチップ搭載領域を拡大することができ、その結果、パッケージサイズを変えることなく搭載可能チップサイズの拡大化を図ることができる。
したがって、より大きな半導体チップ２を搭載することができる。
ここで、図２に示す本実施の形態１のＱＦＮ５と、図１４に示す比較例のＱＦＮ型半導体装置とで、それぞれの搭載可能チップサイズの最大値を比較すると、まず、図１４の比較例のＱＦＮ型半導体装置では、対向して配置されたリード１ａ同士の被実装面１ｄの内側端部１ｈ間の長さ（Ｌ）を３ｍｍとすると、封止部形成面１ｇの内側端部１ｈ間の長さ（Ｍ）は２.9ｍｍであり、ダイボンダの搭載精度を考慮すると、半導体チップ２の縁から0.１ｍｍのマージンが必要であり、搭載可能チップサイズの最大値（Ｎ）は、長さ（Ｍ）−0.２ｍｍより２.7ｍｍ（２.7ｍｍ×２.7ｍｍのこと）となる。
これに対して、本実施の形態１の図２に示すＱＦＮ５の場合、パッケージサイズは同じとして、対向して配置されたリード１ａ同士の被実装面１ｄの内側端部１ｈ間の長さ（Ｌ）を同じく３ｍｍとすると、封止部形成面１ｇの内側端部１ｈ間の長さ（Ｍ）は３.2ｍｍであり、その結果、搭載可能チップサイズの最大値（Ｎ）は、３.0ｍｍ（３.0ｍｍ×３.0ｍｍのこと）となる。
したがって、パッケージサイズを同じとしても、本実施の形態１の図２に示すＱＦＮ５の方が、図１４に示す比較例のＱＦＮ型半導体装置よりも大きな半導体チップ２を搭載できる。
また、図２に示す本実施の形態１のＱＦＮ５によれば、各リード１ａの封止部形成面１ｇの内側端部１ｈによって囲まれて形成されるチップ搭載領域を拡大することができるため、ダイボンディングの際のボンディング精度を緩和することができる。
さらに、リード１ａの封止部形成面１ｇ側の内側端部１ｈが被実装面１ｄ側の内側端部１ｈより半導体チップ２から逃げる方向に位置されているため、大きな半導体チップ２を搭載している場合に、レジン注入圧力によってチップ上下動が起こった際にもリード１ａと半導体チップ２との接触を防ぐことができ、チップ損傷を低減できる。
なお、図２に示すＱＦＮ５では、図４、図５に示すように、各リード１ａにおいてボンディングポイント１ｆより外側で、かつモールドライン１ｋより内側の領域に１つの凹部１ｍが形成されている。
この凹部１ｍは、リード切断工程でリード切断時にそのストレスがリード１ａに付与された際に、ストレスを受ける箇所であり、凹部１ｍが形成されていることによってワイヤ接合部にストレスが付与されるのを防ぐことができ、リード１ａ切断時のワイヤ４の断線を防ぐことができる。
さらに、凹部１ｍが形成されていることにより、リード１ａのパッケージ水平方向に対しての引き抜き強度を向上できる。
また、図２に示すＱＦＮ５では、図３、図４および図６に示すように封止部形成面１ｇの少なくとも一部の幅が被実装面１ｄの幅より広く形成されている。つまり、図６に示すように、下側に配置される被実装面１ｄの幅より上側の封止部形成面１ｇの幅が広く形成され、リード厚み方向に対して逆台形形状を有している。
これにより、リード１ａのパッケージ垂直方向に対しての引き抜き強度を向上できる。
また、図２に示すように、半導体チップ２は、タブ１ｂのチップ支持面１ｃ上にダイボンド材（例えば、銀ペーストなど）によって固定されている。
さらに、ＱＦＮ５の封止部３の裏面３ａの周縁部に並んで配置された外部端子であるリード１ａの被実装面１ｄには、厚さ１０μｍ程度の半田メッキ層６が形成されている。
また、タブ１ｂ、タブ吊りリード１ｅおよび各リード１ａは、例えば、銅などの薄板材によって形成され、その厚さは、0.１５〜0.２ｍｍ程度である。
さらに、半導体チップ２のパッド２ａとこれに対応するリード１ａとを接続するワイヤ４は、例えば、金線などである。
また、封止部３は、モールド方法による樹脂封止によって形成され、その際用いられる封止用樹脂は、例えば、熱硬化性のエポキシ樹脂などである。
次に、本実施の形態１によるＱＦＮ５（半導体装置）の製造方法について説明する。
まず、半導体チップ２を支持可能なタブ１ｂと、タブ１ｂを支持するタブ吊りリード１ｅと、タブ１ｂの周囲に配置された複数のリード１ａとを有し、かつ対向して配置されたリード１ａ同士の封止部形成面１ｇの内側端部１ｈ間の長さが、被実装面１ｄの内側端部１ｈ間の長さより長く形成された図７に示すリードフレーム１を準備する。
すなわち、図２に示すように、各リード１ａがそれぞれ封止部形成面１ｇの長さ（Ｑ）＜被実装面１ｄの長さ（Ｐ）となったリードフレーム１を準備する。
また、リードフレーム１には、図７に示すようにタブ１ｂおよびその周囲のリード１ａを区画する切断部１ｊが形成されている。なお、図７に示す点線部は、モールド後のモールドライン１ｋである。
さらに、リードフレーム１は、１枚のリードフレーム１から複数個のＱＦＮ５を製造することが可能な短冊状の細長い多連のものであり、さらに、１枚のリードフレーム１上でマトリクス配列でＱＦＮ５を製造可能とし、したがって、１枚のリードフレーム１には、１個のＱＦＮ５に対応したパッケージ領域がマトリクス配列で複数個形成されている。
また、リードフレーム１は、例えば、銅（Ｃｕ）などによって形成された薄板材であり、その厚さは、例えば、0.１５〜0.２ｍｍ程度であるが、前記材料や前記厚さなどは、これらに限定されるものではない。
その後、主面２ｂに半導体集積回路が形成された半導体チップ２を準備し、複数のリード１ａそれぞれの封止部形成面１ｇの内側端部１ｈによって囲まれた領域内のタブ１ｂ上に半導体チップ２を配置する。
その後、この半導体チップ２の裏面２ｃとタブ１ｂのチップ支持面１ｃとを接合するダイボンディング（ペレットボンディングまたはチップマウントともいう）を行う。
すなわち、リードフレーム１のタブ１ｂのチップ支持面１ｃに半導体チップ２を搭載する。
その際、リードフレーム１のタブ１ｂにダイボンド材（例えば、銀ペーストなど）を介して主面２ｂを上方に向けて半導体チップ２を固定する。
続いて、図２に示すように、半導体チップ２のパッド２ａとこれに対応する図４に示すリード１ａの封止部形成面１ｇのボンディングポイント１ｆ付近とをボンディング用のワイヤ４によってワイヤボンディングして接続する。
その後、樹脂モールディング（ここでは、トランスファーモールディング）によって半導体チップ２および複数のワイヤ４を樹脂封止してリードフレーム１の封止部形成面１ｇ側に封止部３を形成する（片面モールドを行う）。
その際、封止部３の裏面３ａの周縁部に複数のリード１ａの被実装面１ｄが露出して並ぶように樹脂モールディングを行う。
ここでは、成形金型８（図３５参照）のキャビティ８ｃとＱＦＮ５とが１対１に対応した個片モールドタイプの前記成形金型８を用いて樹脂モールディングを行う。
これによって、リードフレーム１上に複数の封止部３がマトリクス配置で形成される。
その後、封止部３から突出する各リード１ａおよびタブ吊りリード１ｅをリードフレーム１から切断分離するリード切断（個片化）を行う。
ここでは、リードフレーム１の切断部１ｊに沿って各リード１ａを切断し、図２に示すＱＦＮ５を取得する。
次に本実施の形態１の変形例のＱＦＮ５について説明する。
図８、図９は、変形例のＱＦＮ５を示すものであり、また、図１０〜図１２は、変形例のＱＦＮ５の各リード１ａの形状を示すものである。
すなわち、図８、図９に示すＱＦＮ５は、図２に示すＱＦＮ５とほぼ同じ構造であるが、相違点は、各リード１ａの封止部形成面１ｇの形状であり、各リード１ａの封止部形成面１ｇの内側端部１ｈに図１２に示すような切り欠き部１ｉが形成されている。
つまり、各リード１ａの封止部形成面１ｇの内側コーナ部に封止部形成面１ｇより下がった段差部を有する切り欠き部１ｉが設けられている。
この切り欠き部１ｉを設けたことにより、対向して配置されたリード１ａ同士の封止部形成面１ｇの内側端部１ｈ間の長さ（Ｍ）が、被実装面１ｄの内側端部１ｈ間の長さ（Ｌ）より長く形成されており、図２に示すＱＦＮ５と同様に、各リード１ａが、封止部形成面１ｇの長さ（Ｑ）＜被実装面１ｄの長さ（Ｐ）となっている。
なお、図９に示す変形例のＱＦＮ５では、各リード１ａにおいて封止部形成面１ｇから一段下がった切り欠き部１ｉにワイヤ４を接続している。
したがって、図１３に示すように、ワイヤボンディング時にリード１ａの切り欠き部１ｉにボンディングツールであるキャピラリ７が入り込めるように、半導体チップ２の端部
とキャピラリ７との間隔（Ｑ）を見極めて搭載可能チップサイズを設定する必要がある。
例えば、図２に示すＱＦＮ５とパッケージサイズを同じとして、かつ前記間隔（Ｑ）を見極めて（例えば、Ｑ＝０.0５ｍｍ程度として）搭載可能チップサイズを算出する。まず、図９に示すように、対向して配置されたリード１ａ同士の被実装面１ｄの内側端部１ｈ間の長さ（Ｌ）を同じく３ｍｍとすると、封止部形成面１ｇの内側端部１ｈ間の長さ（Ｍ）は３.8４であり、ダイボンダの搭載精度とワイヤボンダのボンダビリティを考慮すると、例えば、半導体チップ２の縁から0.３２ｍｍのマージンが必要であり、搭載可能チップサイズの最大値（Ｎ）は、長さ（Ｍ）−0.６４より３.2ｍｍ（３.2ｍｍ×３.2ｍｍのこと）となる。
この場合、リード１ａの封止部形成面１ｇの内側端部１ｈに切り欠き部１ｉが形成されているため、図２のＱＦＮ５と比較してもさらに大きな半導体チップ２を搭載することが可能になる。
なお、図９に示す変形例のＱＦＮ５のその他の構造および組み立て方法ならびにその他の作用効果については、図２に示すＱＦＮ５のものと同様であるため、その重複説明は省略する。
（実施の形態２）
本実施の形態２は、実施の形態１で説明したＱＦＮ５とほぼ同様の構造のＱＦＮ９について説明するものである。
図１５は、図１６に示すタブ１ｂが半導体チップ２の主面２ｂより小さく形成された小タブ構造で、かつタブ１ｂの裏面１ｌ側に封止部３の一部が配置されたタブ埋め込み構造のＱＦＮ９において、このＱＦＮ９の組み立てにおける樹脂モールディング時のレジン（封止用樹脂）の流動状態を示したものである。すなわち、チップサイズが大きくなると、半導体チップ２の裏面２ｃ側においてタブ１ｂの側面とリード１ａとの間の領域に封止用樹脂が回り込みにくくなるが、本実施の形態２のＱＦＮ９は、図１６に示すようにタブ１ｂの裏面１ｌをハーフエッチングなどで薄く加工して、樹脂モールディング時にタブ１ｂの裏面１ｌ側にも封止用樹脂を周り込ませるものである。
これによって、タブ１ｂの裏面１ｌ側で図１５に示すようなレジン流動方向１０に沿って封止用樹脂が流れ、その結果、チップ裏面におけるタブ１ｂの側面とリード１ａとの間の領域に封止用樹脂を回り込ませることができ、前記領域におけるボイドの発生を防ぐことができる。
なお、タブ１ｂの裏面１ｌを薄くする加工方法としては、コイニング加工を採用してもよい。また、図１５および図１６に示すＱＦＮ９では、タブ上げ加工は施されていないため、タブ１ｂのチップ搭載側の面であるチップ支持面１ｃと、各リード１ａの封止部形成面１ｇとは同じ高さに配置されている。
次に、図１７に示す変形例のＱＦＮ９は、タブ上げ加工が施されたタブ埋め込み構造のものであり、タブ１ｂのチップ支持面１ｃが、リード１ａの封止部形成面１ｇよりチップ主面側の方向に遠ざかった位置に配置されている。この場合も、図１５に示すＱＦＮ９と同様にタブ１ｂの裏面１ｌ側においてレジン流動方向１０に沿って封止用樹脂が流れるため、チップ裏面におけるタブ１ｂの側面とリード１ａとの間の領域に封止用樹脂を回り込ませることができ、前記領域におけるボイドの発生を防ぐことができる。
したがって、チップ端部がリード１ａに近づいているような大きなサイズの半導体チップ２を搭載したＱＦＮ９では、タブ１ｂを薄くすることやタブ上げ加工を施すことが、チップ裏面でのタブ１ｂの側面に形成されるボイドの低減化に有効である。
次に、本実施の形態２のＱＦＮ９のリード形状について説明する。
図１８〜図２０に示すリード１ａは、実施の形態１のＱＦＮ５のリード１ａと同様の形状であり、封止部形成面１ｇのワイヤ接合箇所に相当するボンディングポイント１ｆより外側に１つの窪みである凹部１ｍが形成されている。この凹部１ｍは、樹脂モールディング後のリード切断時にリード１ａのワイヤ接合箇所にかかる応力を緩和する応力緩和手段であり、前記応力をワイヤ接合箇所の外側の凹部１ｍに集中させて凹部１ｍより内側のワイヤ接合箇所には応力がかからないようにし、これにより、ワイヤ剥がれやワイヤ切断を防ぐことができる。
なお、１つのリード１ａの封止部形成面１ｇにおいて凹部１ｍは１つ形成されていることが好ましい。すなわち、封止部形成面１ｇのボンディングポイント１ｆの周囲はボンディングエリアとして確保しなければならず、ボンディングエリアを除いて凹部１ｍを複数形成しようとするとそれぞれの凹部１ｍを十分深く形成するのが難しくなる。凹部１ｍは、その深さが浅くなると封止用樹脂と凹部１ｍの接合力が弱まり、応力緩和の作用も小さくなる。
また、凹部１ｍを深く形成しようとすると、加工上、凹部１ｍの幅をある程度確保しなければならず、封止部形成面１ｇのボンディングエリア以外の領域で凹部２個分の領域を確保するのは非常に困難となる。
さらに、ＱＦＮ９のワイヤボンディングでは、図３６に示すように、半導体チップ側に１ｓｔボンディングを行い、リード側に２ｎｄボンディングを行っており、その際、２ｎｄボンディングは、１ｓｔボンディングのように、金線（ワイヤ４）のボールを押し付けて接続する方法とは異なり、ワイヤ４を潰して切ってリード１ａに接続するため、１ｓｔボンディングの領域よりは広い面積の領域が必要になる。
したがって、応力緩和の効果を十分に得るためには、１つのリード１ａで１つの凹部１ｍを形成することが好ましい。
次に、ＱＦＮ９のリード１ａでは、封止部形成面１ｇに、リード１ａの延在方向に直角な方向に対して封止部形成面１ｇの幅より小さな幅の凹部１ｍが形成されている。つまり、凹部１ｍはリード１ａの両側面まで至らず、封止部形成面１ｇ内で終端しており、図１９に示すように凹部１ｍのリード１ａの幅方向の両端部には端部肉部１ｎが形成されている。
凹部１ｍのリード幅方向の両端に端部肉部１ｎが形成されていることにより、リード１
ａの強度を確保して樹脂モールディング時のリード１ａの変形を防止することができる。
すなわち、ＱＦＮ９の組み立ての樹脂モールディング工程で、図３８に示すようにフィルム１１を用いた樹脂モールディングを採用する際には、各リード１ａの被実装面１ｄに封止用樹脂が回り込まないように、リード下にフィルム１１を配置して成形金型８のクランプによってフィルム１１に各リード１ａを潜り込ませて、この状態で樹脂モールディングを行う。
その際、各リード１ａの強度が弱いと、成形金型８のクランプ時の反力によってリード１ａが変形してしまうという不具合が発生するが、図１９に示すリード形状のように、凹部１ｍのリード幅方向の両端に端部肉部１ｎが形成されていることにより、リード１ａの強度を確保して樹脂モールディング時のリード１ａの変形を防ぐことができる。
また、ＱＦＮ９のリード１ａは、図１９に示すように、チップ側に配置されるワイヤ接合部１ｑと、封止部３の側面３ｂの内側と外側とに跨がる基端部１ｐとを有しており、ワイヤ接合部１ｑにおける封止部形成面１ｇの幅は、基端部１ｐにおける封止部形成面１ｇの幅より広く形成されている。
すなわち、リード１ａにおいては、外側寄りの基端部１ｐとこれより内側のワイヤ接合部１ｑとで、その封止部形成面１ｇの幅が異なっており、内側のワイヤ接合部１ｑの封止部形成面１ｇの方が幅が広い。つまり、封止部形成面１ｇの幅広の部分はリード１ａのチップ側端部から外側に向かって延在しているが、封止部３の側面３ｂの手前で終端しており、そこから基端部１ｐとなって封止部形成面１ｇの幅が狭くなっている。
これにより、リード１ａのその延在方向の引き抜き強度を高めることができ、リード１ａの封止部３からの脱落を防止することができる。
また、ワイヤ接合部１ｑでは、封止部形成面１ｇの方がその反対側の被実装面１ｄより幅広に形成されており、ワイヤ接合部１ｑにおけるリード１ａの幅方向の断面形状は、図２１に示すように、下底より上低の長さが長い逆向きの略台形形状を成している。
これにより、リード１ａのパッケージ厚さ方向に対する引き抜き強度を高めることができる。
また、本実施の形態２のＱＦＮ９のリード１ａは、そのリードパターンの加工において、エッチング加工を採用しており、エッチング加工の際にはリード１ａの表裏面の両側からエッチング液を塗布するため、表裏両面側からリード１ａを削ることになる。
したがって、図２１および図２２に示す各リードの断面形状において、各リード１ａの厚さ方向の中央付近に湾曲結合部１ｒが形成されており、この湾曲結合部１ｒによってリード１ａの強度の向上と引き抜き強度の向上を図ることができる。
なお、リードパターンの加工は、エッチング加工に限らず、プレス加工を採用してもよい。
次に、本実施の形態２の図２３〜図３４に示す種々の変形例のリード形状について説明する。
図２３〜図２５に示すリード１ａは、外形的には、図１８〜図２０に示すリード１ａと同じであり、図２５に示すように、リード１ａの延在方向の封止部形成面１ｇと被実装面１ｄとにおいてそれぞれのモールドライン１ｋからチップ側端部までの長さが、長さ（Ｒ）＜長さ（Ｐ）となっており、さらに、ワイヤ接合部１ｑの封止部形成面１ｇに、図１９に示すような凹部１ｍが形成されていないものであり、封止部形成面１ｇが平坦面のみとなっている。このリード形状は、樹脂モールディング後のリード切断工程で、パンチによる切断ではなく、図３７に示すようなブレード１２を用いたダイシング切断を採用した場合に有効な形状である。
すなわち、ダイシング切断は、パンチ切断に比較してリード切断時にリード１ａにかかる応力が小さいため、ワイヤ接合箇所に与えるダメージも小さく、したがって、応力緩和手段である凹部１ｍを設けなくても済む。
その結果、リード１ａのワイヤ接合部１ｑの封止部形成面１ｇにおいてボンディング領域を広く確保することができ、２ｎｄボンディングを打ち易くすることができる。
なお、ダイシング切断を行う場合は、樹脂モールディングが一括モールド、すなわち、図３７に示すような複数のデバイス領域を成形金型８の１つのキャビティ８ｃで覆って樹脂モールディングする場合である。
次に、図２６〜図２８に示す変形例のリード形状は、各リード１ａに対してそのワイヤ接合部１ｑの両側面にそれぞれ応力緩和手段として凹部１ｍを形成したものである。
すなわち、リード１ａのワイヤ接合部１ｑにおいて、封止部形成面１ｇの凹部１ｍと両側面の凹部１ｍとで合計３つの凹部１ｍが形成されており、リード１ａのワイヤ接合部１ｑのボンディングポイント１ｆより外側領域の断面積を十分に小さくできるため、パンチによるリード切断の際のボンディング領域にかかる応力を十分に小さくしてリード切断時のワイヤ剥がれやワイヤ切断などの不具合の発生を防ぐことができる。
なお、応力緩和手段としては、各リード１ａにおいて、そのボンディングポイント１ｆより外側箇所にリード１ａの断面積を小さくするような形状を有していればよく、例えば、凹部１ｍやスリットまたは切り欠きなどである。
次に、図２９〜図３１に示す変形例のリード形状は、封止部形成面１ｇを平坦面とし、かつ各リード１ａに対してそのワイヤ接合部１ｑの両側面にそれぞれ応力緩和手段である凹部１ｍを形成したものである。
これにより、封止部形成面１ｇには凹部１ｍが形成されずに平坦面のみであるため、ボンディング領域を広く確保することができるとともに、リード切断時の応力は両側面に形成された凹部１ｍによって緩和することができる。
また、図３２〜図３４に示す変形例のリード形状は、封止部形成面１ｇを平坦面とし、かつ各リード１ａに対してそのワイヤ接合部１ｑの両側面にそれぞれ応力緩和手段である凹部１ｍを２つずつ形成したものである。
これにより、ボンディング領域を広く確保しつつ、リード切断時の応力をさらに緩和することができる。
次に、本実施の形態２の半導体装置の製造方法について説明する。
まず、図３５を用いて個片モールドタイプのＱＦＮ９の組み立てについて説明する。
ステップＳ１に示すように、半導体チップ２を支持可能なタブ１ｂと、タブ１ｂを支持するタブ吊りリード１ｅと、タブ１ｂの周囲に配置され、かつ被実装面１ｄおよび封止部形成面１ｇを有する複数のリード１ａとを有しており、さらに対向して配置されたリード１ａ同士の封止部形成面１ｇの内側端部１ｈ間の長さが、被実装面１ｄの内側端部１ｈ間の長さより長く形成され、かつ各リード１ａに応力緩和手段である凹部１ｍが設けられたリードフレーム１を準備する。
すなわち、図２に示すように各リード１ａがそれぞれ封止部形成面１ｇの長さ（Ｑ）＜被実装面１ｄの長さ（Ｐ）となったリードフレーム１を準備する。
なお、リードフレーム１は、１枚のリードフレーム１から複数個のＱＦＮ９を製造することが可能な短冊状の細長い多連のものであり、さらに、１枚のリードフレーム１上でマトリクス配列でＱＦＮ９を製造可能とし、したがって、１枚のリードフレーム１には、１個のＱＦＮ９に対応したパッケージ領域がマトリクス配列で複数個形成されている。
その後、ステップＳ２に示すダイボンディングを行う。
ここでは、主面２ｂに半導体集積回路が形成された半導体チップ２を準備し、複数のリード１ａそれぞれの封止部形成面１ｇの内側端部１ｈによって囲まれた領域内のタブ１ｂ上に半導体チップ２を配置する。
その後、この半導体チップ２の裏面２ｃとタブ１ｂのチップ支持面１ｃとを接合するダイボンディング（ペレットボンディングまたはチップマウントともいう）を行う。
すなわち、リードフレーム１のタブ１ｂのチップ支持面１ｃに半導体チップ２を搭載する。
その際、リードフレーム１のタブ１ｂにダイボンド材（例えば、銀ペースト、ボンディングフィルム（接着テープ）など）を介して主面２ｂを上方に向けて半導体チップ２を固定する。
続いて、ステップＳ３に示すワイヤボンディングを行う。
ここでは、半導体チップ２のパッド２ａと、これに対応する図１９に示すリード１ａの凹部１ｍより内側領域の封止部形成面１ｇのボンディングポイント１ｆ付近とを金線などの導電性のワイヤ４によってワイヤボンディングして接続する。
その際、まず、半導体チップ２のパッド２ａとワイヤ４とを接続する１ｓｔボンディングを行い、その後、ワイヤ４と、リード１ａのワイヤ接合部１ｑの封止部形成面１ｇの凹部１ｍより内側のボンディングポイント１ｆ付近とを接続する２ｎｄボンディングを行う。
前記２ｎｄボンディングでは、図３６に示すように、ワイヤ４を潰して切ってリード１ａに接続するため、１ｓｔボンディングの領域よりは広い面積のボンディング領域が必要になるが、本実施の形態２のリード１ａの場合、リード１ａの封止部形成面１ｇに凹部１ｍが１つしか形成されていないため、２ｎｄボンディングの領域を確保し易く、２ｎｄボンディングを容易に行うことができる。
その後、ステップＳ４のトランスファーモールディングを行う。ここでは、成形金型８のキャビティ８ｃとＱＦＮ９とが１対１に対応した個片モールドタイプの前記成形金型８を用いて樹脂モールディングを行う。
その際、封止部３の裏面３ａの周縁部に複数のリード１ａの被実装面１ｄが露出して並ぶように樹脂モールディングを行う。これによって、半導体チップ２および複数のワイヤ４を樹脂封止してリードフレーム１の封止部形成面１ｇ側に封止部３を形成する（片面モールドを行う）。
これによって、リードフレーム１上に複数の封止部３がマトリクス配置で形成される。
その後、ステップＳ５の外装メッキを行って、リード１ａの被実装面１ｄに半田メッキ層６を形成する。
その後、ステップＳ６のマークを行ってＱＦＮ９の封止部３などに所望のマークを付す。
その後、ステップＳ７の切断を行ってＱＦＮ９の個片化を行う。
その際、それぞれのリード１ａの応力緩和手段である凹部１ｍより外側箇所を切断金型１３で挟持し、この状態で封止部３から突出する各リード１ａをパンチによって切断してリードフレーム１から分離する（個片化する）。
切断時には、凹部１ｍが形成されている箇所、すなわちリード１ａのワイヤ接合部１ｑの断面積が最も小さい箇所に応力が集中する。その際、凹部１ｍが２ｎｄボンディングのワイヤ接合箇所より外側に位置しているため、切断時の応力は凹部１ｍに集中し、したがって、リード切断時のワイヤ剥がれやワイヤ切断などの不具合の発生を防ぐことができる。
これにより、リード切断を終了し、ステップＳ８に示すＱＦＮ９の製品完成となる。
次に、図３７を用いて一括モールドタイプのＱＦＮ９の組み立てについて説明する。
なお、複数のデバイス領域を成形金型８の１つのキャビティ８ｃで覆って樹脂モールディングを行う一括封止では、リード切断をダイシングによって行う。ダイシングによるリード切断では、切断時のリード１ａにかかる応力がパンチ切断よりは小さいため、リード１ａの形状としては、図２４に示すような封止部形成面１ｇが平坦面のみのものを採用することも可能であるが、ここでは、図１９に示す封止部形成面１ｇに１つの凹部１ｍが形成されたリード１ａを採用する場合を説明する。
まず、ステップＳ１１に示すように、半導体チップ２を支持可能なタブ１ｂと、タブ１ｂを支持するタブ吊りリード１ｅと、タブ１ｂの周囲に配置され、かつ被実装面１ｄおよび封止部形成面１ｇを有する複数のリード１ａとを有しており、さらに対向して配置されたリード１ａ同士の封止部形成面１ｇの内側端部１ｈ間の長さが、被実装面１ｄの内側端部１ｈ間の長さより長く形成され、かつ各リード１ａの封止部形成面１ｇに、リード１ａの延在方向に直角な方向に対して封止部形成面１ｇの幅より小さな幅の応力緩和手段である凹部１ｍが設けられたリードフレーム１を準備する。
すなわち、図２に示すように、各リード１ａがそれぞれ封止部形成面１ｇの長さ（Ｑ）＜被実装面１ｄの長さ（Ｐ）となっており、さらに、各凹部１ｍのリード幅方向の両端には、図１９に示す端部肉部１ｎが形成されたリードフレーム１を準備する。
なお、リードフレーム１は、１枚のリードフレーム１から複数個のＱＦＮ９を製造することが可能な短冊状の細長い多連のものであり、さらに、１枚のリードフレーム１上でマトリクス配列でＱＦＮ９を製造可能とし、したがって、１枚のリードフレーム１には、１個のＱＦＮ９に対応したパッケージ領域がマトリクス配列で複数個形成されている。
その後、ステップＳ１２に示すダイボンディングを行う。
ここでは、主面２ｂに半導体集積回路が形成された半導体チップ２を準備し、図２に示す複数のリード１ａそれぞれの封止部形成面１ｇの内側端部１ｈによって囲まれた領域内のタブ１ｂ上に半導体チップ２を配置する。
その後、この半導体チップ２の裏面２ｃとタブ１ｂのチップ支持面１ｃとを接合するダイボンディング（ペレットボンディングまたはチップマウントともいう）を行う。
すなわち、リードフレーム１のタブ１ｂのチップ支持面１ｃに半導体チップ２を搭載する。
その際、リードフレーム１のタブ１ｂにダイボンド材（例えば、銀ペーストなど）を介して主面２ｂを上方に向けて半導体チップ２を固定する。
続いて、ステップＳ１３に示すワイヤボンディングを行う。
ここでは、半導体チップ２のパッド２ａと、これに対応する図１９に示すリード１ａの凹部１ｍより内側領域の封止部形成面１ｇのボンディングポイント１ｆ付近とを金線などの導電性のワイヤ４によってワイヤボンディングして接続する。
その際、まず、半導体チップ２のパッド２ａとワイヤ４とを接続する１ｓｔボンディングを行い、その後、ワイヤ４と、リード１ａのワイヤ接合部１ｑの封止部形成面１ｇの凹部１ｍより内側のボンディングポイント１ｆ付近とを接続する２ｎｄボンディングを行う。本実施の形態２のリード１ａの場合、リード１ａの封止部形成面１ｇに凹部１ｍが１つしか形成されていないため、２ｎｄボンディングの領域を確保し易く、２ｎｄボンディングを容易に行うことができる。
その後、ステップＳ１４のモールドを行う。ここでは、成形金型８の１つのキャビティ８ｃによって複数のデバイス領域を一括して覆って樹脂モールディングを行う一括モールドを行う。
その際、各デバイス領域では、封止部３の裏面３ａの周縁部に複数のリード１ａの被実装面１ｄが露出して並ぶように樹脂モールディングを行う。一括モールドの際には、まず、図３８に示すように、成形金型８の下型８ｂの金型面上にフィルム１１を配置して複数のデバイス領域を成形金型８の上型８ａの１つのキャビティ８ｃで覆った状態で型締め（クランプ）を行う。この型締めによって、図３８の部分拡大図に示すように、リード１ａの被実装面１ｄをフィルム１１に潜り込ませて樹脂成形を行う。これにより、裏面３ａの周縁部に複数のリード１ａの被実装面１ｄが露出して並ぶように一括封止部１４を形成する。
なお、リード１ａにおいて凹部１ｍのリード幅方向の両端に図１９に示す端部肉部１ｎが形成されていることにより、リード１ａの強度を確保することができ、成形金型８のク
ランプ時の反力によってリード１ａが変形してしまうという不具合の発生を防止できる。
モールド後、ステップＳ１５の外装メッキを行って、リード１ａの被実装面１ｄに半田メッキ層６を形成する。
その後、ステップＳ１６のマークを行ってそれぞれのＱＦＮ９の封止部３に相当する箇所に所望のマークを付す。
その後、ステップＳ１７の切断を行ってＱＦＮ９の個片化を行う。
その際、ここでは、ダイシングによって各リード１ａおよび一括封止部１４を切断してリードフレーム１から分離する。すなわち、ブレード１２を用いて各リード１ａおよび一括封止部１４を切断し、これによって個片化する。
なお、ブレード１２を用いたダイシングによる切断では、パンチ切断に比較してリード切断時にリード１ａにかかる応力が小さいため、ワイヤ接合箇所に与えるダメージも小さく、ワイヤ剥がれやワイヤ切断などの不具合の発生を防ぐことができる。
これにより、リード切断を終了し、ステップＳ１８に示すＱＦＮ９の製品完成となる。
（実施の形態３）
本実施の形態３は、ＱＦＮ構造の半導体装置において、放熱性を高める構造を説明するものである。すなわち、実施の形態１で説明したＱＦＮ５は、対向して配置されたリード１ａ同士における封止部形成面１ｇの内側端部１ｈ間の長さ（Ｍ）が被実装面１ｄの内側端部１ｈ間の長さ（Ｌ）より長くなるように形成され、したがって、長さ（Ｍ）＞長さ（Ｌ）であり、その結果、各リード１ａの封止部形成面１ｇの内側端部１ｈによって囲まれるチップ搭載領域を拡大することができ、パッケージサイズを変えることなく搭載可能チップサイズの拡大化を図るものであるが、このような半導体装置において、本実施の形態３のＱＦＮ１５は、図３９や図４１に示すように、チップ端部が各リード１ａに近づくぐらいに大きな半導体チップ２を搭載したものである。
この場合、半導体チップ２が大きくなるにつれてその放熱性も高める必要があるため、タブ１ｂを封止部３の裏面３ａから露出させるとともに、半導体チップ２とほぼ同じ大きさまで大きくした構造である。
図３９、図４０に示すＱＦＮ１５は、半導体チップ２より僅かに大きなタブ１ｂを採用して、このタブ１ｂを封止部３の裏面３ａに露出させたものであり、その結果、ＱＦＮ１５の放熱性を向上できる。
また、図４１、図４２に示すＱＦＮ１５は、半導体チップ２より僅かに小さなタブ１ｂを採用した場合であり、このタブ１ｂを封止部３の裏面３ａに露出させてＱＦＮ１５の放熱性を向上できる。
なお、図４３の部分拡大図に示すように、半導体チップ２がタブ１ｂの外側にオーバーハングする構造のＱＦＮ１５の場合には、半導体チップ２のタブ１ｂの端部からの突出した長さ（オーバーハング長さ：Ｒ）を、リード１ａの被実装面１ｄにおけるリード延在方向の長さ（Ｓ）以下とすることが望ましい。すなわち、（Ｒ）≦（Ｓ）にすることが望ましい。
これにより、半導体チップ２のタブ１ｂの端部からの突出長さを抑えることができ、その結果、チップ端部とリード１ａの内側端部１ｈとの間に隙間（Ｔ）を設けることができる。したがって、樹脂モールディング時に、半導体チップ２の裏面２ｃ側におけるタブ１ｂの側面にも封止用樹脂を回り込ませることができ、これにより、タブ１ｂの側面にボイドが形成されることを防止できる。
（実施の形態４）
本実施の形態４は、ＱＦＮ構造の半導体装置のさらに小型化を図る技術であり、主にＧＮＤ電位などの固定電位の安定化を図った半導体装置である。ここでは、一例として、高周波で動作する回路が組み込まれた半導体チップ２を有するＱＦＮ１６を取り上げて説明する。
すなわち、実施の形態１で説明した図２に示すＱＦＮ５は、対向して配置されたリード１ａ同士における封止部形成面１ｇの内側端部１ｈ間の長さ（Ｍ）が被実装面１ｄの内側端部１ｈ間の長さ（Ｌ）より長くなるように形成され、その結果、各リード１ａの封止部形成面１ｇの内側端部１ｈによって囲まれるチップ搭載領域を拡大することができ、パッケージサイズを変えることなく搭載可能チップサイズの拡大化を図るものであるが、このような半導体装置において、本実施の形態４のＱＦＮ１６は、リード１ａに割り当てるＧＮＤ端子などの共通端子を増やさずに、タブ吊りリード１ｅの一部を共通端子用の外部端子として用いてＧＮＤ電位などの固定電位の安定化を図るものである。
したがって、タブ吊りリード１ｅの一部をＧＮＤ用の外部端子として用いることにより、従来リード１ａに割り当てていたＧＮＤ用リードを空きリードにすることもでき、これにより、リード数を減らして半導体装置の小型化を図ることも可能である。
図４４、図４５に示すＱＦＮ１６は、図２に示すＱＦＮ５と同様に、対向して配置されたリード１ａ同士における封止部形成面１ｇの内側端部１ｈ間の長さ（Ｍ）が被実装面１ｄの内側端部１ｈ間の長さ（Ｌ）より長くなるように形成され、その結果、各リード１ａの封止部形成面１ｇの内側端部１ｈによって囲まれるチップ搭載領域を拡大することができるとともに、タブ吊りリード（吊りリード）１ｅの被実装面１ｎの反対側の面である上面１ｑの前記被実装面１ｎに対向する領域に、一端が半導体チップ２のパッド２ａに接続された導電性のワイヤ４の他端が接続されているものである。
すなわち、半導体チップ２のＧＮＤ用のパッド２ａとタブ吊りリード１ｅとをワイヤ４で接続したものであり、４本のタブ吊りリード１ｅそれぞれがタブ１ｂに連結されている
ため、４本のタブ吊りリード１ｅをＧＮＤ用の共通の外部端子として用いるものである。
その際、ワイヤ４のタブ吊りリード１ｅへの接続箇所は、タブ吊りリード１ｅの露出部１ｐの被実装面１ｎと対向する上面１ｑである。
すなわち、図４５に示すように、タブ吊りリード１ｅの板厚方向において偏心が行われていない箇所（例えば、板厚の変更や曲げ加工などが行われていない箇所）にワイヤ４を接続している。図４５に示すＱＦＮ１６は、タブ１ｂおよびタブ吊りリード１ｅの一部がハーフエッチングされたものであり、タブ吊りリード１ｅの板厚が変わっていない露出部１ｐにワイヤ４が接続されている。
なお、タブ吊りリード１ｅへのワイヤボンディングは、ワイヤボンディング時の安定性を向上させるために、タブ吊りリード１ｅのなるべく外側にボンディングすることが好ましい。これは、ワイヤボンディング時のヒートブロックを確実に露出部１ｐに密着させるためであり、これにより、ワイヤボンディング時の熱や超音波をタブ吊りリード１ｅの露出部１ｐから確実に伝えてタブ吊りリード１ｅへのワイヤボンディングを安定させることができる。
さらに、半導体チップ２の大形化にも対応し易くなるため、したがって、タブ吊りリード１ｅへのワイヤボンディングは、タブ吊りリード１ｅのなるべく外側に行うことが好ましい。
また、ＱＦＮ１６のタブ吊りリード１ｅの露出部１ｐの上面１ｑには、そのワイヤ４の接続箇所より外側にスリットである凹部１ｒが形成されている。この凹部１ｒは、図４６および図４７に示す樹脂モールディング後の構造においてリード切断を行う際に、タブ吊りリード１ｅの引きちぎりによる切断時のタブ吊りリード１ｅのワイヤ４の接続箇所にかかる応力を緩和するものである。
すなわち、タブ吊りリード１ｅの引きちぎりによる切断は、図４７に示すタブ吊りリード１ｅの切り欠き部１ｕに回転の応力を掛けて引きちぎるようにして切断するものであり、その際、凹部１ｒに切断時のリード厚さ方向のストレスを集中させてワイヤ４の接続箇所に切断ストレスが掛からないようにする。これにより、タブ吊りリード１ｅの切断時のワイヤ剥がれの発生を防ぐことができる。
さらに、凹部１ｒによって、タブ吊りリード１ｅ上のリークパスを長くすることができ、タブ吊りリード１ｅに沿って浸入する水を低減することができる。
また、タブ吊りリード１ｅの露出部１ｐのワイヤ４が接続する箇所より外側の両側面には、突起部１ｓが設けられている。この突起部１ｓは、凹部１ｒと同様にタブ吊りリード１ｅの引きちぎりによる切断時のタブ吊りリード１ｅのワイヤ４の接続箇所にかかる応力を緩和するものであるが、タブ吊りリード１ｅの切断時のリード水平方向のストレスを緩和させるものである。すなわち、タブ吊りリード１ｅの切断時にこの突起部１ｓがリード水平方向の切断ストレスを受けて、ワイヤ４の接続箇所には切断ストレスが掛からないようにするものである。
さらに、この突起部１ｓによってもタブ吊りリード１ｅ上のリークパスを長くすることができ、タブ吊りリード１ｅに沿って浸入する水を低減することができる。
また、図５０および図５１の変形例のＱＦＮ１６に示すように、タブ吊りリード１ｅの露出部１ｐの上面１ｑのワイヤ４の接続箇所の内側に、さらにもう１つの凹部１ｔを形成してもよい。このワイヤ４の接続箇所より内側に形成された凹部１ｔは、ＱＦＮ１６を実装基板１７（図５３参照）に実装した状態での信頼性テスト（温度サイクルテスト）時の熱応力を吸収するものであり、信頼性テスト時に熱応力がワイヤ４の接続箇所に掛かるのを防ぐことができる。
なお、本実施の形態４のＱＦＮ１６は、タブ吊りリード１ｅをＧＮＤ用の外部端子として使用する際に、リード１ａの本数を減らさないように、封止部３の裏面３ａの４つの角部の面取り部３ｃにタブ吊りリード１ｅの露出部１ｐの被実装面１ｎを配置している。
すなわち、元々ＱＦＮ構造の半導体装置では、タブ吊りリード１ｅは封止部３の角部に配置されているため、これを利用して封止部３の角部にタブ吊りリード１ｅの露出部１ｐの被実装面１ｎを配置し、この被実装面１ｎをＧＮＤ用の外部端子とすることにより、リード１ａの本数を減らさずに済む。言い換えると、タブ吊りリード１ｅをＧＮＤ用の外部端子として用いることにより、従来リード１ａに割り当てていたＧＮＤ用リードを空きリードにすることもでき、リード数を減らして半導体装置の小型化を図ることも可能である。
これによって、ＱＦＮ１６の実装面積を低減することができる。
また、図４８および図４９に示す変形例のＱＦＮ１６は、タブ１ｂの位置をリード１ａより高くしたタブ上げ加工を施した構造のものであり、これによって、タブ１ｂが封止部３によって封止されたタブ埋め込み構造となる。なお、図４４および図４５に示すＱＦＮ１６は、タブ１ｂの裏面１ｌがハーフエッチング加工されて薄く形成されたものであり、この場合にもタブ１ｂが封止部３によって封止されたタブ埋め込み構造となる。
このようにタブ埋め込み構造を採用することにより、タブ１ｂが封止部３の裏面３ａに露出していないため、図５３に示す実装基板１７において、ＱＦＮ実装時のタブ１ｂの下方に対応する領域にも配線を引き回すことができ、実装基板１７における配線の引き回しの自由度を向上できる。
次に、図５２および図５３を用いて、ＱＦＮ実装時の外部端子（リード１ａおよびタブ吊りリード１ｅ）と実装基板１７の端子１７ａとの配置関係について説明する。
まず、図５２に示すようにタブ吊りリード１ｅの露出部１ｐのリード延在方向の被実装面１ｎの長さ（Ｕ）は、タブ吊りリード１ｅの露出部１ｐの厚さより長いことが好ましい。一例としては、露出部１ｐの板厚（リードフレームの板厚）が0.２ｍｍの場合、Ｕ＝0.５５ｍｍである。ただし、露出部１ｐの厚さや長さ（Ｕ）はこれらの数値に限定されるものではない。
このようにタブ吊りリード１ｅの露出部１ｐの長さ（Ｕ）を長くすることにより、実装基板１７の端子１７ａとの接続面積が増えるため、ＱＦＮ１６の放熱性を向上できる。
ただし、タブ吊りリード１ｅの露出部１ｐの被実装面１ｎより内側領域において、隣接するリード１ａとの最短距離部は封止部３によって封止されている。すなわち、放熱性を考慮した場合、露出部１ｐの被実装面１ｎは内側に長く延在されている方が好ましいが、図５２に示すように、タブ吊りリード１ｅの両側には隣接するリード１ａが配置されているため、半田リークに注意しなければならない。
したがって、タブ吊りリード１ｅの被実装面１ｎより内側領域における隣接するリード１ａとの最短距離部を封止部３によって封止しておくことにより、実装基板１７への実装時の半田リークを防ぐことができる。
さらに、タブ吊りリード１ｅに隣接するリード１ａと接続する実装基板１７の端子１７ａは、図５３に示すようにその内側端部１７ｂがリード１ａの被実装面１ｄの内側端部１ｈと面一またはそれより外側に配置されることが好ましい。
すなわち、実装基板１７にＱＦＮ１６を実装した際に、実装基板１７の端子１７ａの内側端部１７ｂが、これに対応するリード１ａの被実装面１ｄの内側端部１ｈと面一かそれよりも外側に逃げて配置されていることにより、実装基板１７の端子１７ａがタブ吊りリード１ｅの露出部１ｐに接触する程度に近づくことを防止でき、実装基板１７への実装時の半田リークを防ぐことができる。
次に、本実施の形態４のＱＦＮ１６の電気的特性検査について説明する。
図５４および図５５は、ＱＦＮ１６の電気的特性検査の方法について示した図であり、検査の際には、図５６および図５７に示すように、ソケット１８の本体１８ａの位置決め台１８ｃにＱＦＮ１６を配置し、蓋部１８ｂを閉じてパッケージ押さえ１８ｄによってＱＦＮ１６を押さえ付けてソケット１８にＱＦＮ１６を装着する。
これにより、図５５に示すようにコンタクトピン１８ｅとタブ吊りリード１ｅの露出部１ｐの被実装面１ｎが接触して電気的特性検査を行うことができる。
その際、図５８に示すように、独立したＧＮＤ用のリード１ａからＧＮＤ電位をパッド２ａおよび高周波アンプ２ｄを介して高周波のＡ回路に供給した状態で、加えて共通端子であるタブ吊りリード１ｅの露出部１ｐからパッド２ａおよび高周波アンプ２ｄを介して高周波のＡ回路にＧＮＤ電位を供給してテストを行う。
このように、ＧＮＤ電位を十分に供給してＧＮＤ電位の安定化を図り、Ａ回路の高周波特性を確保した条件でテストを行うことにより、半導体チップ２の高周波特性を改善できる。すなわち、高周波のＡ回路の特性を、製品として実際に使用される状況により近い状態でテストを行うことができる。
なお、ソケット１８にＱＦＮ１６を装着した際には、信号用のリード１ａそれぞれに信号用のコンタクトピン１８ｅも接触しているため、必要に応じて所定のリード１ａを介して電気信号を入力して所望の電気的特性検査を行う。
（実施の形態５）
図５９は本実施の形態５のＱＦＮ１９の構造を示しており、ＱＦＮ１９は、タブ吊りリード１ｅへのワイヤ４の接続は行われているが、各リード１ａにおいて、図２に示すような被実装面１ｄの長さ（Ｐ）と封止部形成面１ｇの長さ（Ｑ）の関係が、Ｐ＞Ｑではなく、Ｐ＝Ｑの場合である。
すなわち、被実装面１ｄと封止部形成面１ｇの長さが等しい構造を有している。
このような構造のＱＦＮ１９においても、タブ吊りリード１ｅにワイヤ４を接続する技術や、タブ吊りリード１ｅに凹部１ｒ，１ｔおよび突起部１ｓを設ける技術によって、実施の形態４のＱＦＮ１６と同様の効果を得ることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１では、図７に示すようなパッケージ領域（切断部１ｊによって囲まれた領域）がマトリクス配列で複数個形成されたリードフレーム１を用いてＱＦＮ５を組み立てる場合を説明したが、半導体装置（ＱＦＮ５）の組み立てとしては、前記パッケージ領域が１列に複数個並んで形成された短冊状の多連のリードフレーム１を用いて組み立ててもよい。
また、実施の形態４で説明したタブ吊りリード１ｅに凹部１ｒ，１ｔや突起部１ｓを設けてワイヤ４の接続箇所に掛かる応力を緩和する技術については、ＱＦＮ構造の半導体装置に限らず、ノンリードタイプの半導体装置であれば、リード１ａが対向する２方向に延在する半導体装置などであってもよい。
本発明は、封止部の裏面の端部に各リードの一部が露出して配置されたノンリードタイプの半導体装置に好適であり、特に、４方向にリードが延在するＱＦＮに好適である。
本発明の実施の形態１の半導体装置（ＱＦＮ）の構造を封止部を透過してそのフレーム構造の一例を示す平面図である。 図１に示すＱＦＮの構造を示す断面図である。 図１に示すＱＦＮの組み立てで用いられるリードフレームのリードの構造を示す拡大部分底面図である。 図３に示すリードの拡大部分平面図である。 図３に示すリードの拡大部分断面図である。 図４に示すリードのＡ−Ａ線に沿った断面図である。 図１に示すＱＦＮの組み立てで用いられるリードフレームの構造の一例を示す部分平面図である。 本発明の実施の形態１の変形例の半導体装置（ＱＦＮ）の構造を封止部を透過してそのフレーム構造を示す平面図である。 図８に示すＱＦＮの構造を示す断面図である。 図８に示すＱＦＮの組み立てで用いられるリードフレームのリードの構造を示す拡大部分底面図である。 図１０に示すリードの拡大部分平面図である。 図１１に示すリードの拡大部分断面図である。 図８に示すＱＦＮの組み立てにおけるワイヤボンディング時の半導体チップとキャピラリの間隔の一例を示す部分側面図である。 本発明の実施の形態１のＱＦＮに対する比較例のＱＦＮの構造を示す断面図である。 本発明の実施の形態２のＱＦＮにおける封止用樹脂の流動状態の一例を示す平面図である。 図１５に示すＱＦＮの構造を示す断面図である。 本発明の実施の形態２の変形例の半導体装置（ＱＦＮ）の構造を示す断面図である。 図１５に示すＱＦＮの組み立てで用いられるリードフレームのリードの構造を示す拡大部分底面図である。 図１８に示すリードの拡大部分平面図である。 図１８に示すリードの拡大部分断面図である。 図１９に示すリードのＪ−Ｊ線に沿った断面図である。 図１９に示すリードのＢ−Ｂ線に沿った断面図である。 本発明の実施の形態２の変形例のリードの構造を示す拡大部分底面図である。 図２３に示すリードの拡大部分平面図である。 図２３に示すリードの拡大部分断面図である。 本発明の実施の形態２の変形例のリードの構造を示す拡大部分底面図である。 図２６に示すリードの拡大部分平面図である。 図２６に示すリードの拡大部分断面図である。 本発明の実施の形態２の変形例のリードの構造を示す拡大部分底面図である。 図２９に示すリードの拡大部分平面図である。 図２９に示すリードの拡大部分断面図である。 本発明の実施の形態２の変形例のリードの構造を示す拡大部分底面図である。 図３２に示すリードの拡大部分平面図である。 図３２に示すリードの拡大部分断面図である。 図１５に示すＱＦＮ（個片モールドタイプ）の組み立て手順の一例を示す製造プロセスフロー図である。 図３５に示す組み立てにおけるワイヤボンディング時の構造の一例を示す拡大部分断面図である。 本発明の実施の形態２の変形例（一括モールドタイプ）の組み立て手順を示す製造プロセスフロー図である。 図３７に示す組み立てにおける樹脂モールディング時の構造の一例を示す部分断面図と拡大部分断面図である。 本発明の実施の形態３のＱＦＮの構造の一例を封止部を透過して示す平面図である。 図３９に示すＱＦＮの構造を示す断面図である。 本発明の実施の形態３の変形例のＱＦＮの構造を封止部を透過して示す平面図である。 図４１に示すＱＦＮの構造を示す断面図である。 図４２に示すＣ部の構造を示す拡大部分断面図である。 本発明の実施の形態４のＱＦＮの構造の一例を封止部を透過して示す平面図である。 図４４に示すＤ−Ｄ線に沿って切断した構造を示す断面図である。 図４４に示すＱＦＮの組み立てにおける樹脂モールディング後の構造の一例を封止部を透過して示す部分平面図である。 図４６に示すＥ−Ｅ線に沿って切断した構造を示す部分断面図である。 本発明の実施の形態４の変形例のＱＦＮの構造を封止部を透過して示す平面図である。 図４８に示すＦ−Ｆ線に沿って切断した構造を示す断面図である。 本発明の実施の形態４の変形例のＱＦＮの構造を封止部を透過して示す平面図である。 図５０に示すＧ−Ｇ線に沿って切断した構造を示す断面図である。 本発明の実施の形態４のＱＦＮの実装基板への実装構造における各リードの被実装面と基板の端子との関係の一例を示す拡大部分平面図である。 図５２に示す実装構造のリードにおける基板の端子との接続状態を示す拡大部分断面図である。 本発明の実施の形態４のＱＦＮの組み立て後の電気的特性検査時の状態の一例を封止部を透過して示す平面図である。 図５４に示すＨ−Ｈ線に沿って切断した構造を示す断面図である。 本発明の実施の形態４のＱＦＮの組み立て後の電気的特性検査時のソケット装着状態の一例を示す断面図である。 図５６に示すＩ部の構造を示す拡大部分断面図である。 図５６に示す電気的特性検査時のＧＮＤ電位の供給状態の一例を示す部分平面図である。 本発明の実施の形態５のＱＦＮの構造の一例を封止部を透過して示す平面図である。
符号の説明
１ リードフレーム
１ａ リード
１ｂ タブ
１ｃ チップ支持面
１ｄ 被実装面
１ｅ タブ吊りリード
１ｆ ボンディングポイント
１ｇ 封止部形成面
１ｈ 内側端部
１ｉ 切り欠き部
１ｊ 切断部
１ｋ モールドライン
１ｌ 裏面
１ｍ 凹部
１ｎ 端部肉部
１ｐ 基端部
１ｑ ワイヤ接合部
１ｒ 湾曲結合部
１ｓ 突起部
１ｔ 凹部
１ｕ 切り欠き部
２ 半導体チップ
２ａ パッド
２ｂ 主面
２ｃ 裏面
２ｄ 高周波アンプ
３ 封止部
３ａ 裏面
３ｂ 側面
３ｃ 面取り部
４ ワイヤ
５ ＱＦＮ
６ 半田メッキ層
７ キャピラリ
８ 成形金型
８ａ 上型
８ｂ 下型
８ｃ キャビティ
９ ＱＦＮ
１０ レジン流動方向
１１ フィルム
１２ ブレード
１３ 切断金型
１４ 一括封止部
１５ ＱＦＮ
１６ ＱＦＮ
１７ 実装基板
１７ａ 端子
１７ｂ 内側端部
１８ ソケット
１８ａ 本体
１８ｂ 蓋部
１８ｃ 位置決め台
１８ｄ パッケージ押さえ
１８ｅ コンタクトピン
１９ ＱＦＮ

Claims (10)

  1. チップ支持面、及び前記チップ支持面とは反対側の裏面を有するチップ搭載部と、
    第１主面、前記第１主面に形成された複数のパッド、及び前記第１主面とは反対側の第２主面を有し、前記第２主面が前記チップ支持面と対向するように、前記チップ搭載部の前記チップ支持面上に搭載された半導体チップと、
    前記チップ搭載部の周囲に配置された複数のリードと、
    前記半導体チップの前記複数のパッドと前記複数のリードとをそれぞれ電気的に接続する複数のワイヤと、
    上面、前記上面とは反対側の下面、及び前記上面と前記下面との間に位置する側面を有し、前記半導体チップ、前記複数のリード及び前記複数のワイヤを封止する封止部と、
    を含み、
    前記複数のリードのそれぞれは、封止部形成面と、前記封止部形成面とは反対側の被実装面と、前記封止部形成面と前記被実装面との間に位置し、かつ前記チップ搭載部と向かい合う内側端面と、前記封止部形成面と前記被実装面との間に位置し、かつ前記内側端面とは反対側の外側端面と、前記封止部形成面と前記被実装面との間に位置し、かつ前記内側端面と前記外側端面との間に位置するリード側面と、前記封止部形成面と前記内側端面とが交わる第１内側端部と、前記被実装面と前記内側端面とが交わる第２内側端部とを有しており、
    前記ワイヤは、前記リードの前記封止部形成面に接続されており、
    前記複数のリードのそれぞれの前記被実装面は、前記封止部の前記下面から露出しており、
    前記第１内側端部は、前記第２内側端部よりも前記外側端面側に位置しており、
    前記複数のリードのそれぞれは、前記封止部形成面における前記リードの延在方向と交差する方向の幅が、前記被実装面における前記リードの延在方向と交差する方向の幅よりも広いことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記複数のリードのそれぞれの前記リード側面は、湾曲していることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記封止部は、前記複数のリードのそれぞれの前記被実装面が前記封止部の前記下面から露出するように、かつ前記複数のリードのそれぞれの前記外側端面が前記封止部の前記側面から露出するように、前記半導体チップ、前記複数のリードのそれぞれの前記一部及び前記複数のワイヤを封止していることを特徴とする半導体装置。
  4. 請求項１または３記載の半導体装置において、前記チップ搭載部の外形寸法は、前記半導体チップの外形寸法よりも小さいことを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、前記チップ搭載部の前記裏面は、前記封止部の前記下面から露出していることを特徴とする半導体装置。
  6. 請求項４記載の半導体装置において、前記チップ搭載部の厚さは、前記複数のリードのそれぞれの厚さよりも薄く形成されており、前記チップ搭載部の前記裏面は、前記封止部で覆われていることを特徴とする半導体装置。
  7. 請求項４記載の半導体装置において、前記半導体チップの前記第２主面における周縁部は、前記内側端面と対向していることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、前記チップ支持面は、前記複数のリードのそれぞれの前記封止部形成面と同じ位置に配置されていることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、前記リード側面は、前記被実装面に対して傾斜していることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、前記チップ搭載部の外形寸法は、前記半導体チップの外形寸法よりも大きいことを特徴とする半導体装置。
JP2008122984A 2002-07-01 2008-05-09 半導体装置 Expired - Lifetime JP4945508B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008122984A JP4945508B2 (ja) 2002-07-01 2008-05-09 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002191666 2002-07-01
JP2002191666 2002-07-01
JP2008122984A JP4945508B2 (ja) 2002-07-01 2008-05-09 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004517247A Division JP4149439B2 (ja) 2002-07-01 2003-05-30 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011141849A Division JP5379189B2 (ja) 2002-07-01 2011-06-27 半導体装置

Publications (3)

Publication Number Publication Date
JP2008227531A JP2008227531A (ja) 2008-09-25
JP2008227531A5 JP2008227531A5 (ja) 2010-11-25
JP4945508B2 true JP4945508B2 (ja) 2012-06-06

Family

ID=29996942

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2004517247A Expired - Lifetime JP4149439B2 (ja) 2002-07-01 2003-05-30 半導体装置
JP2008122984A Expired - Lifetime JP4945508B2 (ja) 2002-07-01 2008-05-09 半導体装置
JP2011141849A Expired - Lifetime JP5379189B2 (ja) 2002-07-01 2011-06-27 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2004517247A Expired - Lifetime JP4149439B2 (ja) 2002-07-01 2003-05-30 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2011141849A Expired - Lifetime JP5379189B2 (ja) 2002-07-01 2011-06-27 半導体装置

Country Status (6)

Country Link
US (4) US7525184B2 (ja)
JP (3) JP4149439B2 (ja)
KR (1) KR100975692B1 (ja)
CN (2) CN100342533C (ja)
TW (1) TWI290764B (ja)
WO (1) WO2004004005A1 (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4523138B2 (ja) * 2000-10-06 2010-08-11 ローム株式会社 半導体装置およびそれに用いるリードフレーム
DE10221857A1 (de) * 2002-05-16 2003-11-27 Osram Opto Semiconductors Gmbh Verfahren zum Befestigen eines Halbleiterchips in einem Kunststoffgehäusekörper, optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung
CN100342533C (zh) 2002-07-01 2007-10-10 株式会社瑞萨科技 半导体器件及其制造方法
JP4417150B2 (ja) * 2004-03-23 2010-02-17 株式会社ルネサステクノロジ 半導体装置
US7791180B2 (en) * 2004-10-01 2010-09-07 Yamaha Corporation Physical quantity sensor and lead frame used for same
JP2006108306A (ja) * 2004-10-04 2006-04-20 Yamaha Corp リードフレームおよびそれを用いた半導体パッケージ
JP4698234B2 (ja) * 2005-01-21 2011-06-08 スタンレー電気株式会社 表面実装型半導体素子
JP2008277405A (ja) * 2007-04-26 2008-11-13 Rohm Co Ltd 半導体モジュール
US20080265248A1 (en) * 2007-04-27 2008-10-30 Microchip Technology Incorporated Leadframe Configuration to Enable Strip Testing of SOT-23 Packages and the Like
JP5155644B2 (ja) * 2007-07-19 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置
US7847376B2 (en) * 2007-07-19 2010-12-07 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
JP5173654B2 (ja) * 2007-08-06 2013-04-03 セイコーインスツル株式会社 半導体装置
US20090315159A1 (en) * 2008-06-20 2009-12-24 Donald Charles Abbott Leadframes having both enhanced-adhesion and smooth surfaces and methods to form the same
JP4941509B2 (ja) * 2008-10-20 2012-05-30 株式会社デンソー 電子制御装置
JP4987041B2 (ja) * 2009-07-27 2012-07-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
JP5699322B2 (ja) * 2010-09-28 2015-04-08 大日本印刷株式会社 半導体装置
US9263374B2 (en) 2010-09-28 2016-02-16 Dai Nippon Printing Co., Ltd. Semiconductor device and manufacturing method therefor
TWI443785B (zh) * 2011-07-27 2014-07-01 矽品精密工業股份有限公司 半導體晶圓、晶片、具有該晶片之半導體封裝件及其製法
US20140131086A1 (en) * 2011-09-06 2014-05-15 Texas Instuments Incorporated Lead Frame Strip with Half (1/2) Thickness Pull Out Tab
JP5953703B2 (ja) * 2011-10-31 2016-07-20 ソニー株式会社 リードフレームおよび半導体装置
JP5947107B2 (ja) * 2012-05-23 2016-07-06 ルネサスエレクトロニクス株式会社 半導体装置
JP5954013B2 (ja) * 2012-07-18 2016-07-20 日亜化学工業株式会社 半導体素子実装部材及び半導体装置
JP2014056985A (ja) * 2012-09-13 2014-03-27 Nitto Denko Corp 封止体の製造方法、封止体製造用枠状スペーサ、封止体及び電子機器
CN103715102A (zh) * 2012-09-28 2014-04-09 德克萨斯仪器股份有限公司 带有改进的封装分离性的引脚框架带
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
JP6513465B2 (ja) * 2015-04-24 2019-05-15 日本航空電子工業株式会社 リード接合構造
JP6555927B2 (ja) * 2015-05-18 2019-08-07 大口マテリアル株式会社 半導体素子搭載用リードフレーム及び半導体装置の製造方法
JP6468085B2 (ja) * 2015-06-11 2019-02-13 株式会社デンソー 基板、および、その製造方法
JP6721346B2 (ja) * 2016-01-27 2020-07-15 ローム株式会社 半導体装置
US9870985B1 (en) * 2016-07-11 2018-01-16 Amkor Technology, Inc. Semiconductor package with clip alignment notch
JP6399126B2 (ja) * 2017-03-07 2018-10-03 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
US10211128B2 (en) 2017-06-06 2019-02-19 Amkor Technology, Inc. Semiconductor package having inspection structure and related methods
JP6417466B1 (ja) * 2017-11-28 2018-11-07 アオイ電子株式会社 半導体装置およびその製造方法
CN109065518B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装阵列
CN109037078A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装方法
CN109065519B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装器件
CN109037183A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装阵列和半导体芯片封装器件
US11600557B2 (en) * 2018-08-21 2023-03-07 Texas Instruments Incorporated Packaged device having selective lead pullback for dimple depth control
JP6631669B2 (ja) * 2018-09-05 2020-01-15 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
US10910294B2 (en) 2019-06-04 2021-02-02 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing semiconductor device
US11270969B2 (en) * 2019-06-04 2022-03-08 Jmj Korea Co., Ltd. Semiconductor package
JP7381168B2 (ja) * 2019-12-09 2023-11-15 日清紡マイクロデバイス株式会社 半導体装置の設計方法
TWM606836U (zh) * 2020-09-18 2021-01-21 長華科技股份有限公司 導線架
IT202100017189A1 (it) 2021-06-30 2022-12-30 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore, substrato e dispositivo a semiconduttore corrispondenti
CN115547969A (zh) * 2021-06-30 2022-12-30 意法半导体股份有限公司 制造半导体器件的方法、对应的基板和半导体器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246427A (ja) * 1996-03-12 1997-09-19 Dainippon Printing Co Ltd 表面実装型半導体装置の製造方法および表面実装型半導体装置
JP2915892B2 (ja) * 1997-06-27 1999-07-05 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
JP2000031366A (ja) 1998-07-14 2000-01-28 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材およびそれらの製造方法
JP3482888B2 (ja) 1998-10-12 2004-01-06 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
JP2001358279A (ja) * 2000-06-13 2001-12-26 Sony Corp 半導体装置及びリードフレーム
JP2002057244A (ja) * 2000-08-10 2002-02-22 Hitachi Ltd 半導体装置およびその製造方法
JP2002118222A (ja) * 2000-10-10 2002-04-19 Rohm Co Ltd 半導体装置
JP2002134674A (ja) * 2000-10-20 2002-05-10 Hitachi Ltd 半導体装置およびその製造方法
JP2002184927A (ja) * 2000-12-19 2002-06-28 Mitsui High Tec Inc 半導体装置の製造方法
CN100342533C (zh) * 2002-07-01 2007-10-10 株式会社瑞萨科技 半导体器件及其制造方法

Also Published As

Publication number Publication date
US7843049B2 (en) 2010-11-30
JPWO2004004005A1 (ja) 2005-11-04
WO2004004005A1 (ja) 2004-01-08
JP2008227531A (ja) 2008-09-25
JP5379189B2 (ja) 2013-12-25
US20110089548A1 (en) 2011-04-21
US7525184B2 (en) 2009-04-28
KR20050024447A (ko) 2005-03-10
JP4149439B2 (ja) 2008-09-10
CN101118891A (zh) 2008-02-06
US8390133B2 (en) 2013-03-05
US8222720B2 (en) 2012-07-17
US20130001804A1 (en) 2013-01-03
TWI290764B (en) 2007-12-01
US20060017143A1 (en) 2006-01-26
CN100533722C (zh) 2009-08-26
CN100342533C (zh) 2007-10-10
JP2011187996A (ja) 2011-09-22
TW200416992A (en) 2004-09-01
KR100975692B1 (ko) 2010-08-12
CN1666338A (zh) 2005-09-07
US20090200656A1 (en) 2009-08-13

Similar Documents

Publication Publication Date Title
JP4945508B2 (ja) 半導体装置
US6627977B1 (en) Semiconductor package including isolated ring structure
JP2006318996A (ja) リードフレームおよび樹脂封止型半導体装置
JPWO2001003186A1 (ja) 半導体装置およびその製造方法ならびに半導体装置の実装構造
WO2001003186A9 (fr) Dispositif a semi-conducteurs, son procede de fabrication et structure de montage d'un dispositif a semi-conducteurs
JP2003037219A (ja) 樹脂封止型半導体装置およびその製造方法
JP2006100636A (ja) 半導体装置の製造方法
JP3851845B2 (ja) 半導体装置
JP3072291B1 (ja) リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2008211231A (ja) リードフレームおよび樹脂封止型半導体装置
WO2009081494A1 (ja) 半導体装置及びその製造方法
JP5119092B2 (ja) 半導体装置の製造方法
KR20020093250A (ko) 리드 노출형 리드 프레임 및 그를 이용한 리드 노출형반도체 패키지
JPH11340405A (ja) リードフレーム、半導体装置およびその製造方法
JP4651218B2 (ja) 半導体装置の製造方法
KR100819794B1 (ko) 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법
JP2004200719A (ja) 半導体装置
JP2009158978A (ja) 半導体装置の製造方法
JP2002164496A (ja) 半導体装置およびその製造方法
JP2005135938A (ja) 半導体装置およびその製造方法
JP4357519B2 (ja) 半導体装置
JP2005303169A (ja) 半導体装置およびその製造方法
JP2010087537A (ja) 半導体装置
JPH08111490A (ja) 半導体装置及びその製造方法及びこれに使用されるリードフレーム
JP2002124595A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101008

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110506

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110627

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120305

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4945508

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150309

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term