CN109037183A - 一种半导体芯片封装阵列和半导体芯片封装器件 - Google Patents

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戴颖
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Abstract

本申请公开了一种半导体芯片封装阵列和半导体芯片封装器件，该半导体芯片封装阵列包括：引线框架，引线框架包括：多个矩阵排列的承载单元、自引线框架的第一表面向第二表面延伸的第一凹槽、自第二表面向第一表面延伸的第二凹槽、自第二表面向第一表面延伸的第三凹槽，其中，第一凹槽与第二凹槽相通以形成通孔，第三凹槽连接相邻的承载单元；芯片，芯片设置在承载单元上，且与承载单元电性连接；塑封层，塑封料将芯片和至少部分承载单元包裹，第一凹槽和第二凹槽被塑封料填充，以构成塑封层；电镀层，电镀层设置在引线框架的第二表面，且延伸入第三凹槽。通过上述方式，本申请能够增加半导体封装器件的引脚供焊锡攀爬的面积。

Description

一种半导体芯片封装阵列和半导体芯片封装器件
技术领域
本申请涉及半导体芯片技术领域，特别是涉及一种半导体芯片封装阵列和半导体芯片封装器件。
背景技术
随着科学技术地快速发展，半导体芯片封装器件的研发、生产不断向着高密度、高性能、高可靠性和低成本的方向发展。这带来的结果是半导体芯片封装器件的体积不断减小，设置在半导体芯片封装器件上的引脚数量大大增加，引脚之间的距离越来越小，引脚的密度越来越大。
本申请的发明人在长期研究过程中发现，在对现有的半导体芯片封装器件(例如，四边扁平无引脚封装器件、方形扁平无引脚封装器件等)进行焊接的过程中，经常出现焊接性能不佳的情况，这是因为现有的半导体封装器件的引脚仅有底部很小的区域可供焊锡攀爬。
发明内容
本申请主要解决的技术问题是提供一种半导体芯片封装阵列和半导体芯片封装器件，能够增加半导体封装器件的引脚供焊锡攀爬的面积。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种半导体芯片封装阵列，包括：引线框架，所述引线框架包括：多个矩阵排列的承载单元、自引线框架的第一表面向第二表面延伸的第一凹槽、自所述第二表面向第一表面延伸的第二凹槽、自所述第二表面向第一表面延伸的第三凹槽，其中，所述第一凹槽与所述第二凹槽相通以形成通孔，所述第三凹槽连接相邻的承载单元；芯片，所述芯片设置在所述承载单元上，且与所述承载单元电性连接；塑封层，塑封料将芯片和至少部分所述承载单元包裹，所述第一凹槽和所述第二凹槽被所述塑封料填充，以构成所述塑封层；电镀层，所述电镀层设置在所述引线框架的第二表面，且延伸入所述第三凹槽。
其中，所述承载单元设置有以所述通孔间隔的基岛和引脚，所述引脚包括位于所述金属板的第一表面一侧的内引脚和位于所述金属板的第二表面一侧的外引脚，所述芯片通过导线电性连接所述内引脚。
其中，所述内引脚的表面设有金属层，所述导线电性连接所述芯片与所述金属层。
其中，所述承载单元设置有以所述通孔间隔的引脚，所述引脚包括位于所述金属板的第一表面一侧的内引脚和位于所述金属板的第二表面一侧的外引脚，所述芯片表面设置有凸柱，所述凸柱电性连接所述通孔周围的所述内引脚。
其中，所述塑封层由一个或多个塑封体构成，单个所述塑封体内包含多个矩阵排列的承载单元。
其中，所述塑封层由矩阵排列的多个分立的塑封体构成，且所述塑封体与承载单元一一对应。
其中，相邻所述塑封体间的间距大于所述第三凹槽。
其中，所述引脚在沿所述第二凹槽、所述第三凹槽连线方向的竖向截面为T形。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种半导体芯片封装器件，包括：引线框架，包括自所述引线框架的第一表面向第二表面延伸的第一凹槽、自所述第二表面向第一表面延伸的第二凹槽、自所述第二表面向第一表面延伸的第三凹槽，其中，所述第一凹槽与所述第二凹槽相通以形成通孔，所述第三凹槽位于所述引线框架的边缘；芯片，电性连接所述引线框架；塑封层，塑封料将所述引线框架的全部或部分所述第一侧面、以及所述芯片包裹，所述第一凹槽和所述第二凹槽被所述塑封料填充，以构成所述塑封层；电镀层，所述电镀层设置在所述引线框架的第二表面，且延伸入所述第三凹槽。
其中，所述引线框架包括基岛和位于所述基岛周围的引脚，所述引脚包括位于所述第一表面一侧的内引脚和位于所述第二表面一侧的外引脚，所述基岛和引脚之间以所述通孔间隔，所述芯片安装于所述基岛上，且所述芯片通过导线与所述内引脚电性连接。
其中，所述内引脚的表面形成有金属层，所述芯片通过导线与所述金属层电性连接。
其中，所述引线框架包括以所述通孔间隔的引脚，所述引脚包括位于所述第一表面一侧的内引脚和位于所述第二表面一侧的外引脚，所述芯片表面设置有凸柱，所述凸柱电性连接所述通孔周围的所述内引脚。
其中，所述第三凹槽在所述引线框架的端部形成台阶部。
其中，所述半导体封装器件的所述引脚在沿所述第二凹槽、所述第三凹槽连线方向的竖向截面为T形。
其中，所述塑封层部分覆盖所述引线框架的所述第一表面，所述台阶部包括靠近所述塑封层的竖直方向上的侧边，所述侧边位于所述塑封层的投影区外；或者，所述塑封层完全覆盖所述引线框架的所述第一表面，所述台阶部的边缘位于所述塑封层的投影区内。
本申请的有益效果是：区别于现有技术的情况，本申请所提供的半导体芯片封装阵列或器件的引线框架的第二表面形成有第二凹槽和第三凹槽，电镀层覆盖引线框架的第二表面且延伸入第三凹槽内。通过上述方式，可以使半导体芯片封装器件的引脚形成多面具有电镀层的结构，增加了供焊锡攀爬的面积，进而提高了焊接性能，增加了半导体芯片封装器件的良率。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为本申请半导体芯片封装方法一实施方式的流程示意图；
图2是图1中步骤S101-S106对应的一实施方式的结构示意图；
图3为图1中步骤S102-S106对应的另一实施方式的结构示意图；
图4为图1中步骤S103-S106对应的另一实施方式的结构示意图；
图5为图1中步骤S103-S106对应的另一实施方式的结构示意图；
图6为本申请半导体芯片封装方法另一实施方式流程示意图；
图7是图6中步骤S201-S205对应的一实施方式的结构示意图；
图8为图6中步骤S201对应的一实施方式的结构示意图；
图9为图6中步骤S202-S205对应的另一实施方式的结构示意图；
图10为图6中步骤S203-S205对应的另一实施方式的结构示意图；
图11为图6中步骤S203-S205对应的另一实施方式的结构示意图；
图12为本申请半导体芯片封装阵列一实施方式的结构示意图；
图13为本申请半导体芯片封装阵列另一实施方式的结构示意图；
图14为本申请半导体芯片封装阵列另一实施方式的结构示意图；
图15为本申请半导体芯片封装阵列另一实施方式的结构示意图；
图16为本申请半导体芯片封装器件一实施方式的结构示意图；
图17为本申请半导体芯片封装器件另一实施方式的结构示意图；
图18为本申请半导体芯片封装器件另一实施方式的结构示意图；
图19为本申请半导体芯片封装器件另一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1为本申请半导体芯片封装方法一实施方式的流程示意图，图2是图1中步骤S101-S106对应的一实施方式的结构示意图，图3为图1中步骤S102-S106对应的另一实施方式的结构示意图，图4为图1中步骤S103-S106对应的另一实施方式的结构示意图，图5为图1中步骤S103-S106对应的另一实施方式的结构示意图，该方法包括：
S101：提供一具有第一表面及第二表面的金属板，金属板的第一表面形成有第一凹槽，金属板的第二表面形成有第二凹槽，第一凹槽与第二凹槽贯通以形成通孔，通孔在金属板上定义出多个矩阵排列的承载单元。
具体地，在一个应用场景中，请参阅图2a，金属板10包括第一表面100和第二表面102，金属板10的第一表面100形成有第一凹槽104，金属板10的第二表面102形成有第二凹槽106，第一凹槽104与第二凹槽106贯通以形成通孔，进而定义出多个矩阵排列的承载单元(未标示)。所谓承载单元，是用于承载芯片的最小单元，其具体范围可由后续芯片正装还是倒装的方式决定，具体可参见下面的相关内容。
在另一个应用场景中，上述第二凹槽106在第一表面100上的投影可以覆盖第一凹槽104在第一表面100上的投影，或者，第二凹槽106在第一表面100上的投影与第一凹槽104在第一表面100上的投影完全重合，或者，第一凹槽104在第一表面100上的投影可以覆盖第二凹槽106在第一表面100上的投影，本申请对于第一凹槽104和第二凹槽106的相对大小并无限定。
在另一个应用场景中，上述金属板10的材质可以为铜及其合金等，也可以为铁镍合金等具有良好导电性、导热性以及较好机械强度的材料，本申请对此不作限定。在本实施例中，具有通孔的金属板10可以由工厂直接从市面上购买回来的，也可以是工厂从一整块金属板10上自己制作形成的，例如，可以先在金属板10的第一表面100上蚀刻出第一凹槽104，然后在金属板10的第二表面102对应第一凹槽104的位置蚀刻出第二凹槽106；又例如，可以先在金属板10的第二表面102上蚀刻出第二凹槽106，然后在金属板10的第一表面100对应第二凹槽106的位置蚀刻出第一凹槽104；又例如，可以在金属板10上利用特定的切刀直接冲切出上述第一凹槽104和第二凹槽106，本申请对此不作限定。
在又一个应用场景中，请继续参阅图2a，在本实施例中，上述金属板10的第二表面102一侧还贴附有可去除的胶膜12，胶膜12不仅可以提升上述具有通孔的金属板10的框架强度，还可以防止在后续塑封时塑封料溢出到金属板10的第二表面102，以及防止后续芯片采用正装的工艺至承载单元上时出现导线焊接不良的问题。当然，在其他实施例中，也可不设置胶膜12，本申请对此不作限定。
S102：将芯片电性连接于承载单元上。
具体地，在一个实施方式中，如图2b-2c所示，芯片14可以正装于承载单元16，承载单元16设置有以第一凹槽104间隔的基岛160和引脚162(仅示意标出一个，一个承载单元16可包含多个引脚162)，引脚162包括位于金属板10的第一表面100一侧的内引脚1620和位于金属板10的第二表面102一侧的外引脚1622，上述步骤S102具体包括：将芯片14安装在承载单元16的基岛160上，采用导线18电性连接芯片14与承载单元16的内引脚1620。在本实施例中，芯片14可通过导线18将信号传输给引脚162或通过导线18接收引脚162传输的信号。其中，导线18的材质可以为金、铝、铜以及铜-铁系、铜-镍-硅系、铜-铬系、铜-镍-锡系合金中的任一种或多种的组合物，只需该导线18具有导电功能且较好的机械强度，抗应力松弛特性即可。
在一个应用场景中，在上述步骤采用导线18电性连接芯片14与承载单元16的内引脚1620之前，还包括：在内引脚1620的表面形成金属层11；上述步骤采用导线18电性连接芯片14与承载单元16的内引脚1620包括：采用导线18电性连接芯片14与承载单元16的内引脚1620表面的金属层11。在本实施例中，在内引脚1620上形成金属层11的方式可以是电镀(例如，局部电镀、复合电镀、脉冲电镀、电铸、机械镀等)等方式，金属层11的材质可以为镍、铬、铜、锌、镉等具有导电性的金属材料，本申请对此不做限定。
在另一个实施方式中，如图3a所示，芯片14可以倒装于承载单元16a，承载单元16a设置有以第一凹槽104间隔的引脚162a(仅示意标出一个，一个承载单元16a可包含多个引脚162a)，引脚162a包括位于金属板10的第一表面100一侧的内引脚1620a和位于金属板10的第二表面102一侧的外引脚1622a，上述步骤S102具体包括：芯片14表面设置有凸柱140，凸柱140电性连接第一凹槽104周围的内引脚1620a。
S103：用塑封料对承载单元进行塑封以形成塑封层，第一凹槽和第二凹槽被塑封料填充。
具体地，塑封料的材质可以是环氧树脂等透明或者非透明的材质。当芯片14采用正装的方式时，如图2d所示，上述步骤S103具体包括：形成矩阵排列的多个分立的塑封体13，塑封体13与承载单元16一一对应。在本实施例中，相邻塑封体13之间的塑封层15互不相连。塑封层15覆盖该承载单元16对应的第一凹槽104、第二凹槽106、芯片14、导线18、以及覆盖金属板10的第一表面100对应内引脚1620的区域。
当然，在其他应用场景中，当芯片14采用正装的方式时，形成塑封体的方式也可为其他，如图4a所示，上述步骤S104具体包括：形成一个或多个塑封体13a，单个塑封体13a内包含多个矩阵排列的承载单元16。
类似的，当芯片14采用倒装的方式时，塑封的方式与上述实施例中芯片14采用正装类似，具体可参见图3b和图5a，在此不再赘述。
S104：在金属板的第二表面形成第三凹槽，第三凹槽连接相邻的承载单元。
具体地，在一个应用场景中，当金属板10的第二表面设置有胶膜12时，在该步骤S104之前，还包括：请参阅图2e，将胶膜12去除；胶膜12去除的方式可以是直接揭去或采用某些试剂去除，本申请对此不作限定。在胶膜12去除后，请参阅图2f-2g，上述步骤S104具体包括：A、在金属板10的第二表面102形成图形化的掩膜17；B、蚀刻金属板10的第二表面102的无掩膜17覆盖的区域，以形成第三凹槽108。在本实施例中蚀刻出的第三凹槽108的深度d2可以与第二凹槽的深度d1相同或者不同，本申请对此不作限定。
在另一个应用场景中，当上述步骤S103形成的塑封体13与承载单元16一一对应时，相邻塑封体13间的间距d3大于第三凹槽108的宽度d4，其中，相邻塑封体13之间的间距d3是指相邻塑封体13的相邻的塑封料15的边缘在第一表面100上的投影之间的距离，第三凹槽108的宽度d4是指第三凹槽108两个侧边在在第一表面100上的投影的之间的距离。这种设计方式可以避免后续进行塑封体13切割分离时，引脚162发生弯折或脱落现象。
在其他应用场景中，芯片14可以采取倒装的方式，且形成第三凹槽的方式与上述类似，在此不再赘述，具体可参见图3c-3e，图4b-4d，图5b-5d。
S105：在金属板的第二表面形成电镀层，电镀层延伸入第三凹槽。
具体地，请参阅图2h，可以利用电镀等工艺在金属板10的第二表面102形成电镀层19，电镀层19的材质可以是锡、铜、金、镍、铅等金属构成。在本实施例中，电镀层19不仅覆盖金属板10的第二表面102，还延伸入第三凹槽108。在本实施例中，电镀层19覆盖第三凹槽108的侧边和底边。
在其他应用场景中，芯片14采取倒装的方式，形成电镀层方式与上述类似，在此不再赘述，具体可参见图3f，图4e，图5e。
S106：分离塑封层以形成独立的半导体芯片封装器件。
具体地，该步骤S106包括：对塑封层15进行分割，得到独立的半导体芯片封装器件2，使半导体芯片封装器件2的引脚162在沿第二凹槽106、第三凹槽108连线方向的竖向截面为T形。
在一个应用场景中，可以采用冲切或切割的方式分离塑封层15，得到独立的半导体芯片封装器件2，其中，获得的每个半导体封装器件2均为一个完整的芯片封装单元，该半导体封装器件2包括芯片14、覆盖芯片14的塑封层15，以及与芯片14对应的导线18。在对塑封层15进行分离时，需要沿经过金属板10的分离线111对塑封层15进行分离，其中，分离线111位于第三凹槽108对应的区域，分离线111可以位于第三凹槽108对应的中央区域，也可偏离中央区域，本申请对此不作限定。
在另一个应用场景中，在分离塑封层15时，为防止金属板10上的引脚162在分离时弯折，还可在第三凹槽108的下方设置垫块(图未示)，其中，垫块可以完全填充金属板10第二表面102的第三凹槽108。在其他实施例中，垫块还可以部分支撑第三凹槽108的底面，本申请对此不做限定。
总而言之，采用本申请所提供的半导体封装方法所形成的外引脚1622除包含传统的可供焊锡攀爬的第二表面102对应的区域外，还包括可供焊锡攀爬的台阶部(例如，第三凹槽108形成的区域)，该台阶部的侧边和底边均可供焊锡攀爬，进而增加了外引脚1622供焊锡攀爬的面积，进而提高了焊接性能，增加了半导体芯片封装器件的良率。
请参阅图6，图6为本申请半导体芯片封装方法一实施方式流程示意图，图7是图6中步骤S201-S205对应的一实施方式的结构示意图，图8为图6中步骤S201对应的一实施方式的结构示意图，图9为图6中步骤S202-S205对应的另一实施方式的结构示意图，图10为图6中步骤S203-S205对应的另一实施方式的结构示意图，图11为图6中步骤S203-S205对应的另一实施方式的结构示意图。该方法包括：
S201：提供一具有第一表面及第二表面的金属板，其中，金属板的第一表面形成有第一凹槽，金属板的第二表面形成有第二凹槽，第一凹槽与第二凹槽贯通以形成通孔，通孔在金属板上定义出多个矩阵排列的承载单元；金属板的第二表面形成有第三凹槽，第三凹槽连接相邻的承载单元。
具体地，在一个应用场景中，请参阅图7a，金属板20包括第一表面200和第二表面202，金属板20的第一表面200形成有第一凹槽204，金属板20的第二表面202形成有第二凹槽206，第一凹槽204与第二凹槽206贯通以形成通孔，进而定义出多个矩阵排列的承载单元(未标示)。金属板20的第二表面202形成有第三凹槽208。其中，所谓承载单元，是用于承载芯片的最小单元，其具体范围可由后续芯片正装还是倒装的方式决定，具体可参见下面的相关内容。
在另一个应用场景中，上述第二凹槽206在第一表面200上的投影可以覆盖第一凹槽204在第一表面200上的投影，或者，第二凹槽206在第一表面200上的投影与第一凹槽204在第一表面200上的投影完全重合，或者，第一凹槽204在第一表面200上的投影可以覆盖第二凹槽206在第一表面200上的投影，本申请对于第一凹槽204和第二凹槽206的相对大小并无限定。
在另一个应用场景中，上述金属板10的材质可以为铜及其合金等，也可以为铁镍合金等具有良好导电性、导热性以及较好机械强度的材料，本申请对此不作限定。在本实施例中，具有第一凹槽204、第二凹槽206及第三凹槽208的金属板20可以由工厂直接从市面上购买回来的，也可以是工厂从一整块金属板20上自己制作形成的，例如，如图8所示，A、首先提供一具有第一表面200和第二表面202的金属板20；B、在金属板20的第一表面200蚀刻出第一凹槽204；C、在金属板20的第二表面202形成图形化的掩膜201；D、蚀刻金属板20的第二表面202无掩膜208覆盖的区域，以形成第二凹槽206和第三凹槽208，其中第二凹槽206与第一凹槽204相通。在其他实施例中，可也采用其他方法形成上述具有第一凹槽204、第二凹槽206、第三凹槽208的金属板20，本申请对此不作限定。
在又一个应用场景中，请继续参阅图7a，在本实施例中，上述金属板20的第二表面202一侧还贴附有可去除的胶膜22，胶膜22不仅可以提升上述具有通孔的金属板20的框架强度，还可以防止在后续塑封时塑封料溢出到金属板20的第二表面202，以及防止后续芯片采用正装的工艺至承载单元上时出现导线焊接不良的问题。当然，在其他实施例中，也可不设置胶膜，本申请对此不作限定。
S202：将芯片电性连接于承载单元上。
具体地，该步骤与上述实施例中步骤S102相同，具体在此不再赘述，可参见图7b-7c、图9a；
S203：用塑封料对承载单元进行塑封以形成塑封层，第一凹槽和第二凹槽被塑封料填充。
具体地，该步骤与上述实施例中步骤S103相同，具体在此不再赘述，可参见图7d、9b、10a、11a。
S204：在金属板的第二表面形成电镀层，电镀层延伸入第三凹槽。
具体地，该步骤与上述实施例中步骤S105相同，在此不再赘述，可参见图7e-7f、9c-9d、10b-10c、11b-11c。
S205：分离塑封层以形成独立的半导体封装器件。
具体地，该步骤与上述实施例中步骤S106相同，在此不再赘述，可参见图7g、9e、10d、11d。
请参阅图12-图15，图12为本申请半导体芯片封装阵列一实施方式的结构示意图，图13为本申请半导体芯片封装阵列另一实施方式的结构示意图，图14为本申请半导体芯片封装阵列另一实施方式的结构示意图，图15为本申请半导体芯片封装阵列另一实施方式的结构示意图。该半导体芯片封装阵列3由上述方法S101-S105或S201-S204制备获得。具体地，该半导体芯片封装阵列3包括：
引线框架30，引线框架30包括：多个矩阵排列的承载单元300、自引线框架30的第一表面302向第二表面304延伸的第一凹槽306、自第二表面304向第一表面302延伸的第二凹槽308、自第二表面304向第一表面302延伸的第三凹槽301，其中，第一凹槽306与第二凹槽308相通以形成通孔，第三凹槽301连接相邻的承载单元300；在本实施方式中，第三凹槽301的深度与第二凹槽308的深度可以相同或者不同，本申请对此不作限定。
芯片32，芯片32设置在承载单元300上，且与承载单元300电性连接；在一个应用场景中，如图12所示，芯片32采用正装的方式与承载单元300电性连接。承载单元300设置有以通孔(或第一凹槽306)间隔的基岛3000和引脚3002，引脚3002包括位于引线框架30的第一表面302一侧的内引脚A和位于引线框架30的第二表面304一侧的外引脚B，芯片32通过导线C电性连接内引脚A。在一个实施方式中，内引脚A的表面设有金属层D，导线C电性连接芯片32与金属层D。在本实施例中，引脚3002在沿第二凹槽308、第三凹槽301连线方向的竖向截面为T形，当然，在其他实施例中，引脚3002也可为其他形状，本申请对此不作限定。在另一个应用场景中，如图13所示，芯片32也可采用倒装的方式与承载单元300'电连接。承载单元300'设置有以通孔(或第一凹槽306')间隔的引脚3002'，引脚3002'包括位于引线框架30'的第一表面302'一侧的内引脚A'和位于引线框架30'的第二表面304'一侧的外引脚B'，芯片32表面设置有凸柱320，凸柱320电性连接通孔周围的内引脚A'。
塑封层34，塑封料将芯片32和至少部分承载单元300包裹，第一凹槽306和第二凹槽308被塑封料填充，以构成塑封层34；在一个应用场景中，第二凹槽308在第一表面302上的投影覆盖第一凹槽306在第一表面302上的投影，在其他应用场景中，第二凹槽308在第一表面302上的投影也可与第一凹槽306在第一表面302上的投影重叠，本申请对第一凹槽306和第二凹槽308的相对大小无限定。在另一个应用场景中，请继续参阅图12，塑封层34由矩阵排列的多个分立的塑封体(未标示)构成，且塑封体与承载单元300一一对应。相邻塑封体间的间距d3大于第三凹槽的宽度d4。在另一个应用场景中，如图14所示，塑封层34”由一个或多个塑封体构成，单个塑封体内包含多个矩阵排列的承载单元300。当芯片采取倒装的形式时，塑封层的结构与上述类似，在此不再赘述，具体可参见图13和图15。
电镀层36，电镀层36设置在引线框架30的第二表面304，且延伸入第三凹槽301的侧边(未标示)和底边(未标示)。
请参阅图16-图19，图16为本申请半导体芯片封装器件一实施方式的结构示意图，图17为本申请半导体芯片封装器件另一实施方式的结构示意图，图18为本申请半导体芯片封装器件另一实施方式的结构示意图，图19为本申请半导体芯片封装器件另一实施方式的结构示意图。该半导体芯片封装器件4由上述方法S101-S106或S201-S205制备获得。具体地，该半导体芯片封装器件4包括：
引线框架40，包括自引线框架40的第一表面400向第二表面402延伸的第一凹槽404、自第二表面402向第一表面400延伸的第二凹槽406、自第二表面402向第一表面400延伸的第三凹槽408，其中，第一凹槽404与第二凹槽406相通以形成通孔，第三凹槽408位于引线框架40的边缘；在一个应用场景中，如图16所示，第二凹槽406在第一表面400上的投影覆盖第一凹槽404在第一表面400上的投影，第二凹槽406在第一表面400上的投影可以比第一凹槽404在第一表面400上的投影大，也可以相同，本申请对此不作限定；在另一个应用场景中，请继续参阅图16，第三凹槽408在引线框架40的端部形成台阶部，该台阶部使得半导体封装器件4的引脚401在沿第二凹槽406、第三凹槽408连线方向的竖向截面为T形。当然，在其他应用场景中，第三凹槽408也可在引线框架40的端部形成其他形状，例如斜坡等，本申请对此不作限定。
芯片42，电性连接引线框架40；在一个应用场景中，如图16所示，芯片42采用正装的方式电性连接引线框架40；引线框架40包括基岛403和位于基岛403周围的引脚401，引脚401包括位于第一表面400一侧的内引脚E和位于第二表面402一侧的外引脚F，基岛403和引脚401之间以通孔(或第一凹槽404)间隔，芯片42安装于基岛403上，且芯片42通过导线G与内引脚E电性连接。在本实施例中，内引脚E的表面还形成有金属层H，芯片42通过导线G与金属层H电性连接。在另一个实施方式中，如图17所示，芯片42采用倒装的方式与引线框架40'电性连接。引线框架40'包括以通孔(或第一凹槽404)间隔的引脚401'，引脚401'包括位于第一表面400'一侧的内引脚E'和位于第二表面402'一侧的外引脚F'，芯片42表面设置有凸柱420，凸柱420电性连接通孔周围的内引脚E'。
塑封层44，塑封料将引线框架40的全部或部分第一侧面400、以及芯片42包裹，第一凹槽404和第二凹槽406被塑封料填充，以构成塑封层44。在本实施例中，请继续参阅图16，塑封层44部分覆盖引线框架40的第一表面400，台阶部(即第三凹槽408)包括靠近塑封层44的竖直方向上的侧边J，侧边J位于塑封层44的投影区外。在另一个实施方式中，请参阅图18，塑封层44'完全覆盖引线框架40的第一表面400，台阶部(即第三凹槽408)的边缘位于塑封层44'的投影区内。类似的，当芯片42采用倒装的方式时，塑封层的结构可参见图17和19，在此不再赘述。
电镀层46，电镀层46设置在引线框架40的第二表面402，且延伸入第三凹槽408的侧边(未标示)和底边(未标示)。
总而言之，本申请的有益效果是：区别于现有技术的情况，本申请所提供的半导体芯片封装阵列或器件的引线框架的第二表面形成有第二凹槽和第三凹槽，电镀层覆盖引线框架的第二表面且延伸入第三凹槽内。通过上述方式，可以使半导体芯片封装器件的引脚形成多面具有电镀层的结构，增加了供焊锡攀爬的面积，进而提高了焊接性能，增加了半导体芯片封装器件的良率。
以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (15)

1.一种半导体芯片封装阵列，其特征在于，包括：
引线框架，所述引线框架包括：多个矩阵排列的承载单元、自引线框架的第一表面向第二表面延伸的第一凹槽、自所述第二表面向第一表面延伸的第二凹槽、自所述第二表面向第一表面延伸的第三凹槽，其中，所述第一凹槽与所述第二凹槽相通以形成通孔，所述第三凹槽连接相邻的承载单元；
芯片，所述芯片设置在所述承载单元上，且与所述承载单元电性连接；
塑封层，塑封料将芯片和至少部分所述承载单元包裹，所述第一凹槽和所述第二凹槽被所述塑封料填充，以构成所述塑封层；
电镀层，所述电镀层设置在所述引线框架的第二表面，且延伸入所述第三凹槽。
2.根据权利要求1所述的半导体芯片封装阵列，其特征在于，
所述承载单元设置有以所述通孔间隔的基岛和引脚，所述引脚包括位于所述金属板的第一表面一侧的内引脚和位于所述金属板的第二表面一侧的外引脚，所述芯片通过导线电性连接所述内引脚。
3.根据权利要求2所述的半导体芯片封装阵列，其特征在于，
所述内引脚的表面设有金属层，所述导线电性连接所述芯片与所述金属层。
4.根据权利要求1所述的半导体芯片封装阵列，其特征在于，
所述承载单元设置有以所述通孔间隔的引脚，所述引脚包括位于所述金属板的第一表面一侧的内引脚和位于所述金属板的第二表面一侧的外引脚，所述芯片表面设置有凸柱，所述凸柱电性连接所述通孔周围的所述内引脚。
5.根据权利要求1至4任一项所述的半导体芯片封装阵列，其特征在于，所述塑封层由一个或多个塑封体构成，单个所述塑封体内包含多个矩阵排列的承载单元。
6.根据权利要求1-4任一项所述的半导体芯片封装阵列，其特征在于，所述塑封层由矩阵排列的多个分立的塑封体构成，且所述塑封体与承载单元一一对应。
7.根据权利要求6所述的半导体芯片封装阵列，其特征在于，相邻所述塑封体间的间距大于所述第三凹槽。
8.根据权利要求2-4任一项所述的半导体芯片封装阵列，其特征在于，所述引脚在沿所述第二凹槽、所述第三凹槽连线方向的竖向截面为T形。
9.一种半导体芯片封装器件，其特征在于，包括：
引线框架，包括自所述引线框架的第一表面向第二表面延伸的第一凹槽、自所述第二表面向第一表面延伸的第二凹槽、自所述第二表面向第一表面延伸的第三凹槽，其中，所述第一凹槽与所述第二凹槽相通以形成通孔，所述第三凹槽位于所述引线框架的边缘；
芯片，电性连接所述引线框架；
塑封层，塑封料将所述引线框架的全部或部分所述第一侧面、以及所述芯片包裹，所述第一凹槽和所述第二凹槽被所述塑封料填充，以构成所述塑封层；
电镀层，所述电镀层设置在所述引线框架的第二表面，且延伸入所述第三凹槽。
10.根据权利要求9所述的半导体封装器件，其特征在于，
所述引线框架包括基岛和位于所述基岛周围的引脚，所述引脚包括位于所述第一表面一侧的内引脚和位于所述第二表面一侧的外引脚，所述基岛和引脚之间以所述通孔间隔，所述芯片安装于所述基岛上，且所述芯片通过导线与所述内引脚电性连接。
11.根据权利要求10所述的半导体封装器件，其特征在于，所述内引脚的表面形成有金属层，所述芯片通过导线与所述金属层电性连接。
12.根据权利要求9所述的半导体封装器件，其特征在于，
所述引线框架包括以所述通孔间隔的引脚，所述引脚包括位于所述第一表面一侧的内引脚和位于所述第二表面一侧的外引脚，所述芯片表面设置有凸柱，所述凸柱电性连接所述通孔周围的所述内引脚。
13.根据权利要求9-12任一项所述的半导体封装器件，其特征在于，所述第三凹槽在所述引线框架的端部形成台阶部。
14.根据权利要求13所述的半导体封装器件，其特征在于，所述半导体封装器件的所述引脚在沿所述第二凹槽、所述第三凹槽连线方向的竖向截面为T形。
15.根据权利要求14所述的半导体封装器件，其特征在于，
所述塑封层部分覆盖所述引线框架的所述第一表面，所述台阶部包括靠近所述塑封层的竖直方向上的侧边，所述侧边位于所述塑封层的投影区外；或者，
所述塑封层完全覆盖所述引线框架的所述第一表面，所述台阶部的边缘位于所述塑封层的投影区内。
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