JP5699322B2 - 半導体装置 - Google Patents
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Description
まず、図1乃至図6により、本発明の一実施の形態について説明する。図1乃至図6は、本発明の一実施の形態による半導体装置を示す図である。なお、図1においては、便宜上、リード部の本数を実際より少なく表示している(図10、図12、図14、図16、および図18についても同様)。
次に、図1乃至図4に示す半導体装置20の製造方法について、図7(a)−(d)および図8(a)−(f)を用いて説明する。なお、以下においては、1枚の金属基板11から複数の半導体装置20を製造する工程について説明するが、これに限らず、1枚の金属基板11から1つの半導体装置20を製造することも可能である。
次にこのような構成からなる本実施の形態の作用について、図9を用いて説明する。図9は、本実施の形態による半導体装置が実装基板上に実装されている状態を示す断面図である。
次に、図10乃至図32により、本発明による半導体装置の各種変形例について説明する。図10乃至図32において、図1乃至図9に示す実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
15 ダイパッド
16 リード部
17 内部端子
18 外部端子
18a 上部端子
18b 下部端子
19 吊りリード
20、20A〜20R 半導体装置
21 半導体素子
22 ボンディングワイヤ(導電部)
23 封止樹脂部
24 中央領域
25 周縁領域
29 外部端子
29a 上部端子
29b 下部端子
41 はんだボール
42 はんだ部
45 実装基板
47 フランジ
48 段部
54 放熱フィン
57、58 電子部品
61、62 凹部
Claims (18)
- ダイパッドと前記ダイパッド周囲に配置された複数のリード部とを有するリードフレームと、
前記ダイパッド上に載置された半導体素子と、
前記複数のリード部の各々と前記半導体素子とを電気的に接続する導電部と、
前記リードフレーム、前記半導体素子、および前記導電部を封止する封止樹脂部とを備え、
前記封止樹脂部は、前記半導体素子および前記半導体素子周囲に設けられた中央領域と、前記中央領域周縁に位置する周縁領域とを有し、
前記中央領域の厚みは、前記周縁領域の厚みより厚く、
前記複数のリード部の各々は、それぞれ外方へ露出する外部端子を有し、前記複数のリード部の前記外部端子は、平面から見て1つの円周上に配置されているか、又は平面から見て互いに同心円の関係にある複数の円周上に千鳥状に配置されていることを特徴とする半導体装置。 - 前記複数のリード部の各々は、前記ダイパッドから外方へ放射状に延びる帯形状を有することを特徴とする請求項1記載の半導体装置。
- 前記複数のリード部の各々は2つの外部端子を有し、一方の外部端子は、前記複数のリード部の各々の表面側に設けられた上部端子からなり、他方の外部端子は、前記複数のリード部の各々の裏面側に設けられた下部端子からなることを特徴とする請求項2記載の半導体装置。
- 前記複数のリード部の各々の内部端子と下部端子との間に、段部が形成されていることを特徴とする請求項3記載の半導体装置。
- 複数の前記上部端子の少なくとも1つに、はんだボールが設けられていることを特徴とする請求項3記載の半導体装置。
- 複数の前記上部端子の少なくとも1つに、放熱フィンが搭載されていることを特徴とする請求項3記載の半導体装置。
- 複数の前記上部端子の少なくとも1つに、電子部品が搭載されていることを特徴とする請求項3記載の半導体装置。
- 前記封止樹脂部の前記周縁領域において、前記複数のリード部の各々が表面側に露出していることを特徴とする請求項1乃至7のいずれか一項記載の半導体装置。
- 前記封止樹脂部の前記中央領域は、截頭円錐状、円柱状、多角柱状、截頭多角錐状、またはドーム状の形状からなることを特徴とする請求項1乃至7のいずれか一項記載の半導体装置。
- 前記ダイパッドは、表面側から見て円形状となっていることを特徴とする請求項1乃至9のいずれか一項記載の半導体装置。
- 前記ダイパッドは、裏面側から見て円形状となっていることを特徴とする請求項1乃至10のいずれか一項記載の半導体装置。
- 前記ダイパッドの表面の形状と裏面の形状とが互いに異なることを特徴とする請求項10または11記載の半導体装置。
- 前記ダイパッドに、外部端子を有する吊りリードが連結されていることを特徴とする請求項1乃至12のいずれか一項記載の半導体装置。
- 前記吊りリードの表面および裏面に、それぞれ前記封止樹脂部が入り込む凹部が形成され、前記吊りリードの表面の凹部と裏面の凹部との配置位置は、平面から見て相違することを特徴とする請求項13記載の半導体装置。
- 前記ダイパッドの裏面は、前記封止樹脂部の外方に露出していることを特徴とする請求項1乃至14のいずれか一項記載の半導体装置。
- 前記ダイパッドの裏面は、前記封止樹脂部の外方に露出しないことを特徴とする請求項1乃至14のいずれか一項記載の半導体装置。
- 前記ダイパッドの表面は、前記複数のリード部の各々の表面より裏面側に位置することを特徴とする請求項1乃至16のいずれか一項記載の半導体装置。
- 前記ダイパッドの表面周縁に沿ってフランジが設けられていることを特徴とする請求項1乃至17のいずれか一項記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010217494A JP5699322B2 (ja) | 2010-09-28 | 2010-09-28 | 半導体装置 |
US13/230,128 US9263374B2 (en) | 2010-09-28 | 2011-09-12 | Semiconductor device and manufacturing method therefor |
CN201510617413.9A CN105206586B (zh) | 2010-09-28 | 2011-09-28 | 半导体器件以及半导体器件的制造方法 |
CN2011102995699A CN102420198A (zh) | 2010-09-28 | 2011-09-28 | 半导体器件以及半导体器件的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010217494A JP5699322B2 (ja) | 2010-09-28 | 2010-09-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012074495A JP2012074495A (ja) | 2012-04-12 |
JP5699322B2 true JP5699322B2 (ja) | 2015-04-08 |
Family
ID=46170374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010217494A Active JP5699322B2 (ja) | 2010-09-28 | 2010-09-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5699322B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07211852A (ja) * | 1994-01-21 | 1995-08-11 | Sony Corp | リードフレーム、それを用いた半導体装置及びその製造装置 |
JPH10154768A (ja) * | 1996-11-25 | 1998-06-09 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
CN100533722C (zh) * | 2002-07-01 | 2009-08-26 | 株式会社瑞萨科技 | 半导体器件 |
JP2004165525A (ja) * | 2002-11-15 | 2004-06-10 | Sony Corp | 半導体装置及びその製造方法 |
JP2009231322A (ja) * | 2008-03-19 | 2009-10-08 | Renesas Technology Corp | 半導体装置の製造方法 |
JP5278037B2 (ja) * | 2009-02-26 | 2013-09-04 | 大日本印刷株式会社 | 樹脂封止型半導体装置 |
-
2010
- 2010-09-28 JP JP2010217494A patent/JP5699322B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012074495A (ja) | 2012-04-12 |
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