JPH11145322A - 半導体装置 - Google Patents
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-
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- Lead Frames For Integrated Circuits (AREA)
Abstract
な半導体装置を提供すること。 【解決手段】 一面に接着層を有し、他面に信号用、接
地用および電源用のリード103を有する絶縁性のベー
ス基板105と、凹状に形成された半導体素子101の
搭載部と、前記ベース基板に前記接着層を介して接着さ
れた接着部を一面に有した放熱用および接地用の金属板
102と、前記ベース基板の前記他面に所定のパターン
で配置され、前記リードと接続された球状電極群104
と、前記金属板の前記搭載部に接着され、前記リードお
よび前記金属板とボンディングワイヤー108によって
接続された半導体素子101と、前記半導体素子と前記
ボンディングワイヤーを封止するモールド樹脂109と
を備え、前記接地用のリードを前記ベース基板に形成さ
れた貫通孔107を介して前記金属板と接続する。
Description
される半導体装置に関し、特に、外部回路への接続用端
子としてのボールグリッドアレイを有する半導体装置に
関するものである。
モバイルコンピューター等の情報機器の市場拡大で高密
度実装の要求が高まっている。これに対応する為のパッ
ケージ形態として、CSP(チップスケールパッケー
ジ)やBGA(ボールグリッドアレイ)が普及してい
る。特にBGAは小型多ピン化が可能であり、Tape
−BGA、Leadframe一BGA等各種のパッケ
ージが開発されている。
面側面図である。この半導体装置10は、BGA型半導
体装置であり、絶縁基板11、金属板12、半導体素子
13、球形電極14等で構成されている。絶縁基板11
の中央部には、デバイスホール15が開けられており、
絶縁基板11の一面には、配線パターン16が設けられ
ている。
接着剤17を介して接着されており、この金属板12に
より半導体素子13で発生する熱が放熱されるように構
成されている。そして、半導体素子13が絶縁基板11
のデバイスホール15内に位置するようにして、絶縁基
板11と金属板12が貼り付けられている。
に形成されている金バンプ18が、TABテープ19の
金属箔リード20とG/B(ギャングボンディング)に
より接続されている。そして、半導体素子13は、絶縁
基板11のデバイスホール15内に充填される樹脂21
で封止されている。絶縁基板11の配線パターン16の
外端には、ランド22が設けられている。そして、ラン
ド22には、フラックスが塗布され、半田ボールが取り
付けられて球形電極14が形成されている(特開平8一
274214号公報参照)。
は、半田ボールが形成された基板を既存のリードフレー
ムに接着し、リードフレームの一部のリードを半導体素
子の接地に利用したBGA型半導体装置も提案されてい
る。
半導体装置によると、以下の欠点がある。即ち、高周波
数の信号を伝送する際に発生する誘導電流を除去する構
造になっていない為、静電容量が大きくなり、伝送特性
が低下する。また、接地層にリードフレームの金属箔リ
ードを利用する為、パッケージを小型にすることができ
ない。さらに、リードフレームの金属箔リードがG/B
(ギャングボンデイング)である為、接地層にアース信
号を取ることができない。また、後者の半導体装置で
は、パッケージを小型にすることができないという問題
がある。
に除去することができる小型な半導体装置を提供するこ
とにある。
現するため、一面に接着層を有し、他面に信号用、接地
用および電源用のリードを有する絶縁性のベース基板
と、凹状に形成された半導体素子の搭載部と、前記ベー
ス基板に前記接着層を介して接着された接着部を一面に
有した放熱用および接地用の金属板と、前記ベース基板
の前記他面に所定のパターンで配置され、前記リードと
接続された球状電極群と、前記金属板の前記搭載部に接
着され、前記リードおよび前記金属板とボンディングワ
イヤーによって接続された半導体素子と、前記半導体素
子と前記ボンディングワイヤーを封止するモールド樹脂
とを備え、前記接地用のリードは前記ベース基板に形成
された貫通孔を介して前記金属板と接続されていること
を特徴とする半導体装置を提供する。
えば貫通穴を開けることにより金属板と電気的に接続さ
れた接地用のリードを形成しているので、高周波数の信
号を伝送する際に発生する誘導電流を完全に除去するこ
とができる。また、パッケージを小型にすることができ
ると共に、アース信号を簡単に取ることができる。
1の実施形態を示す断面側面図である。この半導体装置
100は、BGA型半導体装置であり、半導体素子10
1が、アップセットされた放熱用、接地用の銅板102
に搭載され、一面に接着層(図示せず)、他面にリード
103と球形電極104を有するポリイミドテープ10
5の接着層が、銅板102に接着され、半導体素子10
1とリード103が、ワイヤーボンディングされてモー
ルド樹脂封止された構成となっている。
されており、中央部分がアップセットされ、そのアップ
セット内部に金めっきあるいは銀めっきによりリング状
の接地電極106が形成されている。尚、銅板102以
外の材質としては、42ニッケル合金(42%Ni−B
alFe)、ニッケルー錫合金めっきが施された銅板、
ポリイミドワニスが塗布された銅板を使用しても良い。
ポリイミドテープ105は、例えば銅箔/ポリイミド箔
/熱可塑性接着剤の3層テープで成り、銅板102の信
号を取る部分には貫通穴107が開けられている。熱可
塑性接着剤のガラス転移点温度は、100℃以上である
ことが望ましい。
説明する。先ず、厚さ0.2mmの銅板102の全面に
厚さ2.0μmのニッケルめっきを施し、さらに半導体
素子101から接地信号を取る為の幅1.0mmのリン
グ状の接地電極106を形成する為に、銅板102の一
面の中央部分に厚さ4.0μmの金めっきを施す。そし
て、接地電極106を含む中央部分を金型で1.0mm
アップセットする。
のポリイミド箔/厚さ10μmのガラス転移点温度19
5℃の熱可塑性接着剤から成る3層テープのポリイミド
テープ105をエッチングして、304ピンのリード1
03を形成後、厚さ2.0μm以上のニッケルめっきを
下地めっきとして施し、さらに厚さ1.0μm以上の金
めっきを仕上げめっきとして施し、感光性ソルダーレジ
ストを塗布・露光・現像して球形電極104である半田
ボールの形成ランドを設ける。また、銅板102の信号
を取る部分に直径0.1mmの貫通穴107を開け、こ
の部分にも半田ボールの形成ランドを設ける。
ランドを設けたポリイミドテープ105を350℃、1
0kg/cm2 、2secの条件で銅板102に接着す
る。そして、銅板102のアップセット部分の接地電極
106内に半導体素子101を銀ペーストを介して搭載
し、半導体素子101の接地バンプと接地電極106を
金のワイヤー108で接続すると共に、半導体素子10
1の信号バンプとポリイミドテープ105のリード10
3を金のワイヤー108で接続する。
搭載された半導体素子101及びワイヤー108をエポ
キシ系のモールド樹脂109で封止する。最後に、ポリ
イミドテープ105の半田ボールの形成ランドに90%
錫一10%鉛から成る半田ボールを付着させて球形電極
104を形成し、半導体装置100とする。
形態を示す断面側面図であり、図1の第1の実施形態の
半導体装置と同一構成箇所は同符号を付してその説明を
省略する。この半導体装置200は、BGA型半導体装
置であり、半導体素子101が、ハーフエッチングされ
た放熱用、接地用の銅板202に搭載され、一面に接着
層(図示せず)、他面にリード103と球形電極104
を有するポリイミドテープ105の接着層が、銅板20
2に接着され、半導体素子101とリード103が、ワ
イヤーボンディングされてモールド樹脂封止された構成
となっている。
アップセットされていたのに対し、この半導体装置20
0は、銅板202がハーフエッチングされている点で異
なる構成となっている。即ち、銅板202は、例えばニ
ッケルめっきが施されており、中央部分がハーフエッチ
ングされ、そのハーフエッチング内部に金めっきあるい
は銀めっきにより接地電極106が形成されている。
置100、200によれば、絶縁層であるポリイミドテ
ープ105の一部に貫通穴107を開けて銅板102、
202と電気的に接続された接地用のリード103を形
成しているので、高周波数の信号を伝送する際に発生す
る誘導電流を完全に除去することができ、伝送特性や放
熱特性を向上させることができる。
接地電極106を金ワイヤー108で接続しているの
で、従来の半導体装置1のように接地層にリードフレー
ムの金属箔リードを利用する必要が無く、パッケージを
小型にすることができる。また、G/B(ギャングボン
デイング)は使用せずにワイヤーボンディングを使用し
ている為、簡単にアース信号を取ることができる。従っ
て、半導体装置100、200の信頼性を大幅に向上さ
せることができると共に、安価に作製することが可能と
なる。
導電流を完全に除去することができ、さらに小型化する
ことができる。
面側面図である。
面側面図である。
る。
Claims (5)
- 【請求項1】 一面に接着層を有し、他面に信号用、接
地用および電源用のリードを有する絶縁性のベース基板
と、 凹状に形成された半導体素子の搭載部と、前記ベース基
板に前記接着層を介して接着された接着部を一面に有し
た放熱用および接地用の金属板と、 前記ベース基板の前記他面に所定のパターンで配置さ
れ、前記リードと接続された球状電極群と、 前記金属板の前記搭載部に接着され、前記リードおよび
前記金属板とボンディングワイヤーによって接続された
半導体素子と、 前記半導体素子と前記ボンディングワイヤーを封止する
モールド樹脂とを備え、 前記接地用のリードは前記ベース基板に形成された貫通
孔を介して前記金属板と接続されていることを特徴とす
る半導体装置。 - 【請求項2】 前記金属板は、前記搭載部において前記
ボンディングワイヤーによって前記半導体素子と接続さ
れ、前記半導体素子を囲むように形成されたリング状の
電極を有する請求項1に記載の半導体装置。 - 【請求項3】 前記金属板は、銅板又はFe−42%ニ
ッケル合金で構成されている請求項1に記載の半導体装
置。 - 【請求項4】 前記接着層は、ガラス転移点温度が10
0℃以上の熱可塑性接着剤である請求項1に記載の半導
体装置。 - 【請求項5】 前記リードは、銅箔をエッチングし、下
地ニッケルめっき及び仕上げ金めっきを施すことにより
形成されている請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30243197A JP3912445B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30243197A JP3912445B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11145322A true JPH11145322A (ja) | 1999-05-28 |
JP3912445B2 JP3912445B2 (ja) | 2007-05-09 |
Family
ID=17908851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30243197A Expired - Fee Related JP3912445B2 (ja) | 1997-11-05 | 1997-11-05 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3912445B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN103762208A (zh) * | 2014-01-28 | 2014-04-30 | 扬智科技股份有限公司 | 半导体结构 |
-
1997
- 1997-11-05 JP JP30243197A patent/JP3912445B2/ja not_active Expired - Fee Related
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CN103762208B (zh) * | 2014-01-28 | 2016-08-10 | 扬智科技股份有限公司 | 半导体结构 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050325 |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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