JP3973309B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3973309B2 JP3973309B2 JP34437998A JP34437998A JP3973309B2 JP 3973309 B2 JP3973309 B2 JP 3973309B2 JP 34437998 A JP34437998 A JP 34437998A JP 34437998 A JP34437998 A JP 34437998A JP 3973309 B2 JP3973309 B2 JP 3973309B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- ball
- hole
- substrate
- ball bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Description
【発明の属する技術分野】
本発明は、半導体装置に関し、特にBGA(Ball Grid Array)を採用したCSP(Chip Size/Scale Package)に関するものである。
【0002】
【従来の技術】
近年、ICパッケージは携帯機器や小型・高密度実装機器への採用が進み、従来のICパッケージとその実装概念が大きく変わろうとしている。詳細は、例えば電子材料(1998年9月号22頁〜)の特集「CSP技術とそれを支える実装材料・装置」で述べられている。
【0003】
図3は、ポリイミド系のフレキシブルシートを基板1として採用し、外部接続端子としてボールバンプを具備する半導体装置を示したものである。基板1の上には、接着剤を介して銅箔パターンが貼り合わされている。この銅箔パターンによって、半導体チップ2を固着するランド部3とリード部4とが形成される。リード部4の一部は部分的に線幅が拡張されてパッド部が設けられ、半導体チップ2の電極パッドとボンディングワイヤ5で接続されている。基板1にはスルーホール6が形成され、スルーホール6内側でボールバンプ7がリード部4の裏面側に接続されている。そして、基板1の上部に封止樹脂層8を形成して、半導体チップ2をモールドしている。
【0004】
【発明が解決しようとする課題】
しかしながら、スルーホール6の大きさは直径が高々0.3mm程度のものであり、ボールバンプ7はこの面積に応じた面積の平坦面に半田付けされているに過ぎない。その為、ボールバンプ7とリード部4との接着強度が弱く、時としてボールバンプ7が脱落するという欠点があった。斯かる装置は高密度実装用途から、例えば256ピンなどの多ピン装置に適用される場合が多く、スルーホール7の直径を大きくすることは好ましくない。
【0005】
【課題を解決するための手段】
本発明は、前述の課題に鑑みてなされ、フレキシブルシートの表面に搭載した半導体チップと、前記フレキシブルシートの表面に形成し、前記半導体チップの電極パッドと電気的に接続された導電パターンと、前記半導体チップ周囲を被覆しつつ、前記フレキシブルシートの上に形成した樹脂層と、前記フレキシブルシートに形成したスルーホールと、前記フレキシブルシートの裏面側に、前記スルーホールを通して前記導電パターンに接続されるボールバンプと、を具備した半導体装置において、
前記ボールバンプが接触する導電パターンに小孔を設け、該小孔の内壁においても前記導電パターンと前記ボールバンプとが接触していることを特徴とするものである。
【0006】
【発明の実施の形態】
以下に本発明の実施の形態を、図1〜図2を参照しながら詳細に説明する。
【0007】
図1は、本発明による半導体装置の要部を拡大して示す断面図である。この装置は、基板10の上に半導体チップ11を固着し、固着した半導体チップ11の周囲を樹脂層12で被覆し、基板10の裏面側にボールバンプ13を形成したものである。
【0008】
基板10は、膜厚75μmのポリイミド樹脂系フレキシブルシートからなり、その表面にはエポキシ系やアクリル系の膜厚10〜30μmの接着剤14によって導電パターンが貼りつけられている。導電パターンは、銅箔12μmからなり、その上に電解メッキ法によってNiメッキ層1μm、Au層0.3μmを順次積層し、エッチングして所望のパターンに描画したものである。そして、描画した導電パターンにより、外部接続を行うための配線部15と、半導体チップ11を固着するためのランド部16とを形成する。
【0009】
配線部15の特定箇所の下には、フレシキブルシートを貫通するスルーホール17が設けられており、スルーホール17内部に露出する配線部16の裏面側に、ボールバンプ13が接続されている。スルーホール17は半導体チップ11の電極数に相当する数だけ設けられている。ランド部16には、絶縁ペーストなどの接着剤18によって半導体チップ11が固定される。ランド部16は半導体チップ11のチップサイズに比べて小さな面積で形成されており、半導体チップ11の外周部分は配線部15の上に重畳する。そして、配線部15の必要箇所の上にはソルダレジスト等の絶縁層19を形成し、該絶縁層19によって半導体チップ11と配線部15との電気的絶縁が保たれている。
【0010】
半導体チップ11と配線部15とは、半導体チップ11の表面に形成した電極パッド(図示せず)と配線部15とをワイヤ20でワイヤボンディングすることにより電気接続される。そして、基板10の上を膜厚約600μmの樹脂層12で被覆し、半導体チップ11を封止すると共にパッケージ外形を成形する。封止にはトランスファーモールド手法を用い、基板10の裏面側は露出する。
【0011】
図2は、スルーホール17部分を表面側(半導体チップ側)から観測した図面である。配線部15は、30〜50μmの線幅で延在し、その一部には線幅を拡大したパッド部15aとボールバンプ接続用パッド15bとを形成する。パッド部15aは200μm×130μm程度の大きさで形成され、ボールバンプ接続用パッド15bは、スルーホール17の上部を覆うようにして、外径が0.5mm程度の大きさに形成される。スルーホール17は、直径が0.35mm程度の大きさで形成される。
【0012】
パッド部15aには、ワイヤ20がセカンドボンドされる。そして、ボールバンプ接続用パッド15bの裏面側のスルーホール17内部において、パッド15bとボールバンプ13とが接続している。ボールバンプ13は直径0.3〜0.5mm程度の半田球からなる。
【0013】
ボールバンプ接続用パッド15bには、例えば直径が30〜100μmの小孔30を多数固形成している。小孔30は導電パターンを形成する際に同時的に作られる。例えば、基板10のほぼ全表面に接着剤15を貼着した状態でスルーホール17を開口し、導電パターン層を張り付け、該導電パターンをエッチング処理して配線層15等を形成する際に同時的にエッチング処理することによって形成する。
【0014】
小孔30の上部は、絶縁層19によってキャップされている。そして、ボールバンプ13はスルーホール17内壁において、ボールバンプ接続用パッド15bの導電パターン表面のみならず、小孔30内部まで浸入してその内壁に半田付けされる。
【0015】
斯かる構成であれば、ボールバンプ13の接続部分が、小孔30の内壁に凸状に食い込む形となるので、両者の半田付け強度を増すことができる。
【0016】
例えば、スルーホール17内径0.35mm、ポリイミド基板10の膜厚75μm、Cu箔の膜厚12μmで、直径50μmの小孔30を4個配置したパターン設計において、ボールバンプ13とボールバンプ接続用パッド15bとを250℃の温度で半田付けした製品と、同条件による小孔なしの従来の製品とを比較すると、ボールバンプ13の引っ張り強度試験において約30%以上の接着強度増大が認められた。
【0017】
【発明の効果】
以上に説明した通り、本発明によれば、ボールバンプ接続用パッド15bに小孔30を設けてボールバンプ13との接触部分を凸状に食い込ませた形にしたので、ボールバンプ13の接着強度を30%以上増大することができる利点を有するものである。また、小孔30の上部を絶縁層19で被覆することにより、半田がパッケージ内に浸入することを阻止することができる。
【図面の簡単な説明】
【図1】本発明を説明するための断面図である。
【図2】本発明を説明するための平面図である。
【図3】従来の半導体装置を説明するための断面図である。
Claims (2)
- 樹脂からなるフレキシブル基板の表面に搭載された半導体チップと、
前記フレキシブル基板の表面に形成され、前記半導体チップと電気的に接続された導電パターンと、
前記フレキシブル基板に形成されたスルーホールと、
前記スルーホールの内部に露出する前記導電パターンに形成された複数の小孔と、
前記導電パターン上に前記小孔をキャップするように形成された絶縁性被膜と、
前記フレキシブル基板の裏面側に、前記スルーホールを通して前記小孔の内壁に凸状に食い込むように形成されたボールバンプと、
前記フレキシブル基板上に露出する前記半導体チップ及び前記絶縁性被膜を被覆するように形成された樹脂層とを具備することを特徴とする半導体装置。 - 前記フレキシブル基板と前記半導体チップとは、接着剤により固定されていることを特徴とする請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34437998A JP3973309B2 (ja) | 1998-12-03 | 1998-12-03 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34437998A JP3973309B2 (ja) | 1998-12-03 | 1998-12-03 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000174160A JP2000174160A (ja) | 2000-06-23 |
JP3973309B2 true JP3973309B2 (ja) | 2007-09-12 |
Family
ID=18368798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34437998A Expired - Fee Related JP3973309B2 (ja) | 1998-12-03 | 1998-12-03 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3973309B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100351926B1 (ko) * | 2000-11-08 | 2002-09-12 | 앰코 테크놀로지 코리아 주식회사 | 비·지·에이 패키지 |
KR100618700B1 (ko) | 2004-07-20 | 2006-09-08 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 패키지 제조방법 |
-
1998
- 1998-12-03 JP JP34437998A patent/JP3973309B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000174160A (ja) | 2000-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6468834B1 (en) | Method of fabricating a BGA package using PCB and tape in a die-up configuration | |
JP3481444B2 (ja) | 半導体装置及びその製造方法 | |
JP2819285B2 (ja) | 積層型ボトムリード半導体パッケージ | |
JP2644711B2 (ja) | 金属の回路基板を有するチップスケールのパッケージ | |
KR100294719B1 (ko) | 수지밀봉형 반도체장치 및 그 제조방법, 리드프레임 | |
JP2001077293A (ja) | 半導体装置 | |
JP2002110898A (ja) | 半導体装置 | |
US6271057B1 (en) | Method of making semiconductor chip package | |
US20070166882A1 (en) | Methods for fabricating chip-scale packages having carrier bonds | |
JP2001250876A (ja) | 半導体装置及びその製造方法 | |
KR100251868B1 (ko) | 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법 | |
JP3973309B2 (ja) | 半導体装置 | |
JP3912445B2 (ja) | 半導体装置 | |
TWI390701B (zh) | 免用基板與接針之半導體封裝構造及其製程 | |
US6882037B2 (en) | Die paddle for receiving an integrated circuit die in a plastic substrate | |
JP3824545B2 (ja) | 配線基板、それを用いた半導体装置、それらの製造方法 | |
KR100533761B1 (ko) | 반도체패키지 | |
KR100411809B1 (ko) | 크기형반도체패키지 | |
KR0182510B1 (ko) | 탭 테이프를 적용한 칩 스케일 패키지 | |
JPH11260850A (ja) | 半導体装置およびその製造方法 | |
JPH10321670A (ja) | 半導体装置 | |
KR100411810B1 (ko) | 플립기술을이용한크기형반도체패키지 | |
JPH09148480A (ja) | 半導体装置 | |
JPH1022329A (ja) | 半導体装置 | |
KR101185854B1 (ko) | 반도체 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040914 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060714 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060915 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061114 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070413 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070515 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070612 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130622 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130622 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |