JPH09148480A - 半導体装置 - Google Patents
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- JPH09148480A JPH09148480A JP7303146A JP30314695A JPH09148480A JP H09148480 A JPH09148480 A JP H09148480A JP 7303146 A JP7303146 A JP 7303146A JP 30314695 A JP30314695 A JP 30314695A JP H09148480 A JPH09148480 A JP H09148480A
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- wiring
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
(57)【要約】
【課題】マザーボードに実装した状態でも回路動作の良
否を点検することが可能なＢＧＡを提供する。 【解決手段】少なくとも第１面及び第１面と反対の第２
面に導体が設けられ該導体の少なくとも一部が絶縁性皮
膜で被われた配線基板と、該配線基板の一面に搭載され
た半導体素子と、該半導体素子と該導体の少なくとも一
部を被う絶縁性樹脂と、該配線基板の第１面に設けられ
た球形端子群とを含んで成り、該半導体素子の電極群と
該球形端子群とを電気的に接続する電気径路群が形成さ
れた半導体装置において、該第２面に設けられ該電気径
路と同電位の該導体の一部または全部が該絶縁性皮膜あ
るいは該絶縁性樹脂で被われていない。第２面に設けら
れ絶縁性皮膜で被われていない導体の部分にオシロスコ
ープのプローブを当てて電気信号の波形を観測すること
により回路動作の良否を点検することが可能である。
否を点検することが可能なＢＧＡを提供する。 【解決手段】少なくとも第１面及び第１面と反対の第２
面に導体が設けられ該導体の少なくとも一部が絶縁性皮
膜で被われた配線基板と、該配線基板の一面に搭載され
た半導体素子と、該半導体素子と該導体の少なくとも一
部を被う絶縁性樹脂と、該配線基板の第１面に設けられ
た球形端子群とを含んで成り、該半導体素子の電極群と
該球形端子群とを電気的に接続する電気径路群が形成さ
れた半導体装置において、該第２面に設けられ該電気径
路と同電位の該導体の一部または全部が該絶縁性皮膜あ
るいは該絶縁性樹脂で被われていない。第２面に設けら
れ絶縁性皮膜で被われていない導体の部分にオシロスコ
ープのプローブを当てて電気信号の波形を観測すること
により回路動作の良否を点検することが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージに
関し、特にボール・グリッド・アレイ（ＢａｌｌＧｒｉ
ｄ Ａｒｒａｙ。以下、ＢＧＡと記す）と称されるパッ
ケージに関する。
関し、特にボール・グリッド・アレイ（ＢａｌｌＧｒｉ
ｄ Ａｒｒａｙ。以下、ＢＧＡと記す）と称されるパッ
ケージに関する。
【０００２】
【従来の技術】図４は従来のＢＧＡの断面図で、例えば
日経ＢＰ社刊「日経エレクトロニクス」１９９４年２月
１４日（ｎｏ．６０１）号の６１ページに同様のものが
記載されている。配線基板１上面中央部には、半導体素
子２が搭載され接着剤で配線基板上のダイパツド１１に
固定されている。配線基板下面には、半田ボールで成る
複数の球形電極３が設けられている。配線基板の両面に
は、金属膜でできた配線群があり、上面の配線４と下面
の配線５とは配線基板端部近傍に設けられた導電性の貫
通孔（バイアホール）６ａにより接続されている。配線
群は絶縁性皮膜であるソルダーレジスト１０で被われて
いる。半導体素子の能動面上の電極パッドは、配線基板
上面の配線４の内端と金属細線７で接続されている。前
記球形電極３は前記配線基板下面の配線５の内端と接続
している。また、半導体素子は外力から保護されるよう
絶縁性の樹脂８で被われている。
日経ＢＰ社刊「日経エレクトロニクス」１９９４年２月
１４日（ｎｏ．６０１）号の６１ページに同様のものが
記載されている。配線基板１上面中央部には、半導体素
子２が搭載され接着剤で配線基板上のダイパツド１１に
固定されている。配線基板下面には、半田ボールで成る
複数の球形電極３が設けられている。配線基板の両面に
は、金属膜でできた配線群があり、上面の配線４と下面
の配線５とは配線基板端部近傍に設けられた導電性の貫
通孔（バイアホール）６ａにより接続されている。配線
群は絶縁性皮膜であるソルダーレジスト１０で被われて
いる。半導体素子の能動面上の電極パッドは、配線基板
上面の配線４の内端と金属細線７で接続されている。前
記球形電極３は前記配線基板下面の配線５の内端と接続
している。また、半導体素子は外力から保護されるよう
絶縁性の樹脂８で被われている。
【０００３】図５は従来のキヤビテイーダウンタイプの
ＢＧＡの断面図である。配線基板１は多層基板であり一
部は内層まで削除されデバイスホールを形成している。
デバイスホールの底部には内層の一部であるダイパッド
１１があり、半導体素子２が接着剤でこのダイパツド１
１に固定されている。配線基板下面には、半田ボールで
成る複数の球形電極３が設けられている。配線基板１は
多層基板であり、上下の外層及び内層二層には金属膜で
できた配線群があり、内層の配線１３と下面の円形電極
１５とは配線基板に設けられた導電性の貫通孔（バイア
ホール）６ａにより接続されている。外層の配線群は絶
縁性皮膜であるソルダーレジスト１０で被われている。
半導体素子の能動面上の電極パッドは、配線基板内層の
配線１３がデバイスホール内に露出した内端と金属細線
７で接続されている。前記球形電極３は前記配線基板下
面の円形電極１５と接続している。また、半導体素子は
外力から保護されるよう絶縁性の樹脂８で被われてい
る。
ＢＧＡの断面図である。配線基板１は多層基板であり一
部は内層まで削除されデバイスホールを形成している。
デバイスホールの底部には内層の一部であるダイパッド
１１があり、半導体素子２が接着剤でこのダイパツド１
１に固定されている。配線基板下面には、半田ボールで
成る複数の球形電極３が設けられている。配線基板１は
多層基板であり、上下の外層及び内層二層には金属膜で
できた配線群があり、内層の配線１３と下面の円形電極
１５とは配線基板に設けられた導電性の貫通孔（バイア
ホール）６ａにより接続されている。外層の配線群は絶
縁性皮膜であるソルダーレジスト１０で被われている。
半導体素子の能動面上の電極パッドは、配線基板内層の
配線１３がデバイスホール内に露出した内端と金属細線
７で接続されている。前記球形電極３は前記配線基板下
面の円形電極１５と接続している。また、半導体素子は
外力から保護されるよう絶縁性の樹脂８で被われてい
る。
【０００４】
【発明が解決しようとする課題】図４、図５のどちらの
ＢＧＡも、実使用時には前記ＢＧＡ配線基板とは別のよ
り大きな配線基板（以下、マザーボードと記す）に設け
た金属電極に半田ペーストをスクリーン印刷等で添着
し、その上にＢＧＡを前記球形電極の先端が前記半田ペ
ースト層内に入り込むように置いたのち加熱して接続す
る。ＢＧＡの球形電極として半田ボールが用いられる場
合が多いが、このような場合は半田ペーストの代わりに
フラックスだけを用いることもできる。
ＢＧＡも、実使用時には前記ＢＧＡ配線基板とは別のよ
り大きな配線基板（以下、マザーボードと記す）に設け
た金属電極に半田ペーストをスクリーン印刷等で添着
し、その上にＢＧＡを前記球形電極の先端が前記半田ペ
ースト層内に入り込むように置いたのち加熱して接続す
る。ＢＧＡの球形電極として半田ボールが用いられる場
合が多いが、このような場合は半田ペーストの代わりに
フラックスだけを用いることもできる。
【０００５】このようにＢＧＡをマザーボードに実装し
た状態ではＢＧＡの球形電極はマザーボードに隠れてし
まっているし、ＢＧＡ基板上面の配線もソルダーレジス
ト１０、絶縁性樹脂８で被われているため、例えばオシ
ロスコープのプローブを当てて電源電圧を点検したり、
電気信号の波形を見て回路動作の良否を点検することは
不可能である。また、点検用の電極をマザーボード上に
設けることはコストアップになるし、小型化を求められ
る携帯型電子機器においては事実上不可能な事が多い。
た状態ではＢＧＡの球形電極はマザーボードに隠れてし
まっているし、ＢＧＡ基板上面の配線もソルダーレジス
ト１０、絶縁性樹脂８で被われているため、例えばオシ
ロスコープのプローブを当てて電源電圧を点検したり、
電気信号の波形を見て回路動作の良否を点検することは
不可能である。また、点検用の電極をマザーボード上に
設けることはコストアップになるし、小型化を求められ
る携帯型電子機器においては事実上不可能な事が多い。
【０００６】本発明の目的はかかる課題を解決し、ＢＧ
Ａをマザーボードに実装した状態でもＢＧＡ端子の電気
信号の波形をオシロスコープ等で見て回路動作の良否を
点検することが可能なＢＧＡを提供することにある。
Ａをマザーボードに実装した状態でもＢＧＡ端子の電気
信号の波形をオシロスコープ等で見て回路動作の良否を
点検することが可能なＢＧＡを提供することにある。
【０００７】
【課題を解決するための手段】本発明による請求項１記
載の半導体装置は、少なくとも第１面及び第１面と反対
の第２面に導体が設けられ該導体の少なくとも一部が絶
縁性皮膜で被われた配線基板と、該配線基板の一面に搭
載された半導体素子と、該半導体素子と該導体の少なく
とも一部を被う絶縁性樹脂と、該配線基板の第１面に設
けられた球形端子群とを含んで成り、該半導体素子の電
極群と該球形端子群とを電気的に接続する電気径路群が
形成された半導体装置において、該第２面に設けられ該
電気径路と同電位の該導体の一部または全部が該絶縁性
皮膜あるいは該絶縁性樹脂で被われていないことを特徴
とする。
載の半導体装置は、少なくとも第１面及び第１面と反対
の第２面に導体が設けられ該導体の少なくとも一部が絶
縁性皮膜で被われた配線基板と、該配線基板の一面に搭
載された半導体素子と、該半導体素子と該導体の少なく
とも一部を被う絶縁性樹脂と、該配線基板の第１面に設
けられた球形端子群とを含んで成り、該半導体素子の電
極群と該球形端子群とを電気的に接続する電気径路群が
形成された半導体装置において、該第２面に設けられ該
電気径路と同電位の該導体の一部または全部が該絶縁性
皮膜あるいは該絶縁性樹脂で被われていないことを特徴
とする。
【０００８】また請求項２記載の半導体装置は、請求項
１記載の半導体装置において、該半導体素子が該配線基
板の第２面に搭載されたことを特徴とする。
１記載の半導体装置において、該半導体素子が該配線基
板の第２面に搭載されたことを特徴とする。
【０００９】また請求項３記載の半導体装置は、請求項
１記載の半導体装置において、該半導体素子が該配線基
板の第１面、第２面の中間の第３面に搭載されたことを
特徴とする。
１記載の半導体装置において、該半導体素子が該配線基
板の第１面、第２面の中間の第３面に搭載されたことを
特徴とする。
【００１０】
【作用】本発明による半導体装置にあっては、ＢＧＡの
配線基板の上面（ＢＧＡ端子と反対の面）にＢＧＡ端子
と電気的に接続した電気径路の一部あるいは電気径路と
同電位の導体が絶縁物に被われることなく露出されてい
るので、ＢＧＡをマザーボードに実装した状態でもオシ
ロスコープのプローブを当てて電源電圧を点検したり、
電気信号の波形を見て回路動作の良否を点検することが
可能である。
配線基板の上面（ＢＧＡ端子と反対の面）にＢＧＡ端子
と電気的に接続した電気径路の一部あるいは電気径路と
同電位の導体が絶縁物に被われることなく露出されてい
るので、ＢＧＡをマザーボードに実装した状態でもオシ
ロスコープのプローブを当てて電源電圧を点検したり、
電気信号の波形を見て回路動作の良否を点検することが
可能である。
【００１１】
【発明の実施の形態】図１、図２は本発明の第１の実施
例で、図１は半導体装置を上から見た平面図である。図
１において、１は配線基板、４は配線基板上面の配線
（導体）、８は封止樹脂、１０はソルダーレジストであ
る。ただし、配線基板上面の配線４、ソルダーレジスト
１０は全体の四分の一だけ描いてある。他の四分の三は
パッケージ中心を中心として９０度ずつ回転した図形で
ある。また、封止樹脂で隠れた部分は描いてない。図２
は半導体装置を図１のＡ−Ａで切断した断面図である。
１は配線基板、２は半導体素子、３は球形電極、４は配
線基板上面の配線、５は配線基板下面の配線（導体）、
６ａはバイアホール、７は金属細線、８は封止樹脂、１
０はソルダーレジスト、１１はダイパッドである。本パ
ッケージでは、金属細線７、配線基板上面の配線４、バ
イアホール６ａ、配線基板下面の配線５が半導体素子か
ら球形電極に至る電気径路を形成している。ＢＧＡの配
線基板１の上面にはこの電気径路の一部である配線４の
一部がソルダーレジスト１０、封止樹脂などの絶縁物に
被われることなく露出されている。
例で、図１は半導体装置を上から見た平面図である。図
１において、１は配線基板、４は配線基板上面の配線
（導体）、８は封止樹脂、１０はソルダーレジストであ
る。ただし、配線基板上面の配線４、ソルダーレジスト
１０は全体の四分の一だけ描いてある。他の四分の三は
パッケージ中心を中心として９０度ずつ回転した図形で
ある。また、封止樹脂で隠れた部分は描いてない。図２
は半導体装置を図１のＡ−Ａで切断した断面図である。
１は配線基板、２は半導体素子、３は球形電極、４は配
線基板上面の配線、５は配線基板下面の配線（導体）、
６ａはバイアホール、７は金属細線、８は封止樹脂、１
０はソルダーレジスト、１１はダイパッドである。本パ
ッケージでは、金属細線７、配線基板上面の配線４、バ
イアホール６ａ、配線基板下面の配線５が半導体素子か
ら球形電極に至る電気径路を形成している。ＢＧＡの配
線基板１の上面にはこの電気径路の一部である配線４の
一部がソルダーレジスト１０、封止樹脂などの絶縁物に
被われることなく露出されている。
【００１２】本実施例の半導体装置は以下のように製造
した。
した。
【００１３】（１）プリント配線基板を用意する。この
基板上面中央部には四角形のダイパッドがあり、ダイパ
ッドの周囲には金属配線（導体）が設けられ、ダイパッ
ド近傍から基板端部に設けられたバイアホールに至って
いる。基板下面にはマトリックス状に円形の電極（導
体）が設けられ、前記バイアホールから前記円形電極ま
で金属配線が走っている。バイアホールの内壁には銅メ
ッキが施され、バイアホールの両端（基板の上面及び下
面）には金属の同心円状の電極（導体）が設けられ、基
板上面及び下面の金属配線と内壁銅メッキとの接続を確
かにしている。こうして基板上面のダイパッド近傍から
基板下面の円形電極に至る電気径路を形成している。ソ
ルダレジストは、ダイパッド、上面の同心円状電極、下
面の円形電極を除いた基板上下両面に施されている。
基板上面中央部には四角形のダイパッドがあり、ダイパ
ッドの周囲には金属配線（導体）が設けられ、ダイパッ
ド近傍から基板端部に設けられたバイアホールに至って
いる。基板下面にはマトリックス状に円形の電極（導
体）が設けられ、前記バイアホールから前記円形電極ま
で金属配線が走っている。バイアホールの内壁には銅メ
ッキが施され、バイアホールの両端（基板の上面及び下
面）には金属の同心円状の電極（導体）が設けられ、基
板上面及び下面の金属配線と内壁銅メッキとの接続を確
かにしている。こうして基板上面のダイパッド近傍から
基板下面の円形電極に至る電気径路を形成している。ソ
ルダレジストは、ダイパッド、上面の同心円状電極、下
面の円形電極を除いた基板上下両面に施されている。
【００１４】（２）次いで、ダイパッドに銀ペーストを
塗布し半導体素子を搭載し１７５℃・１時間乾燥し固着
した。
塗布し半導体素子を搭載し１７５℃・１時間乾燥し固着
した。
【００１５】（３）次いで、半導体素子の能動面に設け
られたパッド電極と基板上面の金属配線の内端とを金属
細線で接続した。金属細線としては直径３０μｍの金線
を用い超音波併用熱圧着法で接続した。
られたパッド電極と基板上面の金属配線の内端とを金属
細線で接続した。金属細線としては直径３０μｍの金線
を用い超音波併用熱圧着法で接続した。
【００１６】（４）次いで、前記基板をモールド金型に
装填し、トランスフアーモールド法により半導体素子を
被う様に樹脂で封止した。モールド工程の詳細は日経Ｂ
Ｐ社１９９３年刊行の「ＶＬＳＩパッケージング技術
（下）」３１ページから４０ページに述べられているの
で参照されたい。但し、本発明で実施したのは片側モー
ルドであるので、金型のキャビテイは半導体素子のある
上型だけに設けられている。
装填し、トランスフアーモールド法により半導体素子を
被う様に樹脂で封止した。モールド工程の詳細は日経Ｂ
Ｐ社１９９３年刊行の「ＶＬＳＩパッケージング技術
（下）」３１ページから４０ページに述べられているの
で参照されたい。但し、本発明で実施したのは片側モー
ルドであるので、金型のキャビテイは半導体素子のある
上型だけに設けられている。
【００１７】（５）次いで、基板下面の円形電極にフラ
ックスを塗布し、半田ボールを搭載したのち加熱溶融し
て半田ボールを取り付けた。この時、半田ボールは概略
球の一部を切断した形で円形電極に接着する。
ックスを塗布し、半田ボールを搭載したのち加熱溶融し
て半田ボールを取り付けた。この時、半田ボールは概略
球の一部を切断した形で円形電極に接着する。
【００１８】図３は本発明の第２の実施例の断面図で、
キヤビテイーダウンタイプのＢＧＡである。図３におい
て、１は配線基板、２は半導体素子、３は球形電極、１
４は配線基板上面の円形電極（導体）、１５は配線基板
下面の円形電極（導体）、６ａ、６ｂはバイアホール、
７は金属細線、８は封止樹脂、１０はソルダーレジス
ト、１１はダイパッド、１３は配線基板内面の配線（導
体）である。本パッケージでは、金属細線７、配線基板
内面の配線１３、バイアホール６ａ、配線基板下面の円
形電極１５が半導体素子から球形電極に至る電気径路を
形成している。ＢＧＡの配線基板１の上面にはこの電気
径路とバイアホール６ａにより接続された円形電極１４
がソルダーレジスト１０、封止樹脂などの絶縁物に被わ
れることなく露出されている。円形電極１４は電気的導
体であるバイアホール６ａにより接続されることにより
前記電気径路と同電位になっている。
キヤビテイーダウンタイプのＢＧＡである。図３におい
て、１は配線基板、２は半導体素子、３は球形電極、１
４は配線基板上面の円形電極（導体）、１５は配線基板
下面の円形電極（導体）、６ａ、６ｂはバイアホール、
７は金属細線、８は封止樹脂、１０はソルダーレジス
ト、１１はダイパッド、１３は配線基板内面の配線（導
体）である。本パッケージでは、金属細線７、配線基板
内面の配線１３、バイアホール６ａ、配線基板下面の円
形電極１５が半導体素子から球形電極に至る電気径路を
形成している。ＢＧＡの配線基板１の上面にはこの電気
径路とバイアホール６ａにより接続された円形電極１４
がソルダーレジスト１０、封止樹脂などの絶縁物に被わ
れることなく露出されている。円形電極１４は電気的導
体であるバイアホール６ａにより接続されることにより
前記電気径路と同電位になっている。
【００１９】本実施例の半導体装置は以下のように製造
した。
した。
【００２０】（１）プリント配線基板を用意する。この
基板１は多層基板であり、一部は内層まで削除されデバ
イスホールを形成している。デバイスホールの底部には
内層の一部であり半導体素子が搭載されるダイパッド１
１がある。ダイパッドの周囲には内層２層を使った金属
配線１３が設けられ、ダイパッド近傍からバイアホール
６ａに至っている。バイアホールはマトリックス状に配
置されており、バイアホールの内壁には銅メッキが施さ
れ、中は樹脂で充填され、下端には円形の電極１５が設
けられている。バイアホールの上端にも下端と同様に金
属の円形電極１４が設けられている。こうしてダイパッ
ド近傍から基板下面の円形電極に至る電気径路を形成し
ている。基板上面には放熱用金属層１２が設けられ、放
熱用バイアホール６ｂによりダイパッド１１と接続され
ている。ソルダーレジストは、基板上面の円形電極１
４、放熱用金属層１２、基板下面の円形電極１５、デバ
イスホールを除いた基板上下両面に施されている。
基板１は多層基板であり、一部は内層まで削除されデバ
イスホールを形成している。デバイスホールの底部には
内層の一部であり半導体素子が搭載されるダイパッド１
１がある。ダイパッドの周囲には内層２層を使った金属
配線１３が設けられ、ダイパッド近傍からバイアホール
６ａに至っている。バイアホールはマトリックス状に配
置されており、バイアホールの内壁には銅メッキが施さ
れ、中は樹脂で充填され、下端には円形の電極１５が設
けられている。バイアホールの上端にも下端と同様に金
属の円形電極１４が設けられている。こうしてダイパッ
ド近傍から基板下面の円形電極に至る電気径路を形成し
ている。基板上面には放熱用金属層１２が設けられ、放
熱用バイアホール６ｂによりダイパッド１１と接続され
ている。ソルダーレジストは、基板上面の円形電極１
４、放熱用金属層１２、基板下面の円形電極１５、デバ
イスホールを除いた基板上下両面に施されている。
【００２１】（２）次いで、ダイパッドに銀ペーストを
塗布し半導体素子を搭載し１７５℃・１時間乾燥し固着
した。
塗布し半導体素子を搭載し１７５℃・１時間乾燥し固着
した。
【００２２】（３）次いで、半導体素子の能動面に設け
られたパッド電極と基板内層に設けられた金属配線の内
端とを金属細線で接続した。金属細線としては直径３０
μｍの金線を用い超音波併用熱圧着法で接続した。
られたパッド電極と基板内層に設けられた金属配線の内
端とを金属細線で接続した。金属細線としては直径３０
μｍの金線を用い超音波併用熱圧着法で接続した。
【００２３】（４）次いで、液状エポキシ樹脂をデバイ
スホール内に充填し、半導体素子、金属細線が隠れるま
で塗布したのち１５０℃・１時間乾燥し封止した。
スホール内に充填し、半導体素子、金属細線が隠れるま
で塗布したのち１５０℃・１時間乾燥し封止した。
【００２４】（５）次いで、基板下面の円形電極にフラ
ックスを塗布し、半田ボールを搭載したのち加熱溶融し
て半田ボールを取り付けた。この時、半田ボールは概略
球の一部を切断した形で円形電極に接着する。
ックスを塗布し、半田ボールを搭載したのち加熱溶融し
て半田ボールを取り付けた。この時、半田ボールは概略
球の一部を切断した形で円形電極に接着する。
【００２５】前記の第１の実施例、第２の実施例のいず
れでも、半導体素子の能動面に設けられたパッド電極と
基板に設けられた金属配線の内端とを金属細線で接続し
た例を示したが、半田バンプを用いたフリップチップ接
続、金バンプと導電性接着剤による接続あるいは異方性
導電膜による接続でもよい。
れでも、半導体素子の能動面に設けられたパッド電極と
基板に設けられた金属配線の内端とを金属細線で接続し
た例を示したが、半田バンプを用いたフリップチップ接
続、金バンプと導電性接着剤による接続あるいは異方性
導電膜による接続でもよい。
【００２６】
【発明の効果】本発明による半導体装置にあっては、Ｂ
ＧＡの配線基板の上面にＢＧＡ端子と電気的に接続した
電気径路の一部が絶縁物に被われることなく露出されて
いるので、ＢＧＡをマザーボードに実装した状態でもテ
スターを用いて電源電圧を点検したり、オシロスコープ
のプローブを当てて電気信号の波形を見て回路動作の良
否を点検することが可能である。特にマザーボードの回
路が正しく動作しない場合にその原因を解明するときに
は大いに威力を発揮する。ことに携帯電話やノート型パ
ーソナルコンピュータなどの携帯型電子機器ではマザー
ボードを小さくする事が必須であるので、マザーボード
に点検用の電極を設ける余裕がなく、本発明のＢＧＡは
このような用途に用いる多端子パッケージとして極めて
好適である。
ＧＡの配線基板の上面にＢＧＡ端子と電気的に接続した
電気径路の一部が絶縁物に被われることなく露出されて
いるので、ＢＧＡをマザーボードに実装した状態でもテ
スターを用いて電源電圧を点検したり、オシロスコープ
のプローブを当てて電気信号の波形を見て回路動作の良
否を点検することが可能である。特にマザーボードの回
路が正しく動作しない場合にその原因を解明するときに
は大いに威力を発揮する。ことに携帯電話やノート型パ
ーソナルコンピュータなどの携帯型電子機器ではマザー
ボードを小さくする事が必須であるので、マザーボード
に点検用の電極を設ける余裕がなく、本発明のＢＧＡは
このような用途に用いる多端子パッケージとして極めて
好適である。
【図１】本発明の第１の実施例で、半導体装置を上から
見た平面図。
見た平面図。
【図２】本発明の第１の実施例で、半導体装置を図１の
Ａ−Ａで切断した断面図。
Ａ−Ａで切断した断面図。
【図３】本発明の第２の実施例で、半導体装置の断面
図。
図。
【図４】第１の従来例で、半導体装置の断面図。
【図５】第２の従来例で、半導体装置の断面図。
１…配線基板 ２…半導体素子 ３…球形電極 ４…絶縁基板上面の配線 ５…絶縁基板下面の配線 ６ａ，６ｂ…バイアホール ７…金属細線 ８…封止樹脂 １０…ソルダーレジスト １１…ダイパッド １２…放熱用金属層 １３…内層の金属配線 １４…基板上面の円形電極 １５…基板下面の円形電極
Claims (3)
- 【請求項１】少なくとも第１面及び第１面と反対の第２
面に導体が設けられ該導体の少なくとも一部が絶縁性皮
膜で被われた配線基板と、該配線基板の一面に搭載され
た半導体素子と、該半導体素子と該導体の少なくとも一
部を被う絶縁性樹脂と、該配線基板の第１面に設けられ
た球形端子群とを含んで成り、該半導体素子の電極群と
該球形端子群とを電気的に接続する電気径路群が形成さ
れた半導体装置において、該第２面に設けられ該電気径
路と同電位の該導体の一部または全部が該絶縁性皮膜あ
るいは該絶縁性樹脂で被われていないことを特徴とする
半導体装置。 - 【請求項２】請求項１記載の半導体装置において、該半
導体素子が該配線基板の第２面に搭載されたことを特徴
とする半導体装置。 - 【請求項３】請求項１記載の半導体装置において、該半
導体素子が該配線基板の第１面、第２面の中間の第３面
に搭載されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30314695A JP3296168B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30314695A JP3296168B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148480A true JPH09148480A (ja) | 1997-06-06 |
| JP3296168B2 JP3296168B2 (ja) | 2002-06-24 |
Family
ID=17917444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30314695A Expired - Fee Related JP3296168B2 (ja) | 1995-11-21 | 1995-11-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3296168B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308899B1 (ko) * | 1998-12-29 | 2001-11-15 | 마이클 디. 오브라이언 | 반도체패키지및그제조방법 |
| KR20020085603A (ko) * | 2001-05-09 | 2002-11-16 | 주식회사 실리콘 테크 | 피씨 마더보드를 이용한 반도체 소자 테스트시의 부팅불량 처리장치 |
| KR100400672B1 (ko) * | 1999-08-24 | 2003-10-08 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용 회로기판 |
-
1995
- 1995-11-21 JP JP30314695A patent/JP3296168B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308899B1 (ko) * | 1998-12-29 | 2001-11-15 | 마이클 디. 오브라이언 | 반도체패키지및그제조방법 |
| KR100400672B1 (ko) * | 1999-08-24 | 2003-10-08 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용 회로기판 |
| KR20020085603A (ko) * | 2001-05-09 | 2002-11-16 | 주식회사 실리콘 테크 | 피씨 마더보드를 이용한 반도체 소자 테스트시의 부팅불량 처리장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3296168B2 (ja) | 2002-06-24 |
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