KR100400672B1

KR100400672B1 - 반도체패키지용 회로기판

Info

Publication number: KR100400672B1
Application number: KR10-1999-0035110A
Authority: KR
Inventors: 이춘흥
Original assignee: 앰코 테크놀로지 코리아 주식회사
Priority date: 1999-08-24
Filing date: 1999-08-24
Publication date: 2003-10-08
Also published as: KR20010018947A

Abstract

이 발명은 반도체패키지용 회로기판에 관한 것으로, 봉지 공정중 발생하는 회로기판이나 반도체칩의 정전기를 금형쪽으로 즉각 방출시키기 위해 수지층과; 상기한 수지층의 상면에 차후 반도체칩이 탑재될 수 있도록 형성된 칩탑재부와; 상기한 칩탑재부의 외주연에 방사상으로 미세하게 형성된 다수의 회로패턴과; 상기한 수지층의 하면에 차후 도전성볼이 융착되도록 형성된 다수의 볼랜드와; 상기한 수지층 상면의 회로패턴과 수지층 하면의 볼랜드를 연결하는 도전성 비아홀과; 상기 수지층의 상,하면에 코팅되어 회로패턴을 외부환경으로부터 보호하고, 볼랜드는 외측으로 오픈되도록 하는 커버코트로 이루어진 다수의 회로기판 유닛이 일정 길이의 슬롯을 경계로 다수 연결되어 있는 회로기판 스트립에 있어서, 봉지 공정중 금형에 의해 밀착되는 각 회로기판 유닛의 가장자리와 슬롯 근방에 형성된 회로패턴 부분에는 커버코트가 코팅되지 않은 오프닝(opening) 영역이 형성되어, 상기 회로패턴이 봉지공정중 금형과 직접 접촉 가능하게 된 것을 특징으로 함.

Description

반도체패키지용 회로기판{circuit board for semiconductor package}

본 발명은 회로기판에 관한 것으로, 더욱 상세하게 설명하면 봉지 공정중 발생하는 회로기판이나 반도체칩의 정전기를 금형쪽으로 즉각 방출시킬 수 있는 반도체패키지용 회로기판에 관한 것이다.

통상 반도체패키지용 회로기판은 반도체칩을 탑재하여 메인보드(main board)상에 지지 및 고정하고, 그 반도체칩과 메인보드 사이에서 소정의 전기적 신호를 매개해주는 역할을 한다. 이러한 반도체패키지용 회로기판은 통상 다수의 유닛이 하나의 스트립을 이루며, 반도체패키지 제조 공정에는 상기 스트립채로 이송 및 작업된다. 상기 각각의 회로기판 유닛은 통상 열경화성 수지층 또는 필름(film)을 중심으로 그 양면 또는 일면에 구리박막으로 된 도전성 회로패턴 및 볼랜드 등이 형성되어 있고, 양표면은 커버코트 등으로 코팅되어 이루어져 있다.

상기한 회로기판 유닛(2) 또는 스트립(100)의 구조를 도3a 및 도3b를 참조하여 좀더 상세히 설명하면 다음과 같다. 이하의 설명에서는 수지층을 중심으로 형성된 인쇄회로기판을 예로 한다.

먼저 수지층(도시되지 않음)을 중심으로, 그 상면에는 반도체칩이 실장될 수 있도록 대략 사각모양으로 칩탑재부(8)가 형성되어 있고, 상기 칩탑재부(8)의 주변에는 방사상으로 미세하고 촘촘한 도전성 회로패턴(10)이 형성되어 있다. 상기 회로패턴(10) 사이에는 상기 칩탑재부(8) 또는 회로패턴(10)중 접지용 회로패턴과 연결된 동시에 각 회로기판 유닛(2)의 가장자리에서부터 칩탑재부(8)를 향하여 봉지재가 흘러 들어가는 통로인 골드게이트(40)가 형성되어 있다. 상기 수지층 상면의 칩탑재부(8) 및 회로패턴(10)은 커버코트(6)로 코팅되어 있되, 상기 골드게이트(40) 및 차후 반도체칩과 전기적으로 접속되는 회로패턴(10) 단부는 커버코트(6)가 코팅되지 않고 오픈되어 있다. 한편, 상기 회로패턴(10)중 일정영역에는 수지층의 상부에서 하부를 향하여 도전성 비아홀(12)이 형성되어 있고, 상기 비아홀(12)에 연결된 채 상기 수지층의 하면에는 차후 도전성볼이 융착되도록 다수의 볼랜드(14)가 형성되어 있다. 또한 상기 볼랜드(14)를 제외한 수지층 하면 전체도 커버코트(6)가 코팅되어 있다.

도면중 미설명 부호 22는 각 회로기판 유닛(2)과 유닛(2) 사이에 일정길이로 관통되어 형성된 슬롯이고, 미설명 부호 18은 상기 회로기판 스트립(100)이 낱개의 반도체패키지로 절단될 때 기준이 되는 싱귤레이션홀(18)이며, 부호 16은 각종 장비에 회로기판을 고정시키거나 로딩시킬때 이용되는 로딩홀이다. 또한 36은 봉지공정에 의해 봉지재로 봉지되는 영역을 나타낸 것으로, 상기 봉지영역 외측으로 금형이 위치하여 상기 회로기판을 고정시키게 된다.

한편, 최근에 개발되는 반도체칩은 통상 구동 전압이 낮고 또한 허용되는 전압의 오차가 작으며, 회로패턴이 미세하게 형성되어 있음으로써, 반도체칩을 어셈블링(assembling)하는 패키징 공정에서 반도체칩에 정전기가 축적된 후 일시에 방전되어 반도체칩을 파손시키는 문제가 빈번히 발생하고 있다.

이러한 대용량의 정전기 방전 현상은 특히 금형을 이용한 회로기판의 봉지공정중 자주 발생한다. 즉, 폴리머 계열인 봉지재가 봉지 공정중 회로기판의 커버코트나 금속층(예를 들면, 신호라인, 접지라인 및 파워라인 등의 회로패턴) 또는 반도체칩과 직접 마찰하게 됨으로써, 상기 회로기판이나 반도체칩 등에 정전기가 발생 및 축적된다. 이러한 회로기판은 다음 공정에 투입하기 위해 금형에서 빼내어야 하는데, 이때 상기 금형이나 다른 자재에 그 회로기판의 도전성 부분이 접촉하게 되면 갑작스런 정전기의 방전으로 반도체칩이나 회로기판이 파손되는 문제점이 있다.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 발명한 것으로, 봉지 공정중 발생되는 회로기판이나 반도체칩으로부터의 정전기를 금형쪽으로 용이하게 방출시킬 수 있는 반도체패키지용 회로기판을 제공하는데 있다.

도1a는 본 발명의 제1실시예인 반도체패키지용 회로기판을 도시한 평면도이고, 도1b는 도1a의 A부 확대도이며, 도1c는 도1b의 I-I선을 도시한 단면도이다.

도2a는 본 발명의 제2실시예인 반도체패키지용 회로기판을 도시한 평면도이고, 도2b는 도2a의 B부 확대도이다.

도3a 및 도3b는 종래의 반도체패키지용 회로기판을 도시한 평면도 및 저면도이다.

- 도면중 주요 부호에 대한 설명 -

100; 회로기판 스트립(strip) 2; 회로기판 유닛(unit)

4; 수지층 6; 커버코트(solder mask)

8; 칩탑재부 10; 회로패턴

12; 비아홀(via hole) 14; 볼랜드(ball land)

16; 로딩홀(loading hole)

18; 싱귤레이션홀(singulation hole)

22; 슬롯(slut) 36; 봉지영역

40; 골드게이트(gold gate) 50; 오프닝(opening)

60; 금형

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 회로기판은 수지층과; 상기한 수지층의 상면에 차후 반도체칩이 탑재될 수 있도록 형성된 칩탑재부와; 상기한 칩탑재부의 외주연에 방사상으로 미세하게 형성되어 가장자리까지 연장된 다수의 회로패턴과; 상기한 수지층의 하면에 차후 도전성볼이 융착되도록 어레이(array)되어 형성된 다수의 볼랜드와; 상기한 수지층 상면의 회로패턴과 수지층 하면의 볼랜드를 연결하는 도전성 비아홀과; 상기 수지층의 상,하면에 코팅되어 회로패턴을 외부환경으로부터 보호하고, 볼랜드는 외측으로 오픈되도록 하는 커버코트로 이루어진 회로기판에 있어서, 봉지 공정중 금형에 의해 밀착되는 회로기판의 가장자리 근방은 회로패턴이 외부로 직접 노출되도록 커버코트가 코팅되지 않은 오프닝(opening) 영역이 형성되어, 상기 회로패턴이 봉지 공정중 금형과 직접 접촉 가능하게 된 것을 특징으로 한다.

여기서, 상기 회로기판은 슬롯을 중심으로 다수개가 연속적으로 연결되어 한 스트립을 이룰 수 있다. 이때, 상기 오프닝은 회로기판의 가장자리와 슬롯 근방에 각각 직사각형 모양으로 다수개 형성할 수 있다. 또한, 상기 오프닝은 회로기판의 가장자리 및 슬롯 근방을 따라서 일체의 사각띠 모양으로 형성할 수도 있다.

상기와 같이 하여 본 발명에 의한 반도체패키지용 회로기판에 의하면 봉지 공정중 봉지재와 회로기판 또는 반도체칩과의 마찰로 발생되는 정전기를 금형쪽으로 즉각 방출시킴으로써 회로기판 및 그것에 탑재된 반도체칩의 파손을 미연에 방지하게 된다.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.

먼저 종래와 같이 수지층(4)을 중심으로, 그 상면에는 반도체칩이 실장될 수 있도록 대략 사각모양으로 칩탑재부(8)가 형성되어 있고, 상기 칩탑재부(8)의 주변에는 방사상으로 미세하고 촘촘한 도전성 회로패턴(10)이 형성되어 있으며, 상기 회로패턴(10) 사이에는 상기 칩탑재부(8) 또는 회로패턴(10)중 접지용 회로패턴과연결된 동시에 회로기판 유닛(2)의 가장자리에서부터 칩탑재부(8)를 향하여 봉지재가 흘러 들어가는 통로로서 골드게이트(40)가 형성되어 있으며, 상기 수지층(4) 상면의 칩탑재부(8) 및 회로패턴(10)은 커버코트(6)가 코팅되어 있되, 상기 골드게이트(40) 및 차후 반도체칩과 전기적으로 접속되는 회로패턴(10) 단부는 커버코트(6)가 코팅되지 않고 오픈되어 있다. 상기 회로패턴(10)중 일정영역에는 수지층(4)의 상부에서 하부를 향하여 도전성 비아홀(12)이 형성되어 있고, 상기 비아홀(12)에 연결된 채 상기 수지층(4)의 하면에는 차후 도전성볼이 융착되도록 다수의 볼랜드(14)가 형성되어 있으며, 또한 상기 볼랜드(14)를 제외한 수지층(4) 하면 전체도 커버코트(6)가 코팅되어 하나의 회로기판 유닛(2)을 구성하고 있다. 또한 회로기판 유닛(2)과 유닛(2) 사이에는 슬롯(22)이 형성되어 있고, 회로기판 스트립(100)에서 낱개의 반도체패키지로 절단될 때 기준이 되도록 다수의 싱귤레이션홀(18)이 형성되어 있으며, 각 회로기판 유닛(2)의 경계 영역인 슬롯(22)의 양단 부근에는 로딩홀(16)이 형성되어 있다. 이상에서와 같은 회로기판 스트립(100)의 구조는 종래와 동일하다.

본 발명은 상기 회로기판 스트립(100)에 있어서, 봉지 공정중 금형(60)에 의해 밀착되는 각 회로기판 유닛(2)의 가장자리와 슬롯(22) 근방에 커버코트(6)의 오프닝(50)을 형성함을 특징으로 한다.

즉, 상기 오프닝(50)은 도1a 및 도1b에 도시된 바와 같이, 각각의 회로기판 유닛(2)의 가장자리와 슬롯(22) 근방에 직사각형 모양으로 다수개 형성하거나, 도2a 및 도2b에 도시된 바와 같이, 각각의 회로기판 유닛(2)의 가장자리 및슬롯(22) 근방을 따라서 일체의 사각띠 모양으로 형성할 수도 있다.

상기 도1a 및 도1b에서 도시한 대략 직사각형 모양의 오프닝(50)은 반듯이 봉지영역(36) 외측에 형성되어야 하며, 바람직하게는 금형(60)으로부터 가장 큰 압력을 받는 각 로딩홀(16)과 로딩홀(16) 사이 즉, 회로기판 유닛(2)의 가장자리와 슬롯(22) 근방에 형성한다. 또한, 도2a 및 도2b에 도시한 대략 사각띠 모양의 오프닝(50) 영역은 싱귤레이션홀(18)과 로딩홀(16) 사이의 영역 즉, 회로기판 유닛(2)의 가장자리와 슬롯(22) 근방을 따라서 일체로 형성함이 바람직하다.

상기와 같은 오프닝(50)으로는 회로기판 유닛(2)의 가장자리를 향해 연장된 각종 회로패턴(10) 예를 들면, 신호용, 접지용 및 파워용의 모든 회로패턴(10)이 통과하게 되는데 이들 모든 회로패턴(10)은 커버코트(6)에 의해 코팅되지 않은 상기 오프닝(50)에 의해 외부로 직접 모두 노출된다.

한편, 도1c에 도시된 바와 같이 상기 커버코트(6)의 두께는 수지층(4) 및 회로패턴(10)의 두께에 비해 매우 얇고 또한 고분자 수지로서 탄력성이 있기 때문에 금형(60)이 누르게 되면 상기 커버코트(6)의 두께는 거의 무시할 수 있게 된다. 따라서, 상기 커버코트(6)가 형성되지 않은 오프닝(50)내의 모든 회로패턴(10)은 금형(60)에 직접 용이하게 접촉된다.

이와 같이 하여, 봉지 공정중 봉지재와 상기 회로패턴(10) 및 반도체칩과의 직접적인 마찰로 인해 발생하는 정전기는 상기 반도체칩이나 회로기판에 축적되지 않고, 상기 오프닝(50) 내측의 회로패턴(10)을 통해 금형(60)과 직접 접촉됨으로써, 상기 정전기는 금형을 통해 외부로 신속히 방출되는 것이다. 여기서, 상기 반도체칩은 도전성 와이어로 상기 회로패턴(10)에 전기적으로 접속되어 있기 때문에 반도체칩에 축적된 정전기 역시 상기 오프닝(50) 내측의 회로패턴(10)을 통해 금형(60)으로 즉각 방출된다.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기예만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다. 즉, 상기의 실시예는 모두 수지층을 중심층으로 하는 인쇄회로기판을 예로 하였으나 필름을 중심층으로 한 써킷 필름(circuit film)도 가능할 것이다.

따라서 본 발명에 의한 반도체패키지용 회로기판에 의하면, 봉지 공정중 봉지재와 회로기판 또는 반도체칩과의 마찰로 인해 발생되는 정전기가 커버코트가 오픈된 영역에 위치된 회로패턴을 통해 금형쪽으로 즉각 방출됨으로써, 회로기판 및 반도체칩의 정전기에 의한 파손을 미리 예방하는 효과가 있다.

Claims

(삭제)
(정정) 수지층과, 상기한 수지층의 상면에 차후 반도체칩이 탑재될 수 있도록 형성된 칩탑재부와, 상기한 칩탑재부의 외주연에 방사상으로 미세하게 형성되어 가장자리까지 연장된 다수의 회로패턴과, 상기한 수지층의 하면에 차후 도전성볼이 융착되도록 어레이(array)되어 형성된 다수의 볼랜드와, 상기한 수지층 상면의 회로패턴과 수지층 하면의 볼랜드를 연결하는 도전성 비아홀과, 상기 수지층의 상,하면에 코팅되어 회로패턴을 외부환경으로부터 보호하고, 볼랜드는 외측으로 오픈되도록 하는 커버코트로 이루어진 회로기판에 있어서,

상기 회로기판은 슬롯을 중심으로 다수의 유닛이 연속적으로 연결되어 한 스트립을 이루는 동시에, 상기 각 유닛은 봉지 공정중 금형에 의해 밀착되는 가장자리와 상기 슬롯 근방의 회로패턴 및 수지층이 외부로 직접 노출되도록 커버코트가 코팅되지 않은 오프닝(opening) 영역이 평면상 사각 모양으로 형성된 것을 특징으로 하는 반도체패키지용 회로기판.
(삭제)
제2항에 있어서, 상기 오프닝은 회로기판의 가장자리 및 슬롯 근방을 따라서 일체의 사각띠 모양으로 형성된 것을 특징으로 하는 반도체패키지용 회로기판.