KR100401141B1 - 반도체 패키지 제조용 부재 - Google Patents

반도체 패키지 제조용 부재 Download PDF

Info

Publication number
KR100401141B1
KR100401141B1 KR10-1999-0048636A KR19990048636A KR100401141B1 KR 100401141 B1 KR100401141 B1 KR 100401141B1 KR 19990048636 A KR19990048636 A KR 19990048636A KR 100401141 B1 KR100401141 B1 KR 100401141B1
Authority
KR
South Korea
Prior art keywords
conductive pattern
film
semiconductor package
manufacturing
molding
Prior art date
Application number
KR10-1999-0048636A
Other languages
English (en)
Other versions
KR20010045371A (ko
Inventor
이민우
신원선
유덕수
한인규
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR10-1999-0048636A priority Critical patent/KR100401141B1/ko
Publication of KR20010045371A publication Critical patent/KR20010045371A/ko
Application granted granted Critical
Publication of KR100401141B1 publication Critical patent/KR100401141B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지 제조용 부재에 관한 것으로서, 필름을 이용한 반도체패키지의 제조공정중에서 몰딩공정중에 발생하는 정전기를 방전시킬 수 있도록 부재의 전도성패턴 일정 부위를 접지영역으로 형성시킴으로써, 필름상의 전도성패턴과 칩등이 정전기로부터 보호되어 반도체 패키지의 불량을 줄일 수 있도록 한 반도체 패키지 제조용 부재를 제공하고자 한 것이다.

Description

반도체 패키지 제조용 부재{Substrate for manufacturing semiconductor}
본 발명은 반도체 패키지 제조용 부재에 관한 것으로서, 더욱 상세하게는 필름을 이용한 반도체 패키지 제조 공정에 있어서 몰딩공정시 몰딩수지의 흐름으로 인하여 발생되는 정전기등을 제거하기 위한 접지용 구조를 갖는 반도체 패키지 제조용 부재에 관한 것이다.
통상적으로 전자기기의 집약적 발달과 소형화 경향으로 인하여 고집적화, 소형화, 고기능화의 추세에 병행하여, 상기 다이패드의 저면이 외부로 노출되어 열방출효과를 극대화시킨 구조의 EPP(Exposed pad package) 반도체 패키지, 볼 그리드 어레이(Ball Grid Array) 반도체 패키지, 회로필름을 이용한 반도체 패키지등 다양한 종류의 반도체 패키지가 경박단소화로 개발되어 왔고, 개발중에 있다.
상기 나열한 패키지중에 회로필름을 이용한 반도체 패키지는 표면상에 전도성패턴(16)이 식각처리되어 부착된 소정 면적의 필름(12)이 금속재의 프레임(18)에관통 형성된 패키지 영역에 등간격으로 부착되어진 상태에서 첨부한 도 8에 도시한 바와 같은 구조로 제조되는 바, 그 구조를 간략히 설명하면 다음과 같다.
소정 면적의 필름(12)과 이 필름(12)의 표면상에 식각처리되어 부착된 전도성패턴(16)과, 상기 전도성패턴(16)을 포함하는 필름(12) 상면에 도포되는 커버코트(30)와, 상기 전도성패턴(16)을 포함하는 필름(12)상의 칩탑재영역에 실장되는 반도체 칩(28)과, 이 반도체 칩(28)과 상기 전도성패턴(16)의 본딩영역간에 연결된 와이어(32)와, 상기 칩(10)과 와이어(32)와 전도성패턴(16)등을 보호하기 위해 몰딩된 수지(34)로 구성되어 있다.
또한, 상기 필름(12)의 저면에는 상기 전도성패턴(전원용, 접지용, 신호전달용)이 노출되어 형성된 랜드에 반도체 칩(28)의 입출력단자의 역할을 하도록 인출단자가 부착되어진다.
상기와 같은 구조의 반도체 패키지 제조 공정에 있어서, 몰딩공정중에 수지의 흐름으로 인하여 정전기가 발생하게 되는데, 이 정전기로 인하여 칩내의 회로도가 파손되고, 또한 필름상의 전도성 회로패턴등이 손상이 되어, 반도체패키지의 불량을 낳게 되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 점을 해결하기 위하여 필름을 이용한 반도체패키지의 제조공정중에서 몰딩공정중에 발생하는 정전기를 방전시킬 수 있도록 부재에 접지영역을 형성시킴으로써, 필름상의 전도성패턴과 칩등이 정전기로부터 보호되어 반도체 패키지의 불량을 줄일 수 있도록 한 반도체 패키지 제조용 부재를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 반도체 패키지 제조용 부재의 일실시예를 나타내는 단면도,
도 2는 본 발명에 따른 반도체 패키지 제조용 부재의 다른 실시예를 나타내는 단면도,
도 3은 본 발명에 따른 반도체 패키지 제조용 부재의 또 다른 실시예를 나타내는 단면도,
도 4a,4b는 도 1의 부재에서 필름 절개 위치에 따라 몰딩시의 접지위치가 다르게 형성된 상태를 나타내는 저면도,
도 5a,5b는 도 2의 부재에서 접착수단의 절개 위치에 몰딩시의 접지위치가 다르게 형성된 상태를 나타내는 저면도,
도 6은 종래의 반도체 패키지 제조용 부재를 나타내는 단면도,
도 7은 본 발명에 적용되는 반도체패키지의 일례를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 부재 12 : 필름
14 : 접지영역 16 : 전도성패턴
18 : 프레임 20 : 접착수단
22 : 접지용 홀 24 : 돌기
26 : 몰딩블럭 28 : 칩
30 : 커버코트 32 : 와이어
34 : 수지
이하 첨부도면을 참조로 본 발명을 상세하게 설명하면 다음과 같다.
본 발명은 표면상에 전도성패턴(16)이 식각처리되어 부착된 소정 면적의 필름(12)이 금속재의 프레임(18)에 관통 형성된 패키지 영역에 접착수단(20)에 의하여 등간격으로 부착되어진 부재에 있어서, 상기 부재(10)의 전도성패턴(16)의 일정부위를 몰딩시 발생되는 정전기를 방전시킬 있도록 접지영역(14)으로 형성하여서 된 것을 특징으로 한다.
바람직한 구현예로서, 상기 접지영역(14)은 몰딩시 몰딩블럭(26)과 접촉하여 접지되도록 필름(12)의 일부를 제거하는 동시에 저면으로 노출되는 부위의 전도성패턴(16)이 된다.
바람직한 다른 구현예로서, 상기 접지영역(14)은 몰딩시 프레임(18)과 접촉하여 접지되도록 상기 접착수단(20)의 일부를 제거하는 동시에 상면으로 노출되는 부위의 전도성패턴(16)이 된다.
바람직한 또 다른 구현예로서, 상기 접지영역(14)은 부재(10)의 프레임(18)과 접착수단(20)과 필름(12)을 관통시켜 접지용 홀(22)을 형성하는 동시에 이 접지용 홀(22)의 내경면 사이로 노출되는 전도성패턴(16)이 된다.
이때, 상기 접지용 홀(22)의 내경면 사이로 노출된 전도성패턴(16)에 몰딩시접촉하여 접지되도록 상기 몰딩블럭(26)상에는 접지용 홀(22)내로 삽입되는 동시에 상기 전도성패턴(16)과 접촉하게 되는 접지돌기(24)가 일체로 형성된다.
여기서 본 발명을 실시예로서, 첨부한 도면을 참조하여 더욱 상세하게 설명하면 다음과 같다.
통상, 상기 부재(10)는 표면상에 전도성패턴(16)이 식각처리되어 부착된 소정 면적의 필름(12)과, 이 필름(12)이 부착되는 금속재의 프레임(18)으로 구성되어진다.
물론, 상기 프레임(18)은 스트립 형태로서, 상기 필름(12)이 부착되도록 관통 형성된 다수의 패키지 영역이 등간격으로 형성되어 있다.
더욱 상세하게는, 상기 프레임(18)의 관통된 패키지 영역의 테두리 저면에 전도성패턴(16)을 포함하는 필름(12)의 상면 테두리가 접착수단(20)으로 부착되어진 상태이다.
여기서, 첨부한 도 1에 도시한 바와 같이 필름의 일측끝 일부를 절개시키는 동시에 절개된 부위의 상면에 위치하던 전도성패턴(16)을 외부로 노출시키게 되는 바, 이 노출된 전도성패턴(16)이 접지영역(14)으로 형성된다.
따라서, 상기 부재(10)의 상기 전도성패턴(16)을 포함하는 필름(12)상의 칩탑재영역에 반도체 칩(28)을 부착시키고, 이 반도체 칩(28)과 상기 전도성패턴(16)의 본딩영역간에 와이어(32)를 연결시키며, 상기 칩(10)과 와이어(32)와 전도성패턴(16)등을 수지(34)로 몰딩시켜 반도체 패키지를 제조하게 된다.
이때, 상기 몰딩공정시 상기 부재(10)는 금속재의 몰딩블럭(26)에 올려진 상태가 되며, 상기 접지영역(14)으로 노출된 전도성패턴(16)이 몰딩블럭(26)의 상면에 접촉된 접지상태가 됨에 따라, 몰딩공정시 수지의 흐름으로 발생하는 정전기가 접지영역(14)을 통하여 몰딩블럭(14)으로 용이하게 방전되어, 정전기로 인한 반도체 패키지의 불량을 방지할 수 있게 된다.
한편, 도 4a,4b에 도시한 바와 같이 상기 접지영역(14)은 제한되지 않는 범위로 상기 필름의 일측 또는 구석부위를 절개시켜 형성시킬 수 있다.
첨부한 도 2는 본 발명에 따른 반도체 패키지 제조용 부재의 다른 실시예를 나타내는 단면도로서, 상기 프레임(18)의 관통된 패키지 영역의 테두리 저면과 전도성패턴(16)을 포함하는 필름(12)의 상면 테두리를 부착하고 있는 접착수단(20)의 일부를 절개하여 없애줌으로써, 이 없앤 부위로 노출되는 전도성패턴(16)이 접지영역(14)으로 형성된다.
따라서 상기 접지영역(14)은 위쪽에 위치한 프레임(18)의 저면과 접촉하여 접지가 이루어지게 되고, 상기와 같은 몰딩공정시 발생하는 정전기가 접지영역(14)을 경유하여 프레임(18)으로 용이하게 방전되어진다
한편, 상술한 일실시예와 마찬가지로 첨부한 도 5a,5b에 도시한 바와 같이 접지영역(14)은 제한되지 않는 위치로서 접착수단(20)의 일측 또는 구석부위를 절개하여 형성시킬 수 있다.
첨부한 도 3과 도 6은 본 발명의 또 다른 실시예를 나타내는 단면도 및 저면도로서, 도면부호 22는 상기 부재(10)의 프레임(18)과 접착수단(20)과 상기 전도성패턴(16)을 포함하는 필름(12)을 동시에 일치 관통시켜 형성한 접지용 홀이다.
이때, 상기 접지용 홀(22)의 내경면 사이로 전도성패턴(16)이 노출되는 바, 이 노출된 전도성패턴(16)이 접지영역(14)으로 형성된다.
한편, 상기 부재(10)에 형성된 접지용 홀(22)에 삽입되어 접지영역(14)에 접촉하도록 몰딩블럭(26)상에는 접지돌기(24)가 일체로 형성된다.
따라서, 몰딩공정시 부재(10)를 올려 놓는 동시에 상기 접지돌기(24)가 접지용 홀(22)로 삽입되어 접지영역(14)에 닿게 됨에따라 접지가 이루어지게 되고, 그에따라, 몰딩공정시 발생하는 정전기가 접지영역(14)을 경유하여 접지돌기(24)와 몰딩블럭(26)으로 용이하게 방전되어진다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 제조용 부재에 의하면, 필름을 이용한 반도체 패키지의 제조공정중에서 몰딩공정중에 발생하는 정전기를 방전시킬 수 있도록 부재의 전도성패턴 일정 부위를 접지영역으로 형성시켜 줌으로써, 필름상의 전도성패턴과 칩등이 정전기로부터 보호되어 반도체 패키지의 불량을 줄일 수 있는 장점이 있다.

Claims (4)

  1. 표면상에 전도성패턴(16)이 식각처리되어 부착된 소정 면적의 필름(12)이 금속재의 프레임(18)에 관통 형성된 패키지 영역에 접착수단(20)에 의하여 등간격으로 부착되어진 부재에 있어서,
    상기 부재(10)의 전도성패턴(16)의 일정부위를 몰딩시 발생되는 정전기를 방전시킬 있도록 접지영역(14)으로 형성하되, 이 접지영역(14)은 상기 부재(10)의 프레임(18)과 접착수단(20)과 필름(12)을 관통시켜 접지용 홀(22)을 형성하는 동시에 이 접지용 홀(22)의 내경면 사이로 노출되는 전도성패턴(16)이 되며;
    몰딩블럭(26)상에 일체로 형성시킨 접지돌기(24)가 상기 접지용 홀(22)로 삽입되어 상기 노출된 전도성패턴(16)과 접촉되게 한 것을 특징으로 하는 반도체 패키지 제조용 부재.
  2. 삭제
  3. 삭제
  4. 삭제
KR10-1999-0048636A 1999-11-04 1999-11-04 반도체 패키지 제조용 부재 KR100401141B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0048636A KR100401141B1 (ko) 1999-11-04 1999-11-04 반도체 패키지 제조용 부재

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0048636A KR100401141B1 (ko) 1999-11-04 1999-11-04 반도체 패키지 제조용 부재

Publications (2)

Publication Number Publication Date
KR20010045371A KR20010045371A (ko) 2001-06-05
KR100401141B1 true KR100401141B1 (ko) 2003-10-10

Family

ID=19618544

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0048636A KR100401141B1 (ko) 1999-11-04 1999-11-04 반도체 패키지 제조용 부재

Country Status (1)

Country Link
KR (1) KR100401141B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101156705B1 (ko) 2005-02-05 2012-07-03 삼성전자주식회사 드럼세탁기

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326644A (ja) * 1992-05-19 1993-12-10 Hitachi Cable Ltd 両面配線フィルムキャリア及びその製造方法
JPH06132363A (ja) * 1992-10-16 1994-05-13 Shindo Denshi Kogyo Kk 多層導体フィルムキャリアの製造方法
JPH06252218A (ja) * 1993-02-26 1994-09-09 Mitsui Mining & Smelting Co Ltd フィルムキャリアおよびフィルムキャリアデバイス
JPH1074795A (ja) * 1996-08-29 1998-03-17 Nec Corp 半導体装置およびその製造方法
JPH1131713A (ja) * 1997-07-10 1999-02-02 Nec Corp フィルムキャリアテープを用いたｂｇａ型半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326644A (ja) * 1992-05-19 1993-12-10 Hitachi Cable Ltd 両面配線フィルムキャリア及びその製造方法
JPH06132363A (ja) * 1992-10-16 1994-05-13 Shindo Denshi Kogyo Kk 多層導体フィルムキャリアの製造方法
JPH06252218A (ja) * 1993-02-26 1994-09-09 Mitsui Mining & Smelting Co Ltd フィルムキャリアおよびフィルムキャリアデバイス
JPH1074795A (ja) * 1996-08-29 1998-03-17 Nec Corp 半導体装置およびその製造方法
JPH1131713A (ja) * 1997-07-10 1999-02-02 Nec Corp フィルムキャリアテープを用いたｂｇａ型半導体装置

Also Published As

Publication number Publication date
KR20010045371A (ko) 2001-06-05

Similar Documents

Publication Publication Date Title
US9768124B2 (en) Semiconductor package in package
KR100350759B1 (ko) 볼 그리드 어레이형 반도체 장치 및 그 제조 방법
KR100426494B1 (ko) 반도체 패키지 및 이것의 제조방법
US10714528B2 (en) Chip package and manufacturing method thereof
KR100401141B1 (ko) 반도체 패키지 제조용 부재
KR100464563B1 (ko) 반도체 패키지 및 그 제조방법
KR100649878B1 (ko) 반도체 패키지
KR900001989B1 (ko) 반도체장치
KR100355748B1 (ko) 반도체 패키지 제조용 부재
KR200169908Y1 (ko) 반도체 패키지 제조용 회로필름
KR100400673B1 (ko) 반도체패키지용 인쇄회로기판
KR100508733B1 (ko) 반도체 패키지 및 그 제조방법
KR100400672B1 (ko) 반도체패키지용 회로기판
KR100649865B1 (ko) 반도체 패키지 제조용 부재
KR100306230B1 (ko) 반도체 패키지 구조
US6291260B1 (en) Crack-preventive substrate and process for fabricating solder mask
KR100325179B1 (ko) 마이크로 비지에이 패키지
KR100331071B1 (ko) 반도체 패키지용 인쇄회로기판의 몰딩 방법
KR20000045084A (ko) 반도체패키지 및 그 제조방법
KR100591128B1 (ko) 반도체 소자 및 그 제조 방법
KR101503044B1 (ko) Pcb제품 및 그 제조방법
KR100242249B1 (ko) 패키지성형금형구조 및 반도체패키지
KR900001988B1 (ko) 반도체장치에 사용되는 리이드 프레임
KR100401143B1 (ko) 반도체 패키지 제조용 히트블럭
KR200313831Y1 (ko) 바텀리드패키지

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070912

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee