KR100308394B1 - 반도체패키지및그제조방법_ - Google Patents

반도체패키지및그제조방법_ Download PDF

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Abstract

본 발명은 반도체패키지 및 그 제조방법에 관한 것이다.
종래 칩사이즈 형태의 반도체패키지는 구조상 반도체칩탑재판(2) 위에 부착된 반도체칩(1)의 하부에 볼랜드(3)와 리드(4)들이 위치하게 되므로, 반도체칩(1)을 부착하는 과정에서 반도체칩(1)이 기울어질 경우 반도체칩(1)의 밑면 일부 영역이 그 하부의 볼랜드(3)와 리드(4)에 접촉이 되게 되고, 성형시에도 충진압에 의하여 볼랜드(3) 및 리드(4)가 위쪽으로 들릴 경우 자칫 반도체칩(1) 밑면과의 접촉이 있을 수 있으며, 또한 작업자들의 자재(리드프레임) 취급시 부주의로 인한 자재의 변형에 의해 볼랜드(3)나 리드(4)가 반도체칩(1)의 밑면에 접촉됨으로써 전기적인 쇼트 및 누전현상을 야기시켜 반도체패키지의 품질을 떨어뜨리고 신뢰성에 악영향을 미치게 되는 원인을 제공해 왔었다.
이에, 본 발명에서는 반도체칩(1)과 이 반도체칩(1)의 하부에 위치하는 볼랜드(3) 및 리드(4)들과의 사이에 절연수단을 마련하여 반도체칩(1)과 볼랜드(3)(또는 리드(4))의 전기적 쇼트를 완전히 차폐토록 함으로써 반도체패키지의 품질향상과 신뢰성 제고가 이루어지도록 한 것이다.

Description

반도체패키지 및 그 제조방법
본 발명은 반도체패키지 및 그 제조방법에 대한 것으로, 더욱 상세하게는 반도체칩이 반도체칩탑재판에 부착된 상태에서 리드(또는 볼랜드)가 반도체칩의 하부에 위치하도록 구성되는 칩사이즈형 반도체패키지 및 그 제조방법의 개량에 관한 것이다.
일반적으로, 반도체패키지는 그 내부에 반도체칩을 비롯한 고밀도의 회로를 내장하게 되는 관계로 외부환경(외력, 먼지, 습기, 전기적 열적 부하 등)으로부터 회로를 보호하고 반도체칩의 성능을 극대화하기 위하여 금속재질의 리드프레임이나 회로패턴이 실장된 플라스틱 스트립자재를 이용해 신호의 입출력단자를 형성하고 봉지수단(몰드컴파운드에 의한 성형화 또는 코팅화)으로 패키지성형한 납작한 형태의 구조(표면실장형)를 취하게 된다.
한편, 근자 전자기기의 고성능화와 더불어 휴대용화가 진행됨에 따라 이러한 전자기기에 사용되는 반도체패키지 또한 고집적화, 초경량화, 소형화, 박형화되는 경향으로 이미 패키지의 양측(또는 사방)으로 리드를 형성한 반도체패키지 구조에서 패키지의 하면에 솔더볼(Solder Ball)을 형성한 BGA(Ball Grid Array) 반도체패키지의 출현을 보게 되었다.
그러나, 이러한 BGA반도체패키지는 회로기판이 고가이고 반도체칩의 크기에 비해 기판의 크기가 훨씬 큰 구조로 이루어지기 때문에 반도체패키지를 칩사이즈로 초소형화 하는데 에는 여전히 한계가 있었다.
한편, 이러한 칩사이즈 형태의 초소형 반도체패키지의 출현을 가능케 해 준 것이 본 출원인이 개발한 리드 엔드 그리드 어레이형 리드프레임을 이용한 반도체패키지이다.
즉, 도1의 예시와 같이 길이가 길고 짧게 교호적으로 정열(어레이)되고 끝단 부에는 볼랜드(3)를 형성한 다수개의 리드(4)를 사각형태로 정열(어레이)시킴과 동시에 그 중앙부에 반도체칩탑재판(2)을 구비한 리드프레임에 반도체칩(1)을 부착함으로써 반도체칩탑재판(2) 위에 부착되는 반도체칩(1)의 하부에 리드(또는 볼랜드)가 위치하도록 하여 반도체패키지를 거이 칩사이즈 형태로 제조할 수가 있는 것이다.
따라서, 이러한 칩사이즈 형태의 종래 반도체패키지는 구조상 반도체칩탑재판(2) 위에 부착된 반도체칩(1)의 하부에 리드(4; 또는 볼랜드(3))들이 위치하게 되므로, 매우 작은 크기의 반도체칩탑재판(2)에 전도성접착제(5; 에폭시)를 바르고 그 위에 상대적으로 크기가 큰 반도체칩(1)을 부착하는 과정에서 반도체칩(1)이 기울어질 경우 반도체칩(1)의 밑면 일부 영역이 그 하부의 리드(4)에 접촉이 될 개연성이 있음은 물론, 봉지제(몰드컴파운드)에 의한 성형시에도 몰드캐비티에 봉지제가 충진되는 과정에서 충진압에 의하여 볼랜드(3) 및 리드(4)가 위쪽으로 들릴 경우 자칫 반도체칩(1) 밑면과의 접촉 개연성이 있을 수 있는 것이다. 또한 작업자들의 자재(리드프레임) 취급 시 부주의로 인한 자재의 변형에 의해 리드(4)가 반도체칩(1)의 밑면에 접촉될 가능성도 배제할 수 없는 것이다. 그런데, 상기 반도체칩(1)은 완전한 절연물질이 아닌 반도체의 물성을 갖고 있는 실리콘재질로 구성되어 있기 때문에 반도체칩(1)의 밑면에 특정 리드(4)가 접촉이 되어 있을 때에는 타 리드와의 쇼트(Short)를 유발시켜 장치의 기능에라를 유발시키거나 혹은 완전 쇼트되지는 않을 지라도 미세전류의 누전현상이 발생하여 최상의 품질을 얻을 수 없게 되는 등 반도체패키지의 신뢰성에 악영향을 미치게 되는 원인을 제공해 왔었다.
이에, 본 발명에서는 반도체칩과 이 반도체칩의 하부에 위치하는 리드(볼랜드 형성부위)들과의 사이에 절연수단을 강구한다면 반도체칩과의 접촉으로 기인한 전기적인 쇼트문제를 완전히 해결할 수 있다는 점에 착안하여 새로운 구성의 칩사이즈형 반도체패키지를 발명하게 된 것으로써,
본 발명의 목적은 칩사이즈형 반도체패키지를 형성함에 있어서 반도체칩과 그 하부에 위치하는 리드(또는 볼랜드)와의 사이에 전기적 쇼트를 차폐하는 절연수단을 구비한 칩사이즈형 반도체패키지 및 그 제조방법을 제공하는데 있다.
도 1은 종래 칩사이즈형 반도체패키지의 구성도
도 2 ∼ 도 5는 본 발명의 실시예를 보여 주는 칩사이즈형 반도체패키지의 구성도로써,
도 2는 리드(또는 볼랜드) 위에 절연테이프를 붙이고 그 위에 반도체칩을 부착한 상태를 보여 주는 칩사이즈형 반도체패키지의 구성도
도 3a는 리드(또는 볼랜드) 위에 액상절연물질을 도포하여 경화시킨 후 그 위에 반도체칩을 부착한 상태를 보여 주는 칩사이즈형 반도체패키지의 구성도
도 3b는 리드(또는 볼랜드) 및 반도체칩탑재판에 액상절연접착제를 바른 후 그 위에 반도체칩을 올려놓고 이를 경화시켜 반도체칩을 부착한 상태를 보여 주는 칩사이즈형 반도체패키지의 구성도
도 4는 반도체칩의 밑면에 액상의 절연물질을 도포하여 경화시킨 후 반도체칩탑재판에 전도성접착제를 바르고 상기 반도체칩을 부착한 상태를 보여 주는 칩사이즈형 반도체패키지의 구성도
도 5는 반도체칩의 밑면에 액상절연접착제를 바른 후 리드프레임에 반도체칩을 부착하는 상태를 보여 주는 칩사이즈형 반도체패키지의 구성도
(도면의 주요부분에 대한 부호의 설명)
1 : 반도체칩 2 : 반도체칩탑재판
3 : 볼랜드 4 : 리드
5 : 전도성접착제(에폭시) 11 : 절연테이프
12 : 절연물질 13 : 절연접착물질
14 : 절연물질 15 : 절연접착물질
상기와 같은 목적을 달성하기 위한 본 발명의 칩사이즈형 반도체패키지 및 그 제조방법은 다음과 같은 특징을 제공한다.
반도체칩탑재판(2)에 전도성접착제(5)를 도포하여 그 위에 반도체칩(1)을 부착하되, 상기 반도체칩(1)의 하부에 볼랜드(3)와 리드(4)가 위치하도록 한 칩사이즈형 반도체패키지에 있어서,
반도체칩탑재판(2)에 부착되는 반도체칩(1)과 이 반도체칩(1)의 하부에 위치하는 볼랜드(3) 및 리드(4)의 사이에 전기적인 쇼트를 방지하기 위한 절연수단을 마련하는 것을 특징으로 한다.
따라서, 본 발명에 의하면 볼랜드(3)와 리드(4)에 도포되는 절연수단 또는 반도체칩(2)의 밑면에 도포되는 절연수단을 통하여 반도체칩(2)과 리드(4)와의 접촉으로 발생하는 전기적 쇼트를 예방함으로써 반도체패키지의 품질향상과 신뢰성 제고의 효과를 얻게 되는 것이다.
(실시예)
이하, 본 발명을 첨부된 예시도면을 통해 보다 구체적으로 설명하면 다음과 같다.
도2∼도5는 본 발명의 실시예를 보여 주는 칩사이즈형 반도체패키지의 구성도를 나타낸 것으로,
도2는 리드프레임을 구성하는 볼랜드(3) 및 리드(4) 위에 전기적 절연수단으로서 절연테이프(11)를 붙여서 이 절연테이프(11)에 의해서 반도체칩(1)과 리드(4)와의 전기적 절연이 이루어지도록 한 상태를 보여 주는 예시도이다.
즉, 리드프레임에 구비된 볼랜드(3)와 리드(4) 위에 전기적 절연수단인 절연테이프(11)를 접착하고, 반도체칩(1)을 전도성접착제(5)를 사용하여 반도체칩탑재판(2) 위에 부착함으로써 반도체칩(1)의 가장자리 밑면이 볼랜드(3)와 리드(4) 위에 접촉되더라고 볼랜드(3)와 리드(4) 위에 접착된 절연테이프(11)에 의해 반도체칩(1)과의 완전 차폐가 이루어져 전기적 쇼트를 방지할 수 있는 것이다.
상기 절연테이프(11)는 볼랜드(3)와 리드(4)들 전체적으로 덮을 수 있도록 사각띠 형태로 접착될 수도 있고, 또한 볼랜드(3)와 리드(4)를 부분적으로 덮을 수 있도록 접착될 수가 있다.
따라서, 볼랜드(3)와 리드(4)에 절연수단인 절연테이프(11)가 접착되는 관계로 리드(4)가 직접 반도체칩(1)의 밑면에 전기적으로 접촉되는 것을 막을 수 있으며, 또한 리드(4)가 옆으로 밀리거나 쏠리는 현상을 사전에 예방할 수 있는 것이다.
도 3a는 볼랜드(3)와 리드(4)들 위에 절연수단으로서의 액상의 절연물질(12)을 도포하여 경화시킨 후 통상과 같이 반도체칩(1)을 부착한 상태를 예시한 것이다.
즉, 리드프레임을 구성하는 볼랜드(3)와 리드(4) 위에 전기적 절연수단인 액상의 절연물질(12)을 프린팅(Printing) 하거나 혹은 디스펜싱(Dispensing) 하는 방법으로 도포하고, 이를 오븐에 넣어 경화(Cure)시키거나 기타 굳히는 방법을 통해 리드(4)들이 서로 견고히 붙도록 한다. 그런 다음 통상과 같이 반도체칩(1)을 전도성접착제(5)를 사용하여 반도체칩탑재판(2) 위에 부착함으로써 반도체칩(1)의 가장자리 밑면이 볼랜드(3)와 리드(4) 위에 도포되어 경화 접착된 절연물질(12)에 의해 완전하게 차폐되므로 전기적 쇼트를 방지할 수 있는 것이다.
따라서, 볼랜드(3)와 리드(4)에 절연수단인 절연물질(12)이 도포 경화되어 있는 관계로 리드(4)가 직접 반도체칩(1)의 밑면에 전기적으로 접촉되는 것을 막을 수 있으며, 또한 리드(4)가 옆으로 밀리거나 쏠리는 현상을 사전에 예방할 수 있는 것이다.
도3b는 리드(4) 및 반도체칩탑재판(2) 위에 액상의 절연접착물질(13)을 바른 후 그 위에 바로 반도체칩(1)을 올려놓고 이를 경화시켜 반도체칩(1)을 부착한 상태를 예시한 것이다.
즉, 리드프레임을 구성하는 반도체칩탑재판(2)과 볼랜드(3)와 리드(4) 위에 전기적 절연수단인 액상의 절연접착물질(13)을 프린팅(Printing) 하거나 혹은 디스펜싱(Dispensing) 하는 방법으로 도포하고, 이 절연접착물질(13)이 굳기 전에 그 위에 반도체칩(1)을 올려놓고, 이를 오븐에 넣어 경화(Cure)시키거나 기타 굳히는 방법을 통해 반도체칩(1)이 반도체칩탑재판(2)과 볼랜드(3)및 리드(4)에 견고히 부착되도록 함으로써 종래와 같이 전도성접착제(5)를 이용하여 반도체칩(1)을 붙이는 과정을 생략할 수 있어 전도성접착제(5)의 사용량 조절을 위한 시간 및 인건비를 절약할 수 있는 것이며, 동시에 반도체칩(1)의 가장자리 밑면이 볼랜드(3)와 리드(4) 위에 도포된 절연접착물질(13)에 의해 완전하게 차폐되므로써 전기적인 쇼트를 방지할 수 있는 것이다.
따라서, 볼랜드(3)와 리드(4)에 절연수단인 절연접착물질(13)이 도포되어 있는 관계로 리드(4)가 직접 반도체칩(1)의 밑면에 전기적으로 접촉되는 것을 막을 수 있으며, 또한 리드(4)가 옆으로 밀리거나 쏠리는 현상을 사전에 예방할 수 있는 것이다.
도4는 반도체칩(1)의 밑면에 액상의 절연물질(14)을 도포하여 경화시킨 후 반도체칩탑재판(2)에 전도성접착제(5)를 바르고 상기 반도체칩(1)을 부착한 상태를 예시한 것이다.
즉, 웨이퍼 상태에서 웨이퍼 밑면을 잘 연마한 후 웨이퍼를 보호하기 위해 입혀 놓은 테이프를 제거하기 전에 연마된 웨이퍼의 밑면을 절연수단으로서의 절연물질(14; 폴리아이미드 등)을 스핀코팅(Spin Coating), 덕트블레이드(Duct Blade), 스프레이(Spray), 디스펜싱(Dispensing) 혹은 프린팅(Printing) 방법 등을 이용, 도포한 후, 이를 오븐에 넣어 경화(Cure)시키거나 기타 굳히는 방법을 통해 웨이퍼의 밑면에 절연물질(14)이 부착되는 것이다. 이렇게 밑면에 절연물질(14)이 부착된 웨이퍼를 통상의 방법으로 소잉함으로써 밑면에 절연물질(14)이 부착된 낱개의 반도체칩(1)이 만들어진다. 따라서 이 반도체칩(1)을 전도성접착제(5)를 사용하여 리드프레임의 반도체칩탑재판(2) 위에 부착하게 되면 반도체칩(1)의 가장자리 밑면이 볼랜드(3)와 리드(4)에 접촉되더라도 반도체칩(1)의 밑면에 접착되어 있는 절연물질(14)에 의해 전기적으로 완전 차폐된 상태가 되므로 쇼트를 방지할 수 있는 것이다.
따라서, 밑면에 절연물질(14)이 접착된 반도체칩(1)을 사용하게 되므로 볼랜드(3)와 리드(4)와의 전기적인 접촉을 막을 수 있는 것이다.
도5는 반도체칩(1)의 밑면에 액상의 절연접착물질(15)을 바른 후 리드프레임에 반도체칩(1)을 부착하는 상태를 예시한 것이다.
즉, 반도체칩(1)의 밑면에 절연수단으로서의 액상의 절연접착물질(15)을 도포하고 이 절연접착물질(15)이 굳기 전에 리드프레임을 구성하는 반도체칩탑재판(2)과 볼랜드(3)와 리드(4) 위에 부착하여 이를 오븐에 넣어 경화(Cure)시키거나 기타 굳히는 방법을 통해 반도체칩(1)이 반도체칩탑재판(2)과 볼랜드(3)및 리드(4)에 견고히 부착되도록 함으로써 종래와 같이 전도성접착제(5)를 이용하여 반도체칩(1)을 붙이는 과정을 생략할 수 있어 전도성접착제(5)의 사용량 조절을 위한 시간 및 인건비를 절약할 수 있는 것이며, 동시에 볼랜드(3)와 리드(4)가 반도체칩(1)의 밑면에 접착되어 있는 절연접착물질(15)에 의해 완전하게 전기적으로 차폐되므로써 쇼트를 방지할 수 있는 것이다.
따라서, 반도체칩(1)의 밑면에 도포되는 절연수단으로서의 절연접착물질(15)에 의해서 반도체칩(1)과 리드(4)가 접착되는 관계로 전기적인 접촉되는 것을 막을 수 있고, 동시에 볼랜드(3) 및 리드(4)가 옆으로 밀리거나 쏠리는 현상을 사전에 예방할 수 있는 것이다.
이와 같이, 본 발명에 의하면 반도체칩(1)과 리드프레임을 구성하는 볼랜드(3) 및 리드(4)의 사이에 전기적 절연수단이 마련됨으로써 반도체칩(1)에 리드(4)가 전기적으로 접촉되는 것을 막을 수 있고, 리드(4)가 옆으로 밀리거나 쏠리는 현상을 사전에 예방할 수 있어 궁극적으로 반도체패키지의 품질향상 및 신뢰성 보장 효과를 얻을 수 있는 것이다.
이상에서 설명한 것은 본 발명에 의한 반도체패키지의 구조 및 그 제조방법을 설명하기 위한 하나의 실시예에 불과한 것이며, 본 발명은 상기한 실시예에 한정하지 않고 이하의 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (9)

  1. 반도체칩탑재판(2)과, 상기 반도체칩탑재판(2) 상부에 전도성접착제(5)가 개재되어 부착되어 있되, 상기 반도체칩탑재판(2)의 넓이보다 큰 넓이를 갖는 반도체칩(1)과, 상기 반도체칩탑재판(2)의 외주연에 위치되어 있되, 상기 반도체칩(1)의 측면 하부에 일정 영역이 위치되는 다수의 리드(4)를 포함하여 이루어진 반도체패키지 구조에 있어서,
    상기 반도체칩(1)과 그 하부에 일정 영역이 위치된 다수의 리드(4) 사이에는 상호간 전기적 쇼트를 방지하기 위해 전기적 절연수단이 더 개재된 것을 특징으로 하는 반도체패키지.
  2. 제1항에 있어서, 상기 절연수단은 절연테이프(11)인 것을 특징으로 하는 반도체패키지.
  3. 제2항에 있어서, 상기 절연테이프(11)는 리드(4) 상부 및 리드와 리드가 이루는 공간 전체에 일련의 사각띠상으로 접착된 것을 특징으로 하는 반도체패키지.
  4. 제2항에 있어서, 상기 절연테이프(11)는 리드(4)만 부분적으로 접착된 것을 특징으로 하는 반도체패키지.
  5. 제1항에 있어서, 상기 절연수단은 리드(4) 상부에 액상으로 도포되어 경화된 절연물질(12)인 것을 특징으로 하는 반도체패키지.
  6. 제1항에 있어서, 상기 반도체칩(1)은 하부 전체에 절연물질(14)이 접착된 채 반도체칩탑재판(2)상에 형성된 전도성접착제(5) 상에 접착된 것을 특징으로 하는 반도체패키지.
  7. 반도체칩탑재판(2)에 전도성접착제(5)를 도포한 후 그 위에 반도체칩(1)을 부착하되, 상기 반도체칩(1)의 하부에는 리드(4)의 일정 영역이 우치하도록 제조되는 반도체패키지의 제조방법에 있어서, 상기 반도체칩(1)과 이 반도체칩(1)의 하부에 일정 영역이 위치되는 리드(4)사이에는 전기적 쇼트를 방지하기 위해 전기적 절연수단이 개재됨을 특징으로 하는 반도체패키지 제조 방법.
  8. 제7항에 있어서, 상기 전기적 절연수단은 절연테이프(11)가 이용됨을 특징으로 하는 반도체패키지의 제조 방법.
  9. 제7항에 있어서, 상기 반도체칩(1)의 하면에는 액상의 절연물질(12)이 미리 도포되어 경화된 후, 상부에 전도성접착제(5)가 형성된 반도체칩탑재판(2)에 상기 반도체칩(1)을 부착함으로써 반도체칩(1)의 하부에 위치하는 리드(4)와 반도체칩 (1) 사이에 전기적 절연이 이루어지도록 함을 특징으로 하는 반도체패키지 제조방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148603A (ja) * 1994-11-22 1996-06-07 Nec Kyushu Ltd ボールグリッドアレイ型半導体装置およびその製造方法
JPH08241940A (ja) * 1995-03-03 1996-09-17 Hitachi Ltd 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148603A (ja) * 1994-11-22 1996-06-07 Nec Kyushu Ltd ボールグリッドアレイ型半導体装置およびその製造方法
JPH08241940A (ja) * 1995-03-03 1996-09-17 Hitachi Ltd 半導体装置およびその製造方法

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