KR100623308B1 - 반도체 패키지용 회로기판의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지용 회로기판의 제조방법에 관한 것으로, 더욱 상세하게 설명하면 반도체 패키지 제조 공정 중 발생하는 정전기를 회로기판 전체로 분산시키거나 회로기판 외부로 용이하게 방출시킬 수 있는 반도체 패키지용 회로기판 의 제조방법에 관한 것이다.
본 발명에 따른 반도체 패키지용 회로기판의 제조방법은 수지기판과, 상기 수지기판의 상면에 반도체칩이 실장될 수 있도록 대략 사각모양으로 형성된 칩탑재부와, 상기 칩탑재부의 주변에 방사상으로 형성되며 상기 반도체칩과 전기적으로 접속되는 부분인 본드핑거를 포함하는 회로패턴과, 상기 수지기판 상면에 코팅되어 상기 회로패턴을 절연 및 보호하는 커버코트와, 상기 반도체 패키지로 절단될 때 기준이 되는 다수의 싱귤레이션 홀을 포함하는 유닛이 다수개 연결되어 형성되는 회로기판을 제공하는 단계와, 상기 유닛의 상면에서 상기 유닛의 각 가장자리와 상기 싱귤레이션 홀에 의한 가상절단선 사이에 상기 커버코트를 상기 수지기판의 상면까지 제거하여 사각링 형상의 도전패턴 홈을 형성하는 단계 및 상기 도전패턴 홈에 액상 도전성 물질을 충진하여 경화시켜 도전패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
반도체 패키지용 회로기판, 정전기, 회로패턴, 도전 패턴, 접지패턴

Description

반도체 패키지용 회로기판의 제조방법{The method for Manufacturing of Circuit Board for Semiconductor Package}
도 1은 종래의 반도체 패키지용 회로기판의 평면도.
도 2a는 본 발명의 하나의 실시예에 따른 반도체 패키지용 회로기판의 평면도.
도 2b는 도 2a의 A-A 단면도.
도 2c는 도 2a의 B-B 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지용 회로기판의 평면도.
< 도면의 주요 부분에 대한 부호의 설명>
10 - 유닛 11 - 수지기판
12 - 칩탑재부 13 - 회로패턴
13a - 본드핑거 14 - 커버코트
15 - 싱귤레이션 홀 16 - 가상절단선
19 - 슬롯
20 - 유닛 22 - 도전패턴
24 - 접지패턴 26 - 연결패턴
본 발명은 반도체패키지용 회로기판의 제조방법에 관한 것으로, 더욱 상세하게 설명하면 반도체 패키지 제조 공정 중 발생하는 정전기를 회로기판 전체로 분산시키거나 회로기판 외부로 용이하게 방출시킬 수 있는 반도체 패키지용 회로기판의 제조방법에 관한 것이다.
통상 반도체 패키지용 회로기판은 반도체칩을 탑재하여 메인보드(main board)상에 지지 및 고정되어 반도체칩과 메인보드 사이에서 소정의 전기적 신호를 전달해주는 역할을 한다. 이러한 반도체 패키지용 회로기판은 통상 하나의 반도체 패키지가 형성되는 유닛이 다수개 연결되어 하나의 회로기판을 이루며, 반도체 패키지 제조 공정 중에는 상기 회로기판 상태로 이송 및 작업된다.
이러한 반도체칩의 패키징에 사용되는 회로기판의 일반적인 구조를 도 1을 참조하여 설명하면 다음과 같다.
반도체 패키지용 회로기판(circuit board)은 다수의 반도체칩(도면에 도시되지 않음)이 동일한 형태로 실장될 수 있도록 다수의 동일한 유닛으로 구성되어 있다. 상기 각 유닛은 슬롯(19)에 의하여 구분되어 있다. 각 유닛(10)은 수지기판(도면에 도시하지 않음)과 상기 수지기판의 상면에 반도체칩이 실장될 수 있도록 대략 사각모양으로 칩탑재부(12)가 형성되어 있고, 상기 칩탑재부(12)의 주변에는 방사상으로 미세하고 촘촘한 도전성 회로패턴(13)이 형성되어 있다. 또한 상기 수지기판 상면의 칩탑재부(12) 및 회로패턴(13)은 절연층인 커버코트(14)로 코팅되어 절연 및 보호되어 있으며, 반도체칩과 전기적으로 접속되는 회로패턴(13)의 부분인 본드핑거(13a )는 커버코트(14)가 코팅되지 않고 오픈(open)되어 있다. 또한 유닛(10)의 가장자리와 칩탑재부(12)의 사이에는 반도체 패키지가 완성된 후 유닛에서 절단되는 기준이 되는 싱귤레이션 홀(15)이 형성되어 있다. 따라서 상기 싱귤레이션 홀(15)을 연결하면 가상절단선(16)이 형성된다. 한편, 상기 회로패턴(13)중 일정영역에는 상기 수지기판의 상부에서 하부로 관통하는 도전성 비아홀(도면에 도시하지 않음)이 형성되어 있고, 상기 수지기판의 하면에는 상기 비아홀에 연결되며 솔더볼이 융착되는 다수의 볼랜드(도면에 도시하지 않음)가 배열되어 형성된다. 또한 상기 볼랜드를 제외한 수지기판의 하면 전체도 커버코트가 코팅되어 있다.
한편, 최근에 개발되는 반도체칩은 통상 구동 전압이 낮고 또한 허용되는 전압의 오차가 작으며, 회로패턴이 미세하게 형성되어 있음으로써, 반도체칩을 어셈블링(assembling)하는 공정 예를 들면, 와이어 본딩(wire bonding), 봉지(molding), 마킹(marking), 볼 범핑(ball bumping), 싱귤레이션(singulation)과 같은 공정에서 반도체칩, 도전성 와이어 또는 회로패턴 등에 정전기가 축적된 후 일시에 방전됨으로써 반도체칩 및 회로기판을 쉽게 파손시키는 문제가 빈번히 발생하고 있다.
이러한 정전기의 일시적 방전 현상은 모든 공정에서 발생 가능하지만, 특히 금형을 이용한 회로기판의 봉지 공정, 싱귤레이션(singulation) 공정 중 더욱 빈번히 발생하기도 한다. 즉, 폴리머 계열인 봉지재가 봉지 공정 중 회로기판의 커버코트나 도전층 즉, 신호용, 접지용, 전력용 등의 회로패턴, 반도체칩 또는 도전성 와이어와 직접 마찰하게 됨으로써, 상기 회로기판이나 반도체칩 등에 많은 정전기가 발생 및 축적된다. 이러한 회로기판은 다음 공정에 투입하기 위해 금형에서 빼내어야 하는데, 이때 상기 금형이나 다른 자재 또는 장비에 그 회로기판의 도전성 부분이 접촉하게 되면 갑작스런 정전기가 일시적으로 방전되어 반도체칩의 전극이나 반도체칩 내부의 미세 회로패턴을 손상시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 반도체패키지 제조 공정 중 발생하는 정전기를 회로기판 전체로 분산시키거나 회로기판 외부로 용이하게 방출시킬 수 있는 반도체패키지용 회로기판의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 과제를 해결하기 위한 본 발명에 따른 반도체 패키지용 회로기판의 제조방법은 수지기판과, 상기 수지기판의 상면에 반도체칩이 실장될 수 있도록 대략 사각모양으로 형성된 칩탑재부와, 상기 칩탑재부의 주변에 방사상으로 형성되며 상기 반도체칩과 전기적으로 접속되는 부분인 본드핑거를 포함하는 회로패턴과, 상기 수지기판 상면에 코팅되어 상기 회로패턴을 절연 및 보호하는 커버코트와, 상기 반도체 패키지로 절단될 때 기준이 되는 다수의 싱귤레이션 홀을 포함하는 유닛이 다수개 연결되어 형성되는 회로기판을 제공하는 단계와, 상기 유닛의 상면에서 상기 유닛의 각 가장자리와 상기 싱귤레이션 홀에 의한 가상절단선 사이에 상기 커버코트를 상기 수지기판의 상면까지 제거하여 사각링 형상의 도전패턴 홈을 형성하는 단계 및 상기 도전패턴 홈에 액상 도전성 물질을 충진하여 경화시켜 도전패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한 본 발명에 따른 반도체 패키지용 회로기판에서 상기 액상 도전성 물질 은 도전성 에폭시 또는 등가의 도전성 액상 물질이 사용될 수 있다.
삭제
또한, 상기 도전패턴 홈을 형성하는 단계는 상기 도전패턴이 서로 전기적으로 연결하는 연결패턴을 위한 홈을 더 형성하며, 상기 도전패턴을 형성하는 단계는 상기 연결패턴을 위한 홈에 액상 도전성 물질을 충진하여 경화시켜 연결패턴을 더 형성하도록 이루어질 수 있다.
또한, 상기 도전패턴 홈을 형성하는 단계는 상기 상기 회로기판의 각 유닛의 가장자리로 연장되어 형성되며, 상기 도전패턴이 몰드에 전기적으로 접촉되도록 하는 접지패턴을 위한 홈을 더 형성하며, 상기 도전패턴을 형성하는 단계는 상기 접지패턴을 위한 홈에 액상 도전성 물질을 충진하여 경화시켜 접지패턴을 더 형성하도록 이루어질 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도 2a는 본 발명의 한 실시예에 따른 반도체 패키지용 회로기판의 평면도를 나타낸다. 도 2b는 도 2a의 A-A 단면도를 나타낸다. 도 2c는 도 2a의 B-B 단면도를 나타낸다. 도 3은 본 발명의 다른 실시예에 따른 반도체 패키지용 회로기판의 평면도를 나타낸다. 본 발명에 따른 반도체 패키지용 회로기판을 도시하는 상기 도에서 종래의 반도체 패키지용 회로기판의 구성요소와 동일한 구성요소는 동일한 번호를 사용하여 표시한다.
도 2a, 도 2b, 도 2c를 참조하며 보면, 본 발명에 따른 반도체 패키지용 회로기판(200)은 다수의 반도체칩(도면에 표시하지 않음)이 각각 실장될 수 있도록 다수의 유닛(20)으로 구성되어 있다. 상기 각 유닛은 슬롯(19)에 의하여 구분되어 있다. 상기 유닛(20)은 수지기판(11)과 수지기판(11)의 상면에 반도체칩(도시하지 않음)이 실장되는 대략 사각모양으로 칩탑재부(12)가 형성되어 있고, 상기 칩탑재부(12)의 주변에는 방사상으로 미세하고 촘촘한 도전성 회로패턴(13)이 형성되어 있다. 또한 상기 수지기판(11) 상면의 칩탑재부(12) 및 회로패턴(13)은 절연층인 커버코트(14)로 코팅되어 있어 있으며, 반도체 칩과 전기적으로 접속되는 회로패턴(13)의 부분인 본드핑거(13)는 커버코트(14)가 코팅되지 않고 오픈(open)되어 있다. 또한 회로기판(200) 각각의 유닛(20)에서 각 반도체 패키지가 절단될 때 기준이 되는 다수의 싱귤레이션 홀(15)이 형성되어 있다. 따라서 상기 싱귤레이션 홀(15)을 연결하면 가상절단선(16)이 형성된다. 한편, 상기 회로패턴(13)중 일정영역에는 수지기판(11)의 상부에서 하부로 관통되는 도전성 비아홀(도면에 도시하지 않음)이 형성되어 있고, 상기 수지기판(11)의 하면에는 상기 도전성 비아홀에 연결되며 솔더볼이 융착되는 다수의 볼랜드(도면에 도시하지 않음)가 배열되어 형성된다. 이상과 같은 구조는 종래의 반도체 패키지용 회로기판의 구조와 동일하다.
도시된 바와 같이, 본 발명에 따른 반도체 패키지용 회로기판은 상기 각 싱귤레이션 홀(15)에 의하여 형성되는 가상절단선(16)과 각 유닛(20)의 가장자리 사이에 형성되며, 각 회로패턴(13)을 전기적으로 연결하는 도전패턴(22)을 포함하여 형성된다. 상기 도전층(22)은 각 유닛(20)에서 칩탑재부(12)로부터 방사상으로 형성되는 회로패턴(13)을 전부 전기적으로 연결하도록 형성된다.
상기 도전패턴(22)을 형성하는 방법은 먼저 반도체 패키지용 회로기판의 상면에 형성된 커버코트(14)를 상기 수지기판(11)의 상면까지 일정 폭으로 오픈(open)시켜 커버코트(14)의 내부에 형성되어 있는 회로패턴(13)이 노출되도록 도전패턴 홈(23)을 형성한다. 이때 도전패턴 홈(23)은 가상절단선(16)의 각 변을 따라 형성되며, 각 변의 도전패턴 홈(23)이 서로 연결되어 대략 사각링이 형성되도록 한다. 물론 상기 도전패턴 홈(23)은 상기 커버코트(14)를 형성할 때, 커버코트(14)가 형성된 후 후공정으로 커버코트(14)를 제거하여 형성할 수 있다.
상기 도전패턴 홈(23)은, 도 2b와 도 2c에 도시된 바와 같이, 커버코트(14)의 내부에 형성된 회로패턴(13)이 노출되도록 형성되며, 바람직하게는 수지기판(11)의 상면까지 커버코트(14)가 제거되어 형성된다.
다음으로 상기 도전패턴 홈(23)에 도전성 물질(conductive filler)을 채워 도전패턴(22)을 형성하게 된다. 상기 도전성 물질은 도전패턴(22)이 상기 커버코트(14)의 상면보다 약간 낮은 높이로 형성되도록 채운다. 따라서 도전패턴(22)은 커버코트(14)보다 낮은 높이로 형성되면서 회로기판에 형성된 각 회로패턴(13)을 전부 전기적으로 연결하게 된다. 상기 도전성 물질은 도전성 에폭시 또는 등가의 액상 도전성 물질이 사용될 수 있다. 도전성 에폭시 등이 도전성 물질로 사용되는 경우에는 경화공정을 통하여 에폭시를 경화시키게 된다.
한편 상기 도전 패턴(22)에는 도전성 물질로 구리 또는 금과 같은 도전성 금속이 사용될 수 있으며 이러한 경우에는 도금 공정을 통하여 도전 패턴을 형성하게 된다.
상기 도전패턴(22)에는 별도의 접지패턴(24)이 형성될 수 있다. 도 2a를 참조하여 보다 상세히 설명하면, 회로기판(200)에 봉지부가 형성되는 과정에서 상기 도전패턴(22)이 몰드에 전기적으로 접촉되도록 상기 도전패턴(22)의 소정위치에서 각 유닛(20)의 가장자리로 연장되는 접지패턴(24)을 형성할 수 있다. 상기 접지패턴(24)은 필요에 따라 하나 또는 그 이상으로 형성될 수 있다. 상기 접지패턴(24)은 상기 도전패턴(24)과 동일한 물질을 사용하여 동일한 공정으로 형성될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지용 회로기판을 나타내는 것으로 상기 회로기판의 상면에는 각 유닛(20)에 형성된 도전패턴(24)이 서로 전기적으로 연결되도록 추가로 연결패턴(26)이 형성될 수 있다. 따라서 회로기판의 각 유닛(20)에 형성된 도전패턴(22)이 서로 전기적으로 연결되며, 회로기판에 형성된 회로패턴(13)도 전체적으로 연결된다.
상기 연결패턴(26)도 상기 도전패턴(22)과 동일한 물질을 사용하여 동일한 공정으로 형성될 수 있다. 상기 연결패턴(26)이 형성되는 본 실시예에서도 도 2a에 도시된 접지패턴(24)이 또한 동일하게 형성될 수 있음은 물론이다.
다음은 본 발명의 반도체패키지용 회로기판의 제조방법에 따른 도전패턴의 작용에 대하여 설명한다.
반도체패키지용 회로기판에 형성된 도전패턴(22)에 의하여 회로기판의 회로패턴(13)은 각 유닛(20) 별로 또는 회로기판 전체로 전기적으로 연결된다.
따라서, 반도체칩이 본딩된 회로기판이 봉지공정 중 봉지재와 회로패턴 또는 반도체칩과의 마찰에 의하여 발생하는 정전기는 도전패턴(22)을 통하여 각 유닛 전체로 전달되며, 도전패턴(22)에 접지패턴(24)이 형성된 경우에는 회로기판 외부의 몰드로 빠져나가게 된다. 또한 회로기판에 연결패턴(26)이 형성된 경우에는 회로기판 전체로 정전기가 전달된다. 따라서 회로기판에 발생된 정전기는 특정 회로패턴 에 집중되지 않고 전체적으로 전달되므로, 특정 회로패턴에 정전기가 집중되어 회로가 손상되는 것을 방지할 수 있게 된다. 이때 회로기판의 상부에 실장된 반도체칩은 도전성 와이어에 의하여 상기 회로패턴에 전기적으로 연결되어 있으므로 반도체칩에 축적된 정전기도 회로 패턴을 통하여 분산된다.
한편 반도체 패키지 공정이 완료된 후는 반도체 패키지는 각 유닛의 가상절단선을 따라 절단되므로 반도체 패키지에는 포함되지 않게 된다.
이상 설명한 바와 같이, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
본 발명에 의한 반도체패키지용 회로기판의 제조방법에 의하면 반도체 패키지의 제조과정에서 발생되는 정전기를 회로기판 전체 또는 회로기판 외부로 분산되도록 함으로써, 정전기가 특정 회로패턴에 집중되어 반도체집의 내부회로의 손상 등 패키지의 기능을 손상시키는 것을 방지할 수 있는 효과가 있다.

Claims (5)

  1. 수지기판과, 상기 수지기판의 상면에 반도체칩이 실장될 수 있도록 대략 사각모양으로 형성된 칩탑재부와, 상기 칩탑재부의 주변에 방사상으로 형성되며 상기 반도체칩과 전기적으로 접속되는 부분인 본드핑거를 포함하는 회로패턴과, 상기 수지기판 상면에 코팅되어 상기 회로패턴을 절연 및 보호하는 커버코트와, 상기 반도체 패키지로 절단될 때 기준이 되는 다수의 싱귤레이션 홀을 포함하는 유닛이 다수개 연결되어 형성되는 회로기판을 제공하는 단계와
    상기 유닛의 상면에서 상기 유닛의 각 가장자리와 상기 싱귤레이션 홀에 의한 가상절단선 사이에 상기 커버코트를 상기 수지기판의 상면까지 제거하여 사각링 형상의 도전패턴 홈을 형성하는 단계 및
    상기 도전패턴 홈에 액상 도전성 물질을 충진하여 경화시켜 도전패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지용 회로기판의 제조방법.
  2. 제 1항에 있어서,
    상기 액상 도전성 물질은 도전성 에폭시로 이루어지는 것을 특징으로 하는 반도체 패키지용 회로기판의 제조방법.
  3. 삭제
  4. 제 1항 또는 제 2항에 있어서,
    상기 도전패턴 홈을 형성하는 단계는 상기 도전패턴이 서로 전기적으로 연결하는 연결패턴을 위한 홈을 더 형성하며,
    상기 도전패턴을 형성하는 단계는 상기 연결패턴을 위한 홈에 액상 도전성 물질을 충진하여 경화시켜 연결패턴을 더 형성하도록 이루어지는 것을 특징으로 하는 반도체 패키지용 회로기판의 제조방법.
  5. 제 1항 또는 제 2항에 있어서,
    상기 도전패턴 홈을 형성하는 단계는 상기 상기 회로기판의 각 유닛의 가장자리로 연장되어 형성되며, 상기 도전패턴이 몰드에 전기적으로 접촉되도록 하는 접지패턴을 위한 홈을 더 형성하며,
    상기 도전패턴을 형성하는 단계는 상기 접지패턴을 위한 홈에 액상 도전성 물질을 충진하여 경화시켜 접지패턴을 더 형성하도록 이루어지는 것을 특징으로 하는 반도체 패키지용 회로기판의 제조방법.
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