KR20010019659A - 반도체패키지용 인쇄회로기판 - Google Patents

Abstract

이 발명은 반도체패키지용 인쇄회로기판에 관한 것으로, 다층의 도전성 회로패턴층을 갖는 인쇄회로기판이 봉지 공정중 금형에 완전히 접지되도록 하여 정전기로 인한 인쇄회로기판이나 반도체칩의 파손 등을 방지하기 위해, 다층으로 이루어진 수지층과; 상기 수지층과 수지층 사이에 형성된 도전성 내층회로패턴과; 상기 수지층의 최상면 중앙에 차후 반도체칩이 탑재되도록 형성된 칩탑재부와; 상기 칩탑재부의 외주연 동일면에 방사상으로 미세하게 형성되어 가장자리까지 연장되고, 내층회로패턴과 비아홀로 연결된 다수의 도전성 외층회로패턴과; 상기 수지층의 최하면에 차후 도전성볼이 융착되도록 어레이(array)되어 있고 내층회로패턴과 비아홀로 연결된 다수의 볼랜드와; 상기 수지층의 최상면과 최하면에 코팅되어 외층회로패턴을 외부환경으로부터 보호하고, 볼랜드는 외부로 오픈되도록 하는 솔더마스크로 이루어진 반도체패키지용 인쇄회로기판에 있어서, 상기 수지층 사이에 형성된 내층회로패턴은 수지층 외주연으로 일정 길이 더 돌출되도록 돌출부가 형성되어, 봉지 공정중 봉지 장비와 통전 가능하게 된 것을 특징으로 하는 반도체패키지용 인쇄회로기판.

Description

반도체패키지용 인쇄회로기판{printed circuit board for semiconductor package}

본 발명은 반도체패키지용 인쇄회로기판에 관한 것으로, 더욱 상세하게 설명하면 다층의 도전성 회로패턴층을 갖는 인쇄회로기판이 봉지 공정중 금형에 완전히 접지되도록 하여 정전기로 인한 인쇄회로기판이나 반도체칩의 파손 등을 방지할 수 있는 반도체패키지용 인쇄회로기판에 관한 것이다.

통상 반도체패키지용 인쇄회로기판은 반도체칩을 탑재하여 메인보드(main board)상에 지지 및 고정하고, 그 반도체칩과 메인보드 사이에서 소정의 전기적 신호를 매개해주는 역할을 한다. 이러한 반도체패키지용 인쇄회로기판은 일반적으로 다수의 유닛이 하나의 스트립을 이루며, 반도체패키지 제조 공정 중에는 상기 스트립채로 이송 및 작업된다

한편, 최근에 개발되는 반도체칩은 통상 구동 전압이 낮고 또한 허용되는 전압의 오차가 작으며, 회로패턴이 미세하게 형성되어 있음으로써, 반도체칩을 어셈블링(assembling) 또는 패키징(packaging)하는 공정 예를 들면, 와이어 본딩(wire bonding), 봉지(molding), 마킹(marking), 볼 범핑(ball bumping), 싱귤레이션(singulation)과 같은 공정에서 반도체칩이나 인쇄회로기판에 정전기가 축적된 후 일시에 방전되어 반도체칩 및 인쇄회로기판을 쉽게 파손시키는 문제가 빈번히 발생하고 있다.

이러한 대용량의 정전기 방전 현상은 모든 공정에서 발생 가능하지만, 특히 금형을 이용한 인쇄회로기판의 봉지 공정중 더욱 빈번히 발생하기도 한다. 즉, 폴리머 계열인 봉지재가 봉지 공정중 인쇄회로기판의 솔더마스크나 도전층(예를 들면, 신호용, 접지용 및 파워용 등의 회로패턴) 또는 반도체칩과 직접 마찰하게 됨으로써, 상기 인쇄회로기판이나 반도체칩 등에 정전기가 축적되도록 한다. 이러한 인쇄회로기판은 다음 공정에 투입하기 위해 금형에서 빼내어야 하는데, 이때 상기 금형이나 다른 자재에 그 인쇄회로기판이 접촉하게 되면 갑작스런 정전기의 방전으로 반도체칩이나 인쇄회로기판이 파손되는 문제점이 있다.

이러한 문제를 해결하기 위해 종래에는 인쇄회로기판에 별도의 도금된 그라운드플레이트를 제공하였다.

이러한 인쇄회로기판(10)의 구조를 도1a 및 도1d를 참조하여 설명하면 다음과 같다. 여기서 도1a 및 도1b는 통상적인 인쇄회로기판(10)의 평면도 및 저면도이고, 도1c는 도1a의 I-I선 단면도이며, 도1d는 도1a에서 상부 첫번째 수지층(24)을 부분적으로 벗겨낸 상태의 한 예를 도시한 확대평면도이다.

먼저 인쇄회로기판(10)은 다층의 수지층(24)을 중심으로 그 상면에는 반도체칩이 접착될 수 있도록 대략 사각모양으로 칩탑재부(16)가 형성되어 있고, 상기 칩탑재부(16)의 주변에는 방사상으로 미세하고 촘촘한 도전성 외층회로패턴(12)이 형성되어 있다. 상기 외층회로패턴(12) 사이에는 상기 칩탑재부(16) 또는 외층회로패턴(12)중 접지용 외층회로패턴(12)과 연결된 동시에 각 인쇄회로기판(10)의 가장자리에서부터 칩탑재부(16)를 향하여 봉지재가 흘러 들어가는 통로인 골드게이트(17)가 형성되어 있다. 상기 수지층(24) 상면의 칩탑재부(16) 및 외층회로패턴(12)은 솔더마스크(15)로 코팅되어 있되, 상기 골드게이트(17) 및 차후 반도체칩과 전기적으로 접속되는 외층회로패턴(12)의 단부는 솔더마스크(15)가 코팅되지 않고 오픈(open)되어 있다. 한편, 상기 외층회로패턴(12)중 일정영역에는 수지층(24)의 상부에서 하부를 향하여 도전성 비아홀(13)이 형성되어 있고, 상기 비아홀(13)에 연결된 채 다층의 내층회로패턴(22)이 형성되어 있다. 상기와 같이 다층의 수지층(24) 사이에 역시 다층의 내층회로패턴(22)을 형성한 이유는 표면에서의 외층회로패턴(12) 설계를 용이하게 하여 고성능의 반도체패키지에서 사용할 수 있도록 하고, 또한 수지층(24) 사이에 전기 또는 열적으로 도전성인 내층회로패턴(22)이 형성됨으로써 결국 반도체패키지의 열적 성능을 향상시킬 수 있기 때문이다.

한편, 상기 수지층(24)의 최하면에는 상기 내층회로패턴(22)과 비아홀(13)로 연결된 다수의 볼랜드(14)가 형성되어 있고, 이 볼랜드(14)에는 차후 도전성 볼이 융착된다. 또한 상기 볼랜드(14)를 제외한 수지층(24) 하면 전체도 솔더마스크(15)가 코팅되어 있다. 도면중 미설명 부호 19는 상기 인쇄회로기판(10) 스트립이 낱개의 반도체패키지로 절단될 때 기준이 되는 싱귤레이션홀이며, 부호 18은 각종 장비에 인쇄회로기판(10)을 고정시키거나 로딩시킬 때 이용되는 인덱스홀이다.

더불어, 상기 다수의 볼랜드(14)가 형성된 면의 일정 영역에는 접지용 외층회로패턴(12)과 연결된 그라운드 플레이트(20)가 형성되어 있으며, 이는 인쇄회로기판(10)이 해당 장비에 로딩되었을 때 상기 그라운드 플레이트(20)가 그 장비의 이송레일이나 안착부 등에 접지되도록 함으로써 정전기가 방출되도록 도모한 것이다.

그러나 상기와 같은 그라운드 플레이트(20)는 인쇄회로기판(10)의 워페이지(warpage, 휨현상) 발생시 상기 그라운드 플레이트(20)가 장비와 완벽하게 접지되지 못함으로써 정전기에 의해 인쇄회로기판(10)이나 반도체칩의 파손 현상이 빈번히 발생하는 문제점이 있다.

또한, 인쇄회로기판(10)에 형성된 인덱스홀(18)에 장비의 고정핀이 삽입되어 고정된다는 것에 착안하여, 상기 인덱스홀(18)에 도금을 실시하고, 상기 인덱스홀(18)은 접지용 외층회로패턴(12)과 연결한 구조가 알려져 있다. 그러나 이 경우에 있어서도, 상기 인덱스홀(18)의 구경은 통상 고정핀보다 구경이 약간 크게 되어 있음으로써 고정핀과 완벽하게 접지되지 못할 수 있고, 이로 인하여 상기 고정핀에서 인쇄회로기판(10)을 빼거나 집어넣을 경우 정전기의 일시적 방전현상이 일어날 수 있다.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 다층의 도전성 회로패턴층을 갖는 인쇄회로기판이 봉지 공정중 금형에 완전히 접지되도록 하여 정전기로 인한 인쇄회로기판이나 반도체칩의 파손 등을 방지할 수 있는 반도체패키지용 인쇄회로기판을 제공하는데 있다.

도1a및 도1d는 통상적인 인쇄회로기판을 도시한 평면도 및 단면도이다.

도2a 및 도2b는 본 발명에 의한 반도체패키지용 인쇄회로기판을 도시한 단면도이다.

도3은 본 발명에 의한 반도체패키지용 인쇄회로기판이 금형에 안착되어 접지된 상태를 도시한 상태도이다.

- 도면중 주요 부호에 대한 설명 -

10; 인쇄회로기판 12; 외층회로패턴

13; 비아홀(via hole) 14; 볼랜드(ball land)

15; 솔더마스크(solder mask) 16; 칩탑재부

17; 골드게이트(gold gate) 18; 인덱스홀(index hole)

19; 싱귤레이션홀(singulation hole)

20; 그라운드 플레이트(ground plate)

22; 내층회로패턴 22a; 돌출부

24; 수지층 30; 금형

31; 벽면

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 인쇄회로기판은 다층으로 이루어진 수지층과; 상기 수지층과 수지층 사이에 형성된 도전성 내층회로패턴과; 상기 수지층의 최상면 중앙에 차후 반도체칩이 탑재되도록 형성된 칩탑재부와; 상기 칩탑재부의 외주연 동일면에 방사상으로 미세하게 형성되어 가장자리까지 연장되고, 내층회로패턴과 비아홀로 연결된 다수의 도전성 외층회로패턴과; 상기 수지층의 최하면에 차후 도전성볼이 융착되도록 어레이(array)되어 있고 내층회로패턴과 비아홀로 연결된 다수의 볼랜드와; 상기 수지층의 최상면과 최하면에 코팅되어 외층회로패턴을 외부환경으로부터 보호하고, 볼랜드는 외부로 오픈되도록 하는 솔더마스크로 이루어진 반도체패키지용 인쇄회로기판에 있어서, 상기 수지층 사이에 형성된 내층회로패턴은 수지층 외주연으로 일정 길이 더 돌출되도록 돌출부가 형성되어, 봉지 공정중 봉지 장비와 통전 가능하게 된 것을 특징으로 한다.

여기서, 상기 내층회로패턴은 적어도 2층 이상으로 형성할 수 있다. 이 경우에 상기 2층 이상의 내층회로패턴은 상,하층을 도전성 비아홀로 연결한다.

또한, 상기 내층회로패턴은 두께는 통상 외층 회로패턴의 대략 1~10배 정도의 두께를 갖도록 함이 바람직하다. 더욱 바람직하기로는 내층회로패턴이 20~300㎛ 의 두께가 되도록 한다.

상기와 같이 하여 본 발명에 의한 반도체패키지용 인쇄회로기판에 의하면 인쇄회로기판의 최저 기저전위점과 금형과의 전기적 통전을 위하여 다층의 내층 및 외층회로패턴 중에서 내층회로패턴의 단부가 외부로 더 돌출되도록 하여, 이 단부가 금형의 벽과 통전되도록 함으로써 봉지 공정중 반도체칩 또는 인쇄회로기판이 접지되도록 함으로써 정전기에 의한 상기 반도체칩이나 인쇄회로기판의 파손 등을 방지할 수 있게 된다.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.

먼저 도2a는 본 발명에 의한 반도체패키지용 인쇄회로기판(10)을 도시한 단면도이고, 도2b는 인쇄회로기판(10)에서 최상층의 수지층(24) 및 외층회로패턴(12)을 부분적으로 제거한 상태를 도시한 평면도이다.

도시된 바와 같이, 다층으로 수지층(24)이 구비되어 있고, 상기 수지층(24)과 수지층(24) 사이에는 역시 다층으로 도전성 내층회로패턴(22)이 형성되어 있다. 상기 상,하층의 내층회로패턴(22)은 도전성 비아홀(13)로 연결되어 있으며, 상기 내층회로패턴(22)은 통상 구리박막이다.

또한 내층회로패턴(22)의 단부는 수지층(24)의 외곽보다 더 바깥으로 돌출되도록 일정길이를 갖는 돌출부(22a)가 형성되어 있으며, 이는 차후 봉지 공정중 금형(30)의 벽면(31)과 접촉함으로써 전기적으로 통전하게 된다.

상기와 같이 내층회로패턴(22)이 수지층(24)의 외곽보다 더 바깥으로 돌출되도록 하는 방법은 최초의 수지층(24) 일표면에 그 수지층(24) 면적과 같은 면적 또는 더 넓은 면적을 갖도록 구리박막을 입히고, 이 상태에서 통상의 내층회로패턴(22) 형성 과정을 실시함으로써 얻을 수 있다. 즉, 종래에는 상기 수지층(24)의 면적보다 약간 작은 면적을 갖도록 구리박막을 입힌 후, 내층회로패턴(22)을 형성하였으나 본 발명에서는 수지층(24)의 면적과 구리박막의 면적이 같도록 또는 구리박막의 면적이 더 넓도록 한 상태에서 내층회로패턴(22)을 형성한 것이다. 상기와 같이 내층회로패턴(22)이 형성된 후에는 수지층(24) 및 내층회로패턴(22)의 가장자리를 동시에 절단함으로서 일정 모양을 갖는 인쇄회로기판(10)을 구비하게 된다. 그러면 절단시 상기 수지층(24)은 쉽게 절단되지만 내층회로패턴(22)층은 비교적 두꺼운 금속성으로 쉽게 절단되지 않고 절단장비에 의해 인장되어 일정길이의 버(burr)를 남기고 절단된다. 결국 도2a 및 도2b에서와 같이 돌출부(22a)를 갖는 내층회로패턴(22)을 갖는 인쇄회로기판(10)이 얻어진다.

여기서 종래 구리박막의 면적을 수지층(24)보다 약간 작게 한 상태에서 내층회로패턴(22)을 형성한 이유는 상기한 버(burr)가 발생하지 않토록 하기 위함이지만 본 발명은 이를 역으로 이용함으로써 금형(30)과 전기적으로 접촉될 수 있는 수단을 형성한 것이다.

한편, 상기 내층회로패턴(22)은 반도체패키지의 열적 성능 향상을 위해 외층회로패턴(12)보다 더 두껍게 형성함이 바람직하며, 구체적으로는 외층회로패턴(12)보다 대략 1~10배 또는 20~300㎛ 정도의 두께를 갖도록 한다.

상기 수지층(24)의 최상면 중앙에는 차후 반도체칩이 탑재되도록 칩탑재부(16)가 구비되어 있고, 상기 칩탑재부(16)의 외주연인 동일평면에는 방사상으로 미세하게 외층회로패턴(12)이 형성되어 있다. 상기 외층회로패턴(12)의 두께는 통상 10~20㎛ 사이이다.

이 외층회로패턴(12)은 하부의 내층회로패턴(22)과 도전성비아홀(13)로 연결되어 있다. 또한, 상기 수지층(24)의 최하면에는 차후 도전성볼이 융착되도록 다수의 볼랜드(14)가 형성되어 있으며, 이는 상부의 내층회로패턴(22)과 도전성 비아홀(13)로 연결되어 있다. 더불어, 상기 수지층(24)의 최상면과 최하면에는 외층회로패턴(12)을 외부환경으로부터 보호하도록 또한 볼랜드(14)가 오픈되도록 솔더마스크(15)가 코팅되어 있다.

도3은 본 발명에 의한 반도체패키지용 인쇄회로기판(10)이 금형(30)에 안착되어 접지된 상태를 도시한 상태도이다.

도시된 바와 같이 본 발명에 의한 인쇄회로기판(10) 외주연으로는 내층회로패턴(22)이 연장되어 형성된 다수의 돌출부(22a)가 돌출되어 있으며, 이러한 돌출부(22a)는 금형(30)의 벽면(31)에 접촉되어 있다. 통상 상기 금형(30)의 벽면(31) 넓이는 인쇄회로기판(10)의 넓이와 유사하게 형성하게 됨으로써 상기 인쇄회로기판(10) 외측으로 돌출된 돌출부(22a)는 금형(30)의 벽면(31)과 밀착됨으로써, 인쇄회로기판(10)이나 반도체칩 등에 발생되는 정전기가 상기 금형(30)쪽으로 모두 방출하게 된다.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기예만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다. 즉, 상기의 실시예에서는 몰딩장비인 금형과의 접지를 위주로 설명하였지만 본 발명은 와이어 본딩 장비, 싱귤레이션 장비 등 반도체패키지의 모든 제조 장비에서 인쇄회로기판의 접지 문제를 해결할 수 있을 것이다.

이와 같이 하여 본 발명에 의한 반도체패키지용 인쇄회로기판에 의하면, 인쇄회로기판의 최저 기저전위점과 금형과의 전기적 통전을 위하여 다층의 내층 및 외층회로패턴 중에서 내층회로패턴의 단부가 외부로 더 돌출되도록 하여, 이 단부가 금형의 벽과 통전되도록 함으로써 봉지 공정중 반도체칩 또는 인쇄회로기판이 접지되도록 함으로써 정전기에 의한 상기 반도체칩이나 인쇄회로기판의 파손 등을 방지할 수 있는 효과가 있다.

Claims (3)

1. 다층으로 이루어진 수지층과; 상기 수지층과 수지층 사이에 형성된 도전성 내층회로패턴과; 상기 수지층의 최상면 중앙에 차후 반도체칩이 탑재되도록 형성된 칩탑재부와; 상기 칩탑재부의 외주연 동일면에 방사상으로 미세하게 형성되어 가장자리까지 연장되고, 내층회로패턴과 비아홀로 연결된 다수의 도전성 외층회로패턴과; 상기 수지층의 최하면에 차후 도전성볼이 융착되도록 어레이(array)되어 있고 내층회로패턴과 비아홀로 연결된 다수의 볼랜드와; 상기 수지층의 최상면과 최하면에 코팅되어 외층회로패턴을 외부환경으로부터 보호하고, 볼랜드는 외부로 오픈되도록 하는 솔더마스크로 이루어진 반도체패키지용 인쇄회로기판에 있어서,

   상기 수지층 사이에 형성된 내층회로패턴은 수지층 외주연으로 일정 길이 더 돌출되도록 돌출부가 형성되어, 반도체패키지 제조 장비와 통전 가능하게 된 것을 특징으로 하는 반도체패키지용 인쇄회로기판.
2. 제1항에 있어서, 상기 내층회로패턴은 적어도 2층 이상으로 형성된 것을 특징으로 하는 반도체패키지용 인쇄회로기판.
3. 제2항에 있어서, 상기 2층 이상의 내층회로패턴은 상,하층이 도전성 비아홀로 연결된 것을 특징으로 하는 반도체패키지용 인쇄회로기판.