KR20050061343A

KR20050061343A - 배선 회로 기판

Info

Publication number: KR20050061343A
Application number: KR1020040106487A
Authority: KR
Inventors: 니시겐스케; 이시마루야스토
Original assignee: 닛토덴코 가부시키가이샤
Priority date: 2003-12-16
Filing date: 2004-12-15
Publication date: 2005-06-22
Also published as: US7075017B2; CN1630067A; JP2005183464A; US20050139387A1; TW200525711A; EP1545173A1

Abstract

실장용 배선 회로 기판의 띠형상 (strip) 도체 (2) 의 적어도 특정 부분 (A) 으로서, 띠형상 도체가 스트라이프 패턴으로 형성되도록 노출되므로, 전자 부품의 전극 (E) 에 개개의 도체를 접속시킬 수 있는, 상기 특정 부분 (A) 은 솔더 레지스트 (3) 로 피복된다. 특정 부분 (A) 은 긴 단부를 갖는 띠형상 도체의 길이 방향으로의 일 부분이고, 그 부분은 짧은 단부에 접속되고 긴 단부를 갖는 띠형상 도체 상의 위치까지 띠 폭 방향으로 평행하게 이동하는 전극과 중첩하는 영역을 포함한다. 그 결과, 전극과 배선 패턴간의 단락을 억제할 수 있는 구조를 배선 회로 기판에 제공할 수 있고, 또한 전극과 중첩하는 영역을 포함하는, 고밀도의 지그재그 배치 패턴으로 형성되는 전극을 갖는 전자 부품에도 제공할 수 있다.

Description

배선 회로 기판{WIRING CIRCUIT BOARD}

본 발명은, 전자 부품을 실장하기 위하여 반도체 소자 등의 전자 부품의 전극에 직접 접속되는 단자를 갖는 배선 회로 기판에 관한 것이다.

통상, IC 등의 반도체 소자는 웨이퍼 상에 다수 형성되고, 개개의 칩으로 분단되고 각종 회로 기판에 접속되어 이용된다. IC 를 대규모로 더 집적함으로써, 1개의 칩의 접속면 상에 형성되는 전극의 수가 증가하므로, 각 개별 전극의 크기는 소형화되고 전극의 배치는 과밀하게 된다.

근래 전극 수의 급격한 증가에 대처하기 위하여, 도 6(a) 에 도시된 바와 같이, 지그재그 피크를 따른 교대 배치 패턴으로 칩 (100) 의 접속면 외주 (外周) 상에 전극이 형성된다.

도 6(b) 에 도시된 바와 같이, "지그재그 피크를 따른 교대 배치 패턴"은, 일점 쇄선으로 나타낸 지그재그 선 (톱니 파형 선; J) 의 각 정점 (J1, J2) 상에 개개의 전극 E (E1, E2) 이 위치하는 패턴을 의미한다. 도 6(a) 에 도시된 바와 같이, 이 배치 패턴은 전체로 2개의 열인 체커 패턴을 나타낸다.

이하, 이 배치 패턴은 "지그재그 배치 패턴"으로도 지칭된다.

지그재그 배치 패턴에 있어서 지그재그 선의 진폭 (t2; 도 6(a)) 은, 도 6(b) 에 도시된 바와 같이, 도면에서 x 방향으로 이동하는 경우에도 하나의 정점 (J1) 상에 위치한 전극 (E1) 이 다른 정점 (J2) 상에 위치한 전극 (E2) 와 접촉하지 않도록, 전극의 크기를 고려하여 결정된다.

지그재그 선의 주기 (피치; t1) 는, 상술한 지그재그 선의 진폭이 충분한 여유를 갖고 결정되는 경우 도면의 y 방향으로 이동할 때 하나의 정점 (J1) 상에 위치한 전극 (E1) 이 다른 정점 (J2) 상에 위치한 전극 (E2) 와 접촉하도록, 짧은 주기일 수 있다. 지그재그 배치 패턴은 짧은 주기를 설정하는 것을 허용하는 점에 이점이 있다.

전극의 지그재그 배치 패턴은 후술하는 배선 회로 기판의 스트라이프 패턴과 함께 이용되고, 전극의 미세 피치 배치와 외부와의 접속을 가능하게 한다 (예를 들어, 일본국 공개특허공보-2003-249592).

한편, 반도체 소자를 직접 실장하는 기술로서, 배선 회로 기판의 도체 부분을 칩의 전극 위치에 대응하는 패턴으로 형성하여, 배선 회로 기판과 칩을 직접 접속하는 실장 (배어 칩 실장; bare chip mounting) 을 할 수 있다.

배어 칩 실장에 이용되는 배선 회로 기판은, 도 7 에 도시된 바와 같이 국소적으로 확대된 실시형태와 같은 구조를 갖고, 띠형상 도체 패턴 (101) 은 절연성 기판 (100) 상에 형성된다. 배선 회로 기판에서, 전극 (E) 에 대응하여 전극과의 전기적 접속에 관련된 영역에 띠형상 도체 (101) 를 노출 형성하여 스트라이프 패턴을 형성함으로써, 각 전극 (일점 쇄선; E) 과 도체와의 접속을 허용한다. 이 스트라이프 패턴에서, 개개의 띠형상 도체 (101) 는 전극 (E) 의 지그재그 배치 패턴의 진행 방향 (도면에서 화살표 x 로 나타낸 방향) 과 거의 직교하는 방향 (도면에서 화살표 y 로 나타낸 방향) 으로 연장된다.

각 띠형상 도체 (101) 는 각 전극 (E) 에 대응하는 위치에서 단부로 됨으로써, 스트라이프 패턴의 단부는 그 안에 교대로 배치된 긴 단부 (101L) 및 짧은 단부 (101S) 를 포함한다 (예를 들어, 일본국 공개특허공보-2003-249592 의 도 1, 2 등).

도 7 에 도시된 바와 같이, 종종, 각각의 띠형상 도체의 단부 에지는 접속되는 전극 (E) 으로부터 약간 연장되어 종료된다.

그러나, 본 발명의 발명자들은 상술한 지그재그 배치 패턴에 형성되는 전극과 스트라이프 패턴에 형성되는 띠형상 도체간의 접속을 상세하게 검사한 결과, 도 8(a) 에 도시된 바와 같이, 칩의 실장 위치가 약간이라도 벗어나는 경우 전극 (E1) 이 2개의 띠형상 도체 (102 및 103) 를 브리지하여 단락시키기 때문에, 실장 위치, 전극 폭, 도체 폭 등의 각 부분의 크기가 고정밀도를 갖는 것이 필요하므로, 제조가 어려워지게 된다.

또한, 도 8(b) 에 도시된 바와 같이, 기재(基材)에 분산된 도전성 입자 (Q) 를 포함하는 이방성의 도전성 접착제가 배선 회로 기판과 칩을 접속하는데 이용되는 경우, 도면에서 m 으로 나타낸 바와 같이, 도전성 입자 (Q) 는 전극 (E1) 과 띠형상 도체 (103) 간의 단락 경로로 될 수 있다.

따라서, 본 발명의 목적은, 상술한 문제점들을 해결할 수 있는 구조를 갖는 배선 회로 기판을 제공하여, 고밀도의 지그재그 배치 패턴으로 형성된 전극을 갖는 전자 부품의 경우에도 전극과 배선 패턴간의 단락을 억제할 수 있는 구조를 배선 회로 기판에 부여하는 것이다.

본 발명은 다음과 같은 특징들을 갖는다.

(1) 전자 부품을 실장하기 위한 배선 회로 기판으로서,

실장되는 전자 부품은, 그 접속면 상에 지그재그 피크를 따른 교대 배치 패턴으로 형성되는 복수의 전극을 구비하고,

상기 배선 회로 기판은, 상기 지그재그의 진행 방향에 거의 직교하는 방향으로 연장되고, 스트라이프 패턴으로 노출되어 형성되는 띠형상 도체를 구비하여, 전자 부품의 각 전극에 개개의 도체를 접속시킬 수 있고,

각 띠형상 도체는 각 전극에 대응하는 위치에서 단부를 형성하여, 상기 스트라이프 패턴의 단부는 교대로 배치된 긴 단부와 짧은 단부에 의해 형성되고,

긴 단부를 갖는 띠형상 도체의 길이 방향의 일 부분으로서, 짧은 단부에 접속되고 긴 단부를 갖는 상기 띠형상 도체 상의 위치까지 띠 폭 방향에 평행하게 이동하는 전극을 중첩하는 영역을 포함하는, 적어도 부분 (A) 는 솔더 레지스트로 피복되는 것을 특징으로 한다.

(2) 상술한 (1) 의 배선 회로 기판에 있어서,

각각의 띠형상 도체는 접속에 관련된 단부를 제외하고 솔더 레지스트로 피복되는 것을 특징으로 한다.

(3) 상술한 (1) 의 배선 회로 기판에 있어서,

각각의 띠형상 도체와 상기 도체를 둘러싸는 기판면은 접속에 관련된 단부를 제외하고 솔더 레지스트로 피복되는 것을 특징으로 한다.

(4) 상술한 (1) 의 배선 회로 기판에 있어서,

실장되는 전자 부품은 사각형 (quadrate) 형상을 갖는 반도체 소자의 배어 칩 (bare chip) 이고, 전극은 상기 배어 칩의 접속면의 외주 (外周) 영역 상에 지그재그 피크를 따른 교대 배치 패턴으로 형성되는 것을 특징으로 한다.

(5) 상술한 (4) 의 배선 회로 기판에 있어서,

배어 칩은 상기 배선 회로 기판 상에 실장되고, 띠형상 도체 패턴은 상기 배어 칩에 의해 점유되는 영역의 외부 상에 형성되고, 각 띠형상 도체의 단부는 상기 점유되는 영역으로 들어가고 상기 점유되는 영역의 중심부를 향하여 종료되는 것을 특징으로 한다.

(6) 상술한 (4) 의 배선 회로 기판에 있어서,

배어 칩은 상기 배선 회로 기판 상에 실장되고, 띠형상 도체 패턴은 상기 배어 칩에 의해 점유되는 영역의 중심부에 형성되고, 각 띠형상 도체는 상기 영역의 외부를 향하여 상기 점유되는 영역의 주변부에서 종료되는 것을 특징으로 한다.

(7) 상술한 (1) 의 배선 회로 기판에 있어서,

스트라이프 패턴을 형성하도록 형성되는 각 띠형상 도체는 5 ㎛ 내지 70 ㎛ 의 띠 폭과 20 ㎛ 내지 100 ㎛ 의 피치를 갖는 것을 특징으로 한다.

각 도면에서, 참조 부호는 다음과 같이, 1 은 절연성 기판, 2 는 띠형상 도체, 3 은 솔더 레지스트, L 은 긴 단부, S 는 짧은 단부, E 는 칩의 전극을 나타낸다.

본 발명에서, 솔더 레지스트 (3) 는, 도 1 에 예시적으로 도시된 바와 같이, 긴 단부 (L) 와 짧은 단부 (S) 에 의해 형성되는 교대 패턴으로 적어도 상술한 (A) 를 피복한다.

또한, 다음으로, 상술한 (A) 는 본 발명의 설명에서 "부분 (A)"로도 지칭된다.

이하, 본 발명의 배선 회로 기판을 특정 구조를 참조하여 상세하게 설명한다.

도 1 에 도시된 바와 같이, 배선 회로 기판 구조의 일 예는 절연성 기판 (1) 상에 형성되는 띠형상 도체 (2) 를 갖는 기본 구조를 갖는다. 이 기본 구조는 도 7 을 참조하여 상술한 "발명이 속하는 기술분야 및 그 분야의 종래기술" 과 동일하다. 상기 배선 회로 기판 상에 실장되는 전자 부품은 도 6 에서와 동일하고 그 접속면 상에 지그재그 배치 패턴으로 형성되는 복수의 전극들을 갖는다.

배선 회로 기판은 스트라이프 패턴을 형성하기 위하여 상술한 지그재그의 진행 방향에 거의 직교하는 방향으로 연장되는 노출된 띠형상 도체 (2) 를 포함하므로, 각 전극 (E) 에 개개의 도체를 접속시킬 수 있다. 각 띠형상 도체 (2) 는 각 전극 (E) 에 대응하는 위치의 단부를 형성하므로, 긴 단부 (L) 와 짧은 단부 (S) 를 교대로 배치하여 스트라이프 패턴을 형성하게 된다.

본 발명은 배선 회로 기판의 기본 구조의 적어도 부분 (A) 를 솔더 레지스트 (3) 피복하는 것을 특징으로 한다. 도 1 의 실시형태에서, 솔더 레지스트는 부분 (A) 와 그 양 측면을 따라 기판면의 작은 영역을 피복한다.

솔더 레지스트의 적어도 부분 (A) 를 피복함으로써, 칩 실장시 편차가 발생하는 경우에도 짧은 단부 (S) 에 접속되는 전극 (E1) 과 긴 단부 (L) 를 갖는 띠형상 도체 (2) 의 접속을 억제한다.

배선 회로 기판 상에 실장되는 전자 부품으로는, 미세 피치, 고밀도 및 지그재그 배치 패턴으로 배치되는 전극을 갖는 것이 적당하다. 그 대표적인 예는 IC, LSI 등의 집적 회로의 배어 칩을 포함한다.

통상, 전형적인 배어 칩은 칩의 외주에 대하여 사각형 형상을 갖고, 한 변의 크기는 통상 약 0.5 ㎜ 내지 30 ㎜ 이나, 여기에 한정되지는 않는다.

도 6 에 도시된 바와 같이, 배어 칩 상에 형성되는 전극은 칩의 접속면의 외주 상에 지그재그 배치 패턴으로 형성되는 외부 단자이고, 개개의 전극 (E) 의 외부 형상은 사각형 형상 (정사각형 또는 직사각형) 이다. 개개의 전극의 한 변의 크기 (도 1 의 W3) 는 한정되지 않고, 상기 배선 회로 기판이 유용한 고밀도 배치에서는, 한 변에 대하여 통상 약 15 ㎛ 내지 100 ㎛ 이다.

도 6 에 도시된 바와 같이 고밀도로 배치되는 전극의 피치 (t1) 는 약 20 ㎛ 내지 100 ㎛ 이고, 특히 약 30 ㎛ 내지 100 ㎛ 이고, 더 특히 약 30 ㎛ 내지 60 ㎛ 이고, 지그재그 배치 패턴의 진폭 (t2) 은 통상 약 50 ㎛ 내지 200 ㎛ 이다.

필요에 따라, 개개의 전극은 금 플레이팅 (plating) 등에 의해 범프 또는 플랫 패드를 갖는다.

도체 패턴을 형성하기 위한 베이스로 되는 절연성 기판의 재료와 두께가 상기 배선 회로 기판의 실시형태에 따라 다르지만, 절연성 기판의 재료는, 예를 들어, 폴리이미드 수지, 폴리에스테르 수지, 에폭시 수지, 우레탄 수지, 폴리스티렌 수지, 폴리에틸렌 수지, 폴리아미드 수지, 아클릴로니트릴-부타디엔-스티렌 (ABS) 공중합체 수지, 폴리카보네이트 수지, 실리콘 수지, 플루오르 수지 등을 포함하고, 그 두께는 약 10 ㎛ 내지 100 ㎛ 이다.

도 1(b) 에 도시된 바와 같이, 스트라이프 패턴을 구성하도록 형성되는 각 띠형상 도체의 띠 폭 (W1) 과 피치 (P1) 는 접속 대상이 되는 전극의 크기와 피치에 따라 달라진다. 상술한 전극 크기의 경우, 띠형상 도체의 유용한 띠 폭 (W1) 은 통상 약 5 ㎛ 내지 70 ㎛ 이고, 특히 10 ㎛ 내지 30 ㎛ 이고, 유용한 피치 (P1) 는 통상 20 ㎛ 내지 100 ㎛ 이고, 특히 30 ㎛ 내지 100 ㎛ 이고, 더 특히 30 ㎛ 내지 60 ㎛ 이다.

전극에 대한 띠형상 도체의 띠 폭과 피치의 특정 값은 종래 기술의 값들을 따를 수도 있다.

그 재료, 단층과 다층의 구성, 및 띠형상 도체의 패턴을 형성하는 방법은 종래 배선 회로 기판의 것을 따를 수도 있다.

스트라이프 패턴이 종료하는 방향으로는 상기 배선 회로 기판의 구조에 따라 다음의 (ⅰ) 및/또는 (ⅱ) 일 수 있다.

(ⅰ) 칩이 실장될 때, 띠형상 도체의 패턴은 상기 칩에 의해 점유되는 영역의 외부 상에 형성되고, 그 단부는 상기 점유되는 영역으로 들어가고 그 패턴은 그 영역의 내부 (중심) 를 향하여 종료하는 실시형태.

(ⅱ) 칩이 실장될 때, 띠형상 도체의 패턴은 상기 칩에 의해 점유되는 영역의 중심에 형성되고, 띠형상 도체는 점유되는 영역의 외부를 향하여 점유되는 영역의 주변부에서 종료하는 실시형태.

배선 회로 기판의 기본 재료 구성의 일 예는 도 2 에 도시되어 있고, 구리로 이루어진 띠형상 도체 (2) 의 패턴은 폴리이미드로 이루어진 필름 기판 (1) 상에 형성되고, 전극에 접속되는 단부 상의 상기 띠형상 도체는 금, 니켈, 주석 등의 접속 금속 (도시안함) 으로 코팅된다. 또한, 띠형상 도체가 스트라이프 패턴의 단부인 전체 영역 이외의 부분은 폴리이미드 등으로 이루어진 커버 레이 (4) 로 피복되는 것이 바람직하다.

띠형상 도체의 패턴을 형성하는 방법은, 패턴 형성 중 기판면에 도체 금속을 부가하는 단계를 포함하는 부가적인 (additive) 형성 방법이거나, 기판면 상에 균일한 도체 금속층을 형성하는 단계 및 필요한 패턴 이외의 영역을 제거하는 단계를 포함하는 감산적인 (subtractive) 형성 방법일 수도 있다.

본 발명에서 이용되는 솔더 레지스트는 IC 실장부 및 전극을 제외한 영역을 피복하도록 형성된 절연층이므로, 배선 패턴의 보호를 위해 띠형상 도체 등의 배선 패턴을 피복하게 된다.

솔더 레지스트의 재료로는 실리콘 수지, 에폭시 수지, 폴리이미드 수지 등의 종래 재료일 수도 있다.

솔더 레지스트의 평균 막 두께는 막 형성 공정에 따라 달라진다. 단락을 방지하기 위해, 약 5 ㎛ 내지 30 ㎛, 특히 10 ㎛ 내지 20 ㎛ 인 것이 바람직하다.

소정 부분을 피복하는 코팅으로서 솔더 레지스트를 형성하는 방법으로는, 소정 부분에 액상 레지스트를 도포하는 방법, 소정 부분에 별도 형성된 필름상 시트를 접착하는 방법 등을 들 수 있다.

소정 패턴으로 솔더 레지스트를 형성하는 방법으로는, 스크린 인쇄, 감광성 솔더 레지스트를 이용하는 노광 및 현상에 의한 패터닝 등을 들 수 있다.

상술한 바와 같이, 도 1 의 실시형태에서, 부분 (A) 와 그 양 측면을 따른 기판면의 작은 영역은 솔더 레지스트로 피복되고, 솔더 레지스트의 국소적인 도포는 종래 배선 회로 기판에는 없는 외관을 제공한다.

도 3 은 부분 (A) 의 크기와 위치를 나타낸 개략도로서, 긴 단부를 갖는 띠형상 도체의 부분 (A) 가 설치된다.

또한, "짧은 단부에 접속되고 긴 단부를 갖는 상기 띠형상 도체 상의 위치까지 띠 폭 방향으로 평행하게 이동하는 전극을 중첩하는 영역을 포함하는", 상술한 (A) 의 정의에서 "포함하는" 용어는 동일한 것을 의미한다.

도 3 에 도시된 바와 같이, 길이 방향 (띠형상 도체의 연장 방향) 으로 부분 (A) 의 크기 (L1) 는 길이 방향으로 전극 (E) 의 크기 (L2) 에 따라 결정되고, 짧은 단부 (S) 에 접속되며, L1 ≥L2 이고, 바람직하게는, L1 ＞ L2 이다.

또한, 이 도면에 도시된 바와 같이, 부분 (A) 의 위치는, 인접한 짧은 단부 (S) 에 전극 (E) 이 접속되고 그 전극이 띠형상 도체의 띠 폭 방향으로 슬라이드되는 경우, 전극 (E) 에 대응하는 위치로 한다. 그 결과, 단락이 효율적으로 억제된다.

칩 실장시 일치하지 않는 위치, 전극 크기의 제조 오차, 긴 단부와 전극의 접속 장애 등을 고려하여, 길이 방향으로 부분 (A) 의 크기 (L1) 는 L2 보다 0.1 ㎛ 내지 50 ㎛ 만큼만, 특히 5 ㎛ 내지 20 ㎛ 만큼만 더 큰 것이 바람직하다.

부분 (A) 의 중심부는, 인접한 짧은 단부 (S) 에 접속되는 전극 (E) 의 중심부가 폭 방향으로 띠형상 도체에 슬라이드되는 위치인 경우, 어느 위치일 수도 있다. 다른 방법으로는, 다른 전극에 약영향이 없고 본 발명의 목적 달성을 허용하는 범위내에서 오차를 가질 수도 있다.

도 1 의 실시형태에서, 부분 (A) 와 그 양 측면을 따라 기판면의 작은 영역은 솔더 레지스트로 피복된다. 솔더 레지스트의 폭 (띠형상 도체 폭과 동일한 방향; W2) 은, 짧은 단부 (S) 와 전극 (E) 간의 접속을 방해하지 않도록, 띠형상 도체의 폭 (W1), 스트라이프의 피치 (P1) 및 전극 (E) 의 폭 (W3) 을 고려하여 적절한 것으로 결정될 수 있다.

본 발명에서, 부분 (A) 이외의 영역은 전극과의 접속에 관련된 단자가 아닌 한 자유로이 피복될 수도 있다.

도 4(a) 에 도시된 실시형태에서, 전극 (E) 과의 접속에 관련된 단부만이 노출되고 이를 제외한 띠형상 도체 (2) 는 솔더 레지스트 (3) 로 피복된다. 도 4(a) 에 도시된 바와 같이, 기판면 상의 솔더 레지스트의 경계선은 직사각형 파형 형상이고 도 1 의 실시형태에서와 같이, 종래 배선 회로 기판에서 관찰되지 않는 외관을 제공한다.

이 도면에서, 참조 부호 4 로 나타낸 층은, 도 2(a), (b) 에도 도시된 바와 같이, 접속에 관련된 스트라이프 이외의 도체 패턴을 피복하는 커버 레이이다. 도 4(a) 의 실시형태에서 솔더 레지스트 (3) 는 커버 레이 (4) 의 단부를 피복한다.

도 4(a) 의 실시형태에서, 긴 단부를 갖는 띠형상 도체 (21) 를 피복하는 솔더 레지스트 (3) 의 폭 (오목-볼록 패턴의 볼록부의 폭; W4) 과, 짧은 단부를 갖는 띠형상 도체 (22) 를 피복하는 솔더 레지스트 (3) 의 폭 (오목-볼록 패턴의 오목부의 패턴; W5) 모두는, 도 1 의 실시형태에서 솔더 레지스트 (3) 의 폭 (W2) 을 따를 수도 있고 그 값을 결정하는데 고려되는 사항들은 동일하다.

도 4(b) 에 도시된 실시형태에서, 띠형상 도체, 기판면 (커버 레이 (4) 로 피복되지 않는 영역을 제외함) 은, 전극 (E) 과의 접속에 관련된 단부만이 창형상 개구 (5) 로부터 노출되도록, 솔더 레지스트 (3) 로 피복된다.

도 4(b) 의 실시형태에서 개구 (5) 의 크기는, 접속되는 전극의 크기, 오차 및 위치 오차를 고려하여 여분을 더한 외주의 크기인 것이 바람직하다. 각 개구 (5) 의 폭 (띠형상 도체 폭과 동일한 방향; W6, W7) 모두는 도 4(a) 의 실시형태에서 솔더 레지스트 (3) 의 폭 (W4, W5) 을 따를 수도 있다.

실시예

본 실시예에서는, 도 4(a) 에 도시된 실시형태의 배선 회로 기판을 실제로 제조하였고, 솔더 레지스트가 없는 비교예와 함께, 칩에의 접속을 평가하였다.

(칩의 사양)

접속 대상이 되는 칩은 실리콘 웨이퍼 상에 집적 회로를 형성하고 소자로 분단하여 얻어진 LSI 칩으로서, 550 ㎛ 의 두께를 갖고 2 ㎜ ×18 ㎜ 의 외부 형상을 갖는 사각형을 갖는다.

도 6(a) 에 도시된 바와 같이, 전극 (E) 는 지그재그 배치 패턴으로 칩의 접속면의 외주 상에 고밀도로 배치된다. 전극의 형상은 접속면의 중심 방향으로 더 긴 40 ㎛ ×63 ㎛ 의 사각형이고, 그 표면 상에 Au 범프가 형성된다.

전극의 지그재그 배치 패턴의 피치 (t1) 는 40 ㎛ 이고, 지그재그 배치 패턴의 진폭 (t2) 은 93 ㎛ 이다.

(배선 회로 기판의 형성)

25 ㎛ 의 두께를 갖는 폴리이미드 필름 기판 상에 세미어디티브(semiadditive) 방법에 따른 스퍼터링에 의해 금속 박막이 형성되고, 그 위에 외부 접속용 도체 패턴 (패턴 총 두께 12 ㎛) 과 그 접속 영역에 관련된 스트라이프 패턴 (패턴 총 두께 12 ㎛) 이 형성되었다. 그 후, 접속에 관련된 영역 이외의 영역은, 폴리이미드 등으로 이루어진 10 ㎛ 의 두께를 갖는 커버 레이로 전체적으로 피복되었다. 그 후, Ni (하부층) / Au (상부층) 은 무전해 플레이팅에 의해 칩의 전극에 접속되는 각 단부 상에 접속용 금속 코팅으로서 형성되었다.

(솔더 레지스트의 도포)

도 4(a) 에 도시된 바와 같이, 긴 단부 및 짧은 단부를 갖고, 커버 레이로부터 노출되는 띠형상 도체의 스트라이프 패턴에, 직사각형 파형의 경계선을 형성하는 패턴으로 15 ㎛ 의 두께로 솔더 레지스트를 도포하여, 각 띠형상 도체가 80 ㎛ 의 돌출부를 갖게 됨으로써, 본 발명의 배선 회로 기판 (실시예 제품) 이 얻어진다.

(솔더 레지스트의 형성 공정)

우선, 에폭시 솔더 레지스트를 스크린 인쇄하고, 건조시키고, 노광시키고, 현상시키고 칩이 실장되는 영역을 개구로 하여 150 ℃ 에서 30 분 동안 경화시킴으로써, 목적 패턴의 솔더 레지스트를 형성하였다.

(비교예 제품)

솔더 레지스트가 형성되지 않는 것을 제외하고 상술한 실시예에서와 동일한 방법으로, 배선 회로 기판을 제조하여 비교예 제품 (예를 들어, 종래 제품) 으로서 이용하였다.

(실장 평가)

실시예 제품과 비교예 제품을 준비하였다 (각각 100개). 각각에 대해 칩이 실장되었고 띠형상 도체에 대해 폭 방향으로 칩의 편차와, 전극과 인접한 띠형상 도체간의 단락 불량의 발생을 조사하였다.

띠형상 도체에 대해 폭 방향으로 칩의 편차는, 도 5 에 도시된 바와 같이, 띠형상 도체 (2) 의 폭의 중심과 전극 (E) 의 폭 (그 폭과 동일한 방향으로 띠형상 도체의 크기) 의 중심간의 X 방향으로의 차이 (d) 를 의미하고, 주로 위치 오차이나 패터닝과 전극 자체의 제조 시의 작은 위치 오차를 포함할 수도 있다.

실장을 위해, 이방성의 도전성 필름 (Hitachi Chemical Co., Ltd., 두께 40 ㎛, 필름내에 분산된 3 내지 5 ㎛ 의 평균 입자 직경을 갖는 도전성 입자를 포함) 을 칩과 배선 회로 기판간에 위치시켰다.

실장 장치로는, 플립 칩 본더 (FB30T, Kyushu Matsushita Electric Co., Ltd., 2002년 모델) 가 이용되었고, 본딩 툴 온도는 280 ℃ (설정값) 로 설정되었고, 본딩 시간은 15 초로 설정되었고, 칩 당 본딩 하중은 30 kgf 로 설정되었고 스테이지 온도는 60 ℃ 로 설정되었다.

종래 기술에 의해 상술한 플립 칩 본더를 이용하여 상술한 형상과 크기를 갖는 칩을 실장할 때, 2 ㎛ 의 편차값은 거의 편차가 없는 것을 의미하고 실장시의 위치를 아주 미세하게 평가할 수 있고, 5 ㎛ 의 편차값은 약간의 편차와 단락 불량이 덜 발생함을 의미하고, 8 ㎛ 의 편차값은 편차의 일정한 발생과 단락 불량의 발생 가능성이 높음을 의미한다.

실장된 샘플들 중, 2 ㎛, 5 ㎛ 또는 8 ㎛ 의 편차값을 갖는 샘플들이 선택되었고, 단락 불량의 존재가 확인되었다. 그 결과, 편차값과 단락 불량 발생간의 관계는 다음 표 1 에 나타낸 바와 같다.

	편차 (㎛) 및 단락 불량 발생율 (%)
	2 ㎛	5 ㎛	8 ㎛
실시예 제품	0 %	0 %	0 %
비교예 제품	0 %	30 %	70 %

표 1 에 도시된 결과로부터 알 수 있는 바와 같이, 종래 구조를 갖는 비교예 제품은 5 ㎛ 의 편차값에서 30 % 의 단락 불량이 발생하지만, 실시예 제품은 단락 불량이 없었고, 8 ㎛ 의 편차값에서도, 실시예 제품은 단락 불량이 없었다.

상술한 결과로부터, 상당히 높은 편차값에서도 단락 불량을 방지할 수 있음을 알 수 있다.

상술한 설명으로부터, 본 발명의 배선 회로 기판을 이용하면, 미세한 피치, 고밀도 및 지그재그 배치 패턴으로 형성되는 전극을 구비하는 칩의 경우에도 실장시 단락 불량의 발생을 상당히 감소시켰다.

본 출원은 일본국에서 출원된 특허출원 2003-418157 호에 기초하고 있고, 그 내용은 여기서 참조 병합하고 있다.

본 발명의 배선 회로 기판에 따르면, 미세한 피치, 고밀도 및 지그재그 배치 패턴으로 형성되는 전극을 구비하는 칩의 경우에도 단락 불량을 억제하게 된다.

도 1 은 본 발명의 배선 회로 기판의 일 실시형태를 개략적으로 나타낸 주요부의 확대도.

도 2 는 도 1 보다 넓은 범위를 나타낸, 본 발명의 배선 회로 기판의 일 실시형태의 개략도로서, 도 2(a) 는 기판면을 나타내고, 도 2(b) 는 도 2(a) 의 A-A 축을 따른 개략도.

도 3 은 본 발명의 (A) 를 설명한 도면.

도 4 는 본 발명의 배선 회로 기판의 다른 실시형태의 개략도.

도 5 는 칩 실장에 있어서 띠형상 도체에 대한 칩의 폭 방향의 편차값을 설명한 도면.

도 6 은 칩의 접속면에서 전극의 배치 패턴을 설명한 도면.

도 7 은 종래 배선 회로 기판의 지그재그 배치 패턴에서의 전극에 대응하는 스트라이프 패턴에서의 띠형상 도체를 나타낸 도면.

도 8 은 칩 실장에 있어서 전극과 띠형상 도체간의 단락을 나타낸 도면.

※ 도면의 주요 부분에 대한 부호의 설명

1 : 절연성 기판

2 : 띠형상 도체

Claims

전자 부품을 실장하기 위한 배선 회로 기판으로서,

실장되는 전자 부품은, 그 접속면 상에 지그재그 피크를 따른 교대 배치 패턴으로 형성되는 복수의 전극을 구비하고,

상기 배선 회로 기판은, 상기 지그재그의 진행 방향에 거의 직교하는 방향으로 연장되고, 스트라이프 패턴으로 노출되어 형성되는 띠형상 도체를 구비하여, 전자 부품의 각 전극에 개개의 도체를 접속시킬 수 있고,

각 띠형상 도체는 각 전극에 대응하는 위치에서 단부를 형성하여, 상기 스트라이프 패턴의 단부는 교대로 배치된 긴 단부와 짧은 단부에 의해 형성되고,

긴 단부를 갖는 띠형상 도체의 길이 방향의 일 부분 (A) 로서, 긴 단부를 갖는 상기 띠형상 도체 상의 위치까지 띠 폭 방향에 평행하게 이동하며 짧은 단부에 접속되는 전극을 중첩하는 영역을 포함하는, 부분 (A) 는 적어도 솔더 레지스트로 피복되는 것을 특징으로 하는 배선 회로 기판.
제 1 항에 있어서,

각각의 띠형상 도체는 접속에 관련된 단부를 제외하고 솔더 레지스트로 피복되는 것을 특징으로 하는 배선 회로 기판.
제 1 항에 있어서,

각각의 띠형상 도체와 상기 도체를 둘러싸는 기판면은 접속에 관련된 단부를 제외하고 솔더 레지스트로 피복되는 것을 특징으로 하는 배선 회로 기판.
제 1 항에 있어서,

실장되는 전자 부품은 사각형 형상을 갖는 반도체 소자의 배어 칩이고, 전극은 상기 배어 칩의 접속면의 외주 영역 상에 지그재그 피크를 따른 교대 배치 패턴으로 형성되는 것을 특징으로 하는 배선 회로 기판.
제 4 항에 있어서,

배어 칩은 상기 배선 회로 기판 상에 실장되고, 띠형상 도체 패턴은 상기 배어 칩에 의해 점유되는 영역의 외부 상에 형성되며, 각 띠형상 도체의 단부는 상기 점유되는 영역에 진입해서 상기 점유되는 영역의 중심부에 직면하여 종료되는 것을 특징으로 하는 배선 회로 기판.
제 4 항에 있어서,

배어 칩은 상기 배선 회로 기판 상에 실장되고, 띠형상 도체 패턴은 상기 배어 칩에 의해 점유되는 영역의 중심부에 형성되며, 각 띠형상 도체는 상기 영역의 외부측으로 진행하여 상기 점유되는 영역의 주변부에서 종료되는 것을 특징으로 하는 배선 회로 기판.
제 1 항에 있어서,

스트라이프 패턴을 형성하도록 형성되는 각 띠형상 도체는 5 ㎛ 내지 70 ㎛ 의 띠 폭과 20 ㎛ 내지 100 ㎛ 의 피치를 갖는 것을 특징으로 하는 배선 회로 기판.