JP5242070B2 - 貫通配線基板 - Google Patents

貫通配線基板 Download PDF

Info

Publication number
JP5242070B2
JP5242070B2 JP2007089480A JP2007089480A JP5242070B2 JP 5242070 B2 JP5242070 B2 JP 5242070B2 JP 2007089480 A JP2007089480 A JP 2007089480A JP 2007089480 A JP2007089480 A JP 2007089480A JP 5242070 B2 JP5242070 B2 JP 5242070B2
Authority
JP
Japan
Prior art keywords
insulating layer
hole
layer
substrate
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007089480A
Other languages
English (en)
Other versions
JP2008251721A (ja
Inventor
勇気 須藤
道和 冨田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Original Assignee
Fujikura Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd filed Critical Fujikura Ltd
Priority to JP2007089480A priority Critical patent/JP5242070B2/ja
Publication of JP2008251721A publication Critical patent/JP2008251721A/ja
Application granted granted Critical
Publication of JP5242070B2 publication Critical patent/JP5242070B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、貫通配線基板に係る。より詳細には、貫通孔内に生じる応力の集中を緩和できる貫通配線基板に関する。
近年、携帯電話等の電子機器の高機能化が進み、これらの機器に用いられるICやLSI等の電子デバイス、及びOEICや光ピックアップ等の光デバイスにおいて、デバイス自体の小型化や高機能化を図るための開発が各所で進められている。例えば、このようなデバイスを積層して設ける技術が提案されており、具体的には、何らかの機能素子が一方の面に設けられている基板に対し、該基板の一方の面から他方の面に貫通してなる貫通電極を用いる技術が挙げられる。
従来から、図6に示すように、機能素子(不図示)に繋がる電極層53が半導体基板51の一方の面51aに配され、半導体基板51の他方の面51bから電極層53に向けて貫通電極を設けてなる半導体装置50が知られている。このような構成を備えた半導体装置50は、図7に示すような製造方法により作製される。
まず、半導体基板51の一方の面51a上に、第一絶縁層52を介して機能素子(不図示)に繋がる電極層53を設けた後、第一絶縁層52および電極層53を被覆するように第一樹脂層54を形成する[図7(a)]。
次に、半導体基板51の他方の面51bから電極層53に向けて、微細な孔径をもつ貫通孔γを形成する[図7(b)]。
次いで、半導体基板51の他方の面51bおよび貫通孔γの内側面11cを覆うように第二絶縁層55を形成[図7(c)]した後、貫通孔γの底面に位置する第一絶縁層52を除去し、電極層53の一部が露呈した状態とする[図7(d)]。
その後、半導体基板の他方の面51b上に導体層56を設けることにより、電極層53と導電層56が接続された構成となる。その結果、半導体基板51の両面51a、51bを電気的に繋ぐ貫通電極が得られる[図7(e)]。
上述した工程により、貫通電極を備えた半導体装置50B(50)[図6(b)]を得ることができる。
また、本発明者らは、半導体装置50Bの変形例として、半導体基板の他方の面側に、第四樹脂層57が形成され、貫通電極の内部空間も第四樹脂層57で埋設された構成の半導体装置50A(50)[図6(a)]を先に提案している(特許文献1を参照)。
上記構成とした半導体装置50A、50Bに熱衝撃試験を行ったところ、貫通孔の側壁直下[図6(a)に示した○印で囲む部分]において、特に応力が集中することが分かった。このような応力の集中は、配線として機能する導電層56の剥がれや、半導体基板51と導体層56との間にある第二絶縁層55へのクラックを誘発させる一因となる虞がある。ゆえに、貫通孔の内側面の直下において発生する応力を緩和する必要があった。また、貫通孔の内側面への応力が大きい場合は、配線をなす導電層56の剥がれの原因となるため、応力を小さくする必要がある。
このような応力が生じる原因の一つとして樹脂の充填が関係している。現状では、貫通孔内に設けた配線をなす導電層56の腐食を防止するために、樹脂を孔内に充填している。しかしながら、孔内に樹脂を充填した場合、半導体基板の膨張係数と樹脂の膨張係数は差が大きいため、樹脂の伸縮に、貫通孔の内側面を覆う導電層(例えばCu)56や、半導体基板(例えばSi)51が追従できずに応力が発生する。
図8は、前述した製法により作製した従来の半導体装置50A、50B(図6)について、シミュレーションにより求めた充填樹脂の有無による貫通孔の内側面への応力分布を示す断面図である。図8(a)は貫通孔の内部に樹脂を充填した構成例[図6(a)に相当。以下、「構成X」とも呼ぶ]であり、図8(b)は貫通孔の内部に樹脂を充填しない構成例[図6(b)に相当。以下、「構成Y」とも呼ぶ]である。図8において、応力の数値(大きさ)は濃度で表示しており、白色部から黒色部へ向けて色調が濃くなるほど、応力が大きいことを意味する。
図8より、以下の2点が明らかとなった。
(1)貫通孔の内部に樹脂を充填した構成Xでは、貫通孔の内側面の上下方向において、貫通孔の内側面全域に亘って、大きな応力が発生する。
(2)貫通孔の内部に樹脂を充填しない構成Yでは、貫通孔の内側面の上下方向において、貫通孔の内側面に影響する応力は殆ど発生しない。貫通孔の上端付近、下端付近および底面付近において、貫通孔の内側面で若干応力が発生するが、その大きさは構成αに比べて極めて小さい。
すなわち、上述したシミュレーションの結果から、樹脂を充填しない構成Yは、充填した構成Xに比べて、発生する応力が小さくなることが分かる。ゆえに、配線として機能する導電層56を樹脂で被覆した構成Yにおいても、構成Xのように応力の発生が抑制できる構造の開発が期待されていた。
特願2005−287075
本発明は上述の問題に鑑みてなされたものであり、貫通孔の内側面に配線として機能する導電層を配し、その上を覆うように樹脂からなる絶縁層を設けてなる構成を備え、貫通孔の内側面に影響する応力を小さく抑えることが可能な、貫通配線基板及びその製造方法を提供することを目的とする。
本発明の請求項1に記載の貫通配線基板は、半導体からなる基板の一方の面に第一絶縁層を介して配された電極層、前記基板の一方の面にあって、前記電極層を覆うように配された第二絶縁層、前記基板の他方の面から前記電極層の少なくとも一部が露呈するように、前記基板内に開けられた貫通孔、前記基板の他方の面と前記貫通孔の内側面とを覆い、前記電極層の少なくとも一部が露呈するように配された第三絶縁層、前記第三絶縁層を介して、前記貫通孔の内側面及び前記電極層の露呈部を覆うように配され、前記電極層と電気的に接続された導電層、及び、前記導電層を覆うように配された第四絶縁層、を少なくとも備えてなる貫通配線基板であって、前記基板は、樹脂との膨張係数差が大きい半導体であり、かつ、前記第四絶縁層は、ヤング率0.5GPa以下の樹脂から構成されており、前記貫通孔の内側面においては、該内側面を構成する前記基板上に、前記第三絶縁層、前記導電層、及び前記第四絶縁層が順に積層された構造を備えることを特徴とする。
本発明の請求項2に記載の貫通配線基板は、請求項1において、前記第四絶縁層は、前記貫通孔内を全て埋めるとともに、前記基板の他方の面を覆うように構成されていることを特徴とする。
本発明の請求項3に記載の貫通配線基板は、請求項1において、前記第四絶縁層は、前記貫通孔内を覆いつつ、前記貫通孔の内側面に沿って該第四絶縁層は力学的に解放された外面をもつように構成されていることを特徴とする。
本発明の請求項に記載の貫通配線基板は、請求項1乃至3のいずれか一項において、前記第四絶縁層が、シリコーン樹脂であることを特徴とする。
本発明に係る第一の貫通配線基板は、貫通孔の内側面及び貫通孔の底面をなす電極層の露呈部を覆うように配され、この電極層と電気的に接続された導電層と、この導電層を覆うように配された第四絶縁層とを少なくとも備え、かつ、第四絶縁層のヤング率を0.5GPa以下とした構成からなる。
かかる構成によれば、第四絶縁層の存在により、貫通孔内に設けた配線をなす導電層の腐食が防止できる。これに加えて、このようにヤング率の小さなものを採用した第四絶縁層は、柔らかく変形しやすいため、応力の緩和も可能となる構造を有する貫通配線基板をもたらす。特に、第四絶縁層が0.5GPa以下のヤング率を有するものとした場合には、その効果が著しいことから、より好ましい。
本発明に係る第二の貫通配線基板は、貫通孔の内側面及び貫通孔の底面をなす電極層の露呈部を覆うように配され、この電極層と電気的に接続された導電層と、この導電層を覆うように配された第四絶縁層とを少なくとも備え、かつ、第四絶縁層が、前記貫通孔とほぼ重なる位置に凹部を備えている構成からなる。
このように貫通孔とほぼ重なる位置に凹部を備えた第四絶縁層は、この凹部の存在により、貫通孔内に配された導電層の上を、第四絶縁層が最低限に被覆する構造を有する貫通配線基板をもたらす。つまり、導電層を覆う第四絶縁層に自由面が形成されるので、たとえば外部から熱が加わった際に、第四絶縁層が伸縮したとしても、その影響は貫通孔の内側面へ及びにくくなる。ゆえに、応力の緩和が可能となる構造を有する貫通配線基板の提供が可能となる。
本発明に係る貫通配線基板の製造方法は、前述した第二の貫通配線基板を作製する方法であって、第四絶縁層が備える凹部は、第四絶縁層を形成した後、この第四絶縁層に対して局部的にエッチング処理を施すことにより形成されることを特徴とする。
このように貫通孔内に配された導電層の上をその全域に亘って、予め第四絶縁層により被覆した後、この第四絶縁層に対して局部的にエッチング処理を施すことにより、第四絶縁層の下層に位置する導電層を露出させることなく、第四絶縁層に所望の形状とした凹部を作製できる。ゆえに、本発明の製造方法は、第二の貫通配線基板の作製に寄与する。
以下、本発明に係る貫通配線基板およびその製造方法を実施するための最良の形態について、図面を参照して説明する。
<第一の実施形態>
図1は、本発明に係る貫通配線基板の一例を模式的に示す図である。
本発明に係る第一の貫通配線基板10は、半導体からなる基板11の一方の面11aに第一絶縁層12を介して配された電極層13と、基板11の一方の面11aにあって、電極層13を覆うように配された第二絶縁層14を備える。
また、貫通配線基板10は、基板11の他方の面11bから電極層13の少なくとも一部が露呈するように、基板11内に開けられた貫通孔αを備えるとともに、基板11の他方の面11bと貫通孔αの内側面11cとを覆い、電極層13の少なくとも一部が露呈するように配された第三絶縁層15を有する。さらに、貫通配線基板10は、第三絶縁層15を介して、貫通孔αの内側面11c及び電極層13の露呈部を覆うように配され、電極層13と電気的に接続された導電層16、及び、この導電層16を覆うように配された第四絶縁層17、を具備して概略構成されている。すなわち、貫通配線基板10は、貫通孔αの内側面11cにおいては、内側面11cを構成する半導体からなる基板11上に、第三絶縁層15、導電層16、及び第四絶縁層17が順に積層された構造を備えている。第四絶縁層17は、貫通孔α内を全て埋めるとともに、基板11の他方の面11bを覆うように構成されている。
第一の貫通配線基板10は特に、上記構成において、特に第四絶縁層17のヤング率を0.5GPa以下としたものである。第四絶縁層17としてヤング率の小さなものを採用することにより、たとえば熱変動等が生じた場合に、第四絶縁層17が柔らかく変形しやすいため、樹脂による応力は貫通孔の内側面まで及びにくくなる。したがって、本発明によれば、応力の緩和が可能となる構造を有する第一の貫通配線基板10が得られる。
<第二の実施形態>
図2は、本発明に係る貫通配線基板の他の一例を模式的に示す図である。
本発明に係る第二の貫通配線基板20は、上述した第一の貫通配線基板10とほぼ同じ構成を備えつつ、さらに第四絶縁層17が貫通孔αとほぼ重なる位置に凹部18、を具備して概略構成されている。つまり、第二の貫通配線基板20は、第四絶縁層17が凹部18を有する点のみ第一の貫通配線基板10と相違している。
第四絶縁層の凹部18は、貫通孔αとほぼ重なる位置に設けてあるので、貫通孔α内に配された導電層16の上を、第四絶縁層17が最低限に被覆する構造を有する貫通配線基板が得られる。これにより、導電層16を覆いつつ、貫通孔αの内側面11cに沿って第四絶縁層17は力学的に解放された外面をもつことができる。すなわち、第四絶縁層17の外面は自由面をなす。これにより、たとえば外部から熱が加わり、第四絶縁層が伸縮するような事態が生じたとしても、この自由面が存在することにより、その影響は貫通孔の内側面へ及びにくくなる。その結果、応力の緩和効果が著しく高い構造を備えた貫通配線基板がもたらされる。
以下では、上述した第一の貫通配線基板10および第二の貫通配線基板20を構成する各要素について説明する
基板11としては、たとえば、シリコン(Si)等からなる半導体基材が挙げられ、その厚さは、例えば数百μm程度である。
図1に示す例では、基板11をSi等の半導体基材から構成し、基板11の一方の面11a及び他方の面11bに加え、貫通孔αの内側面11cが絶縁化された領域をなすように構成されている。具体的には、基板11の一方の面11aには第一絶縁層12を、他方の面11bと貫通孔αの内側面11cには第三絶縁層15をそれぞれ配し、半導体からなる基板11と導電層16との間を電気的に絶縁した構成としている。
貫通孔αは、図1や図2に示すように、基板11において、他方の面11bから、一方の面11aに配された後述する電極層13が孔内に露呈するように、基板11内に開けられてなる。その際、貫通孔αの口径は、例えば数十μm程度である。
また、図1では一つの貫通孔αを設けた例を示しているが、基板11上に設けられる貫通孔αの数は、特に限定されるものではない。
電極層13は、基板11の一方の面11aに配され、少なくともその一部が貫通孔αの孔内底部に露呈するようにして設けられている。
電極層13は、たとえば配線回路(不図示)を介して、基板11の一方の面及び/又は他方の面に配置された機能素子(不図示)と電気的に接続されている。
電極層13の材質としては、例えばアルミニウム(Al)や銅(Cu)、アルミニウム−シリコン(Al−Si)合金、アルミニウム−シリコン−銅(Al−Si−Cu)合金等の導電性に優れる材料が好適に用いられる。
電極層13が配線回路(不図示)を介して接続する機能素子(不図示)としては、例えばICチップや、CCD素子等の光素子が例示される。また、機能素子の他の例としては、マイクロリレー、マイクロスイッチ、圧力センサ、加速度センサ、高周波フィルタ、マイクロミラー、マイクロリアクター、μ−TAS、DNAチップ、MEMSデバイス、マイクロ燃料電池等が挙げられる。
導電層16は、貫通孔αの内側面11cの少なくとも一部に配されることにより、基板11の一方の面11aから他方の面11bへ繋がる導電路として機能することから、「貫通電極」とも呼ばれる。
図1及び図2の断面図に示す例では、導電層16は、貫通孔αの内側面11cの全体を覆うように配されているが、これには限定されない。例えば、導電層16が、内側面11cの一部に、基板11の一方の面11aと他方の面11bとの間に渡って配された構成としても良い。
導電層16の材質は、導電性に優れた材料を用いることが好ましい。また、導電層16は、電極層13との密着性に優れるとともに、導電層16を構成する元素が電極層13や基板11の内部へ拡散しない材料を用いれば、さらに好ましい。
例えば、図1に示す例のように導電層16が単層である場合には、電極層13と同材料であることが望ましく、Al、Cu、Ni、Au等の金属材料を用いれば、導電性や電極層13との密着性等の点で好ましい。
また、導電層16を、2種類以上の金属材料からなる多層構造、あるいは材料の異なる膜を積層した構造とした場合、外側の層には、電極層13をなす材質との密着性に優れる材料や、導電層16と、電極層13又は基板11との間で元素移動(拡散)が生じるのを防止できる金属材料(バリアメタル)を配し、内側の層には、導電性の高い金属を配した構成とすることが好ましい。
さらに、導電層16と貫通孔α(もしくは第三絶縁層15)との間、又は導電層16と後述する補強用の第四絶縁層17との間に、例えば、応力緩和作用のある材料や、元素移動を防止するバリアメタル、又は密着性に優れた材料等を配した多層構造の中間層を設けた構成としても良い。
例えば、導電層16がCuの場合、バリアメタルとしてTaN、Ta、W、WN、TiN、TiSiN等が挙げられ、それぞれ密着性に優れている。また、これらの材料以外にも、Cr、TiW等が、密着性の高いバリアメタルとして挙げられる。
第四絶縁層17(17a、17b)は、少なくとも貫通孔α内において、導電層16の内面に接するように配され、非導電材料からなる。
第四絶縁層17は、導電層16に熱歪み等によって生じる応力に対して緩衝材として機能するとともに、導電層16が外気へ剥き出しにならないようにオーバーコートする。
第四絶縁層17は、導電層16の内面全体を完全に覆うように形成することが、上述した導電部16に対するオーバーコート機能を十分に発揮させる点で好ましい。
第四絶縁層17の配置例は、次の2つに大別される。第一配置例は、図1に示すように、第四絶縁層17が貫通孔αの内部を充填(埋設)して配される場合である。第二配置例は、図2に示すように、第四絶縁層17が貫通孔αとほぼ重なる位置に凹部18を備えて配される場合である。
図5は、第一配置例(図1)において、第四絶縁層17のヤング率を代えて作製した貫通配線基板10(図1)について、シミュレーションにより求めた貫通孔の内側面への応力分布を示す断面図である。図5(a)は第四絶縁層17のヤング率を0.5GPaとした構成例(以下、「構成A」とも呼ぶ)であり、図5(b)は第四絶縁層17のヤング率を3.5GPaとした構成例(以下、「構成B」とも呼ぶ)である。図5において、応力の数値(大きさ)は濃度で表示しており、白色部から黒色部へ向けて色調が濃くなるほど、応力が大きいことを意味する。
図5より、以下の2点が明らかとなった。
(1)貫通孔の内部に樹脂からなる第四絶縁層17を充填した構成Aであって、第四絶縁層17をなす樹脂のヤング率を0.5GPaとした場合には、貫通孔の内側面の上下方向において、貫通孔の内側面全域に亘って、極めて小さな応力しか発生しない。
(2)貫通孔の内部に樹脂からなる第四絶縁層17を充填した構成Aであって、第四絶縁層17をなす樹脂のヤング率を3.5GPaとした場合には、貫通孔の内側面の上下方向において、貫通孔の内側面全域に亘って、かなり大きな応力が発生する。
すなわち、上述したシミュレーションの結果から、貫通孔の内部に樹脂からなる第四絶縁層17を充填した構成Aであっても、充填する樹脂のヤング率の大きさに依存して、応力の発生状況が激変することが分かった。
特に、ヤング率を0.5GPa以下とした樹脂からなる第四絶縁層17を設けた場合には、第四絶縁層の存在により、貫通孔内に設けた配線をなす導電層の腐食が防止できるとともに、第四絶縁層としてヤング率の小さな樹脂を採用したことにより、柔らかく変形しやすいため、応力の緩和も可能な構造を有する貫通配線基板が得られることが明らかとなった。
これに対して、第二配置例(図2)とした場合は、前述したとおり、第四絶縁層17が貫通孔αとほぼ重なる位置に凹部18を備えているおり、この凹部18の存在は、貫通孔α内に配された導電層16の上を、第四絶縁層18が最低限に被覆する構造を有する貫通配線基板をもたらす。この構造においては、導電層を覆う第四絶縁層は、導電層と接する面(下面)は導電層により固定されるが、導電層と接しない面は外気に曝され、何にも束縛されないので自由面となる。よって、外部から熱や力などが印加された際に、第四絶縁層が伸縮するような事態に陥っても、その影響の大部分は自由面から解放され、貫通孔の内側面へ及ぶことは殆ど無くなる。したがって、応力の緩和能力が極めて高い構造を有する貫通配線基板が得られる。
上述した本発明に係る貫通配線基板10、20は、図3及び図4に示すような製造方法により作製される。
まず、半導体基板11の一方の面11a上に、第一絶縁層12を介して機能素子(不図示)に繋がる電極層13を設けた後、第一絶縁層12および電極層13を被覆するように第一樹脂層14を形成する[図3(a)]。
次に、半導体基板11の他方の面11bから電極層13に向けて貫通孔αを形成する。この微細な孔径をもつ貫通孔αの形成には、DRIE(Deep Reactive Ion Etching) 法が好適に用いられる[図3(b)]。
次いで、CVD(Chemical Vapor Deposition) 法などを用い、半導体基板11の他方の面11bおよび貫通孔αの内側面を覆うように第二絶縁層15を形成[図3(c)]した後、貫通孔αの底面に位置する第一絶縁層12を除去し、電極層13の一部が露呈した状態とする[図3(d)]。第一絶縁層12を除去する際には、たとえばDRIE(Deep Reactive Ion Etching)法などが用いられる。
その後、半導体基板の他方の面11b上に導体層16を設けることにより、電極層13と導電層16が接続された構成となる。その結果、半導体基板11の両面11a、11bを電気的に繋ぐ貫通電極が得られる[図3(e)]。これにより、貫通電極はその断面方向から見て、貫通孔αの位置において、凹部βを備える形状をもつ。
次いで、半導体基板11の他方の面11b側において、凹部βの内側も満たしつつ、導電層16を被覆するように第四樹脂層57を形成する。これにより、貫通電極の内部空間も第四樹脂層57で埋設された構成の半導体装置10[図4(a)]が得られる。
さらに、第四絶縁層57に対して、貫通孔αとほぼ重なる位置に凹部18を形成する。
凹部18を形成する際には、たとえばRIE(Reactive Ion Etching)法などが好適に用いられる。RIE法によって凹部18を形成する際には、SF、CF、C等の反応性ガスを用いて異方性エッチングを施すことから、第四絶縁層57を構成する樹脂としてはシリコーン樹脂が特に望ましい。
このように第四絶縁層57としてシリコーン樹脂を用いた場合は、配線をなす導電層16を露出させずに、第四絶縁層57を構成する樹脂を形状良くエッチングできるので、所望の断面形状をもつ凹部18を安定して製造できる利点がある。
以上、本発明の貫通配線基板について説明してきたが、本発明は上記の例に限定されるものではなく、必要に応じて適宜変更が可能である。
本発明に係る貫通配線基板は、貫通電極を利用した各種の半導体パッケージや半導体装置の用途に好適である。
本発明に係る貫通配線基板の一例を示す断面図である。 本発明に係る貫通配線基板の他の一例を示す断面図である。 本発明に係る貫通配線基板の製造方法を工程順に示す断面図である。 図3の次工程を順に示す断面図である。 図1の貫通配線基板について、シミュレーションにより求めた貫通孔の内側面への応力分布を示す断面図である。 従来の貫通配線基板の一例を示す断面図である。 従来の貫通配線基板の製造方法を工程順に示す断面図である。 従来の貫通配線基板について、シミュレーションにより求めた貫通孔の内側面への応力分布を示す断面図である。
符号の説明
α 貫通孔、β 凹部、10、20 貫通配線基板、11 基板、12 第一絶縁層、13 電極層、14 第二絶縁層、15 第三絶縁層、16 導電層、17 第四絶縁層、18 凹部。

Claims (4)

  1. 半導体からなる基板の一方の面に第一絶縁層を介して配された電極層、前記基板の一方の面にあって、前記電極層を覆うように配された第二絶縁層、前記基板の他方の面から前記電極層の少なくとも一部が露呈するように、前記基板内に開けられた貫通孔、前記基板の他方の面と前記貫通孔の内側面とを覆い、前記電極層の少なくとも一部が露呈するように配された第三絶縁層、前記第三絶縁層を介して、前記貫通孔の内側面及び前記電極層の露呈部を覆うように配され、前記電極層と電気的に接続された導電層、及び、前記導電層を覆うように配された第四絶縁層、を少なくとも備えてなる貫通配線基板であって、
    前記基板は、樹脂との膨張係数差が大きい半導体であり、かつ、
    前記第四絶縁層は、ヤング率0.5GPa以下の樹脂から構成されており、
    前記貫通孔の内側面においては、該内側面を構成する前記基板上に、前記第三絶縁層、前記導電層、及び前記第四絶縁層が順に積層された構造を備えることを特徴とする貫通配線基板。
  2. 前記第四絶縁層は、前記貫通孔内を全て埋めるとともに、前記基板の他方の面を覆うように構成されていることを特徴とする請求項1に記載の貫通配線基板。
  3. 前記第四絶縁層は、前記貫通孔内を覆いつつ、前記貫通孔の内側面に沿って該第四絶縁層は力学的に解放された外面をもつように構成されていることを特徴とする請求項1に記載の貫通配線基板。
  4. 前記第四絶縁層が、シリコーン樹脂であることを特徴とする請求項1乃至3のいずれか一項に記載の貫通配線基板。
JP2007089480A 2007-03-29 2007-03-29 貫通配線基板 Active JP5242070B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007089480A JP5242070B2 (ja) 2007-03-29 2007-03-29 貫通配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007089480A JP5242070B2 (ja) 2007-03-29 2007-03-29 貫通配線基板

Publications (2)

Publication Number Publication Date
JP2008251721A JP2008251721A (ja) 2008-10-16
JP5242070B2 true JP5242070B2 (ja) 2013-07-24

Family

ID=39976344

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007089480A Active JP5242070B2 (ja) 2007-03-29 2007-03-29 貫通配線基板

Country Status (1)

Country Link
JP (1) JP5242070B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5460069B2 (ja) * 2009-02-16 2014-04-02 パナソニック株式会社 半導体基板と半導体パッケージおよび半導体基板の製造方法
JP2010232400A (ja) * 2009-03-27 2010-10-14 Panasonic Corp 半導体基板と半導体基板の製造方法および半導体パッケージ
JP6002372B2 (ja) * 2011-08-05 2016-10-05 株式会社フジクラ 貫通配線付き接合基板
WO2013160976A1 (ja) 2012-04-26 2013-10-31 パナソニック株式会社 半導体装置およびその製造方法
TWI826965B (zh) * 2016-06-03 2023-12-21 日商大日本印刷股份有限公司 貫通電極基板及其製造方法、以及安裝基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065674B2 (ja) * 1985-07-10 1994-01-19 松下電子工業株式会社 半導体装置の製造方法
JP3029507B2 (ja) * 1992-07-13 2000-04-04 三菱電機株式会社 半導体装置の配線層接続構造
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
JP2002217350A (ja) * 2001-01-16 2002-08-02 Matsushita Electric Ind Co Ltd モジュール部品の製造方法
JP2005183464A (ja) * 2003-12-16 2005-07-07 Nitto Denko Corp 配線回路基板
JP2005340355A (ja) * 2004-05-25 2005-12-08 Ngk Spark Plug Co Ltd 配線基板
JP4845368B2 (ja) * 2004-10-28 2011-12-28 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4443379B2 (ja) * 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
JP4961185B2 (ja) * 2006-09-28 2012-06-27 株式会社日立製作所 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2008251721A (ja) 2008-10-16

Similar Documents

Publication Publication Date Title
TWI254343B (en) Electronic component, electronic component module and method of manufacturing the electronic component
JP4327644B2 (ja) 半導体装置の製造方法
US9349673B2 (en) Substrate, method of manufacturing substrate, semiconductor device, and electronic apparatus
KR101717837B1 (ko) 압력파 및 주변 압력을 감지하기 위한 센서 구조체
US10680159B2 (en) MEMS component having a high integration density
JP5242070B2 (ja) 貫通配線基板
JP4539155B2 (ja) センサシステムの製造方法
JP5568357B2 (ja) 半導体装置及びその製造方法
JP2001267323A (ja) 半導体装置及びその製造方法
JP5026025B2 (ja) 半導体装置
CN111115550A (zh) 集成互补金属氧化物半导体-微机电系统器件及其制法
US7989263B2 (en) Method for manufacturing a micromechanical chip and a component having a chip of this type
JP4593427B2 (ja) 半導体装置及び半導体装置の製造方法
JP2008060135A (ja) センサーユニットおよびその製造方法
JP5305735B2 (ja) 微小電気機械システム装置およびその製造方法
CN109151689A (zh) 麦克风及其制造方法
JP2009021433A (ja) 配線基板及びその製造方法
EP3290389A1 (en) Method for reducing cracks in a step-shaped cavity
JP2006186357A (ja) センサ装置及びその製造方法
JP5676022B2 (ja) マイクロメカニカル素子およびマイクロメカニカル素子の製造方法
JP2006201158A (ja) センサ装置
JP6263859B2 (ja) 貫通電極基板の製造方法、貫通電極基板、および半導体装置
CN105720038A (zh) 具有挠性互连结构的芯片尺寸封装
JP5565272B2 (ja) 貫通電極基板
CN102223591A (zh) 微机电系统麦克风的晶片级封装结构及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121009

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130326

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130403

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160412

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5242070

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160412

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250