JP4593427B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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特に、銅は比抵抗が低いこと、エレクトロマイグレーション耐性がアルミニウム系合金に比べて高いこと、銀に比べて安価である等の理由により、最も期待され、配線材料として用いられている。
図9(a)に示す半導体基板100においては、セラミックスやシリコン等の硬質材からなる基板101と、基板101の両面を貫通して設けられた貫通孔102と、貫通孔102の孔内に充填され、銅材等からなる導電部103と、貫通孔102内に露呈するようにして半導体基板100の一方の面に配される電極104と、半導体基板100上に配されるICチップや光素子等の機能素子105と、基板101上において電極104及び機能素子105と電気的に接続されてなる配線回路106とから概略構成されている。
半導体基板100は、電極104と機能素子105とが配線部106によって電気的に接続されているとともに、電極104と電気的に接続された導電部103を介して基板両面が電気的に接続可能となっている。
貫通孔102に、銅めっきによって導電部103を形成する際に、貫通孔102内において、めっきが内壁に沿って均一に成長しない状態で、開口部側が先に閉じてしまった際に、ボイド107(図9(b))が発生し、めっきが内壁に沿って均一に成長しつつも、最終的に完全には充填することができず、開口部から貫通孔底部に向かって直線状に空間が残ってしまった際にシーム108(図9(c))が発生する。
通常、銅めっきを行う際は酸性のめっき液を用いることが多いが、上述のボイド107やシーム108にめっき液が残留すると、めっき液が時間の経過とともに銅(導電部103)を溶解して変質させることにより、基板の長期的な信頼性が低下する虞がある。また、導電部103の形成工程の後に熱プロセスを含む工程がある場合、内部の液体(めっき液)が急激に気化して容積が膨張することにより、導電部103の膨張破壊及びこれに伴う電極104の断線、更にはウェハ(基板101)の破壊が生じるという問題があった。
本発明の請求項2に係る半導体装置は、請求項1に記載の半導体装置において、前記導電部が、前記他方の面上まで延設されていることを特徴としている。
本発明の請求項3に係る半導体装置は、請求項2に記載の半導体装置において、前記補強材が、前記導電部の延設された少なくとも一部を覆うように配されていることを特徴としている。
本発明の請求項4に係る半導体装置は、請求項1乃至3のいずれか1項に記載の半導体装置において、前記貫通孔内の側面と前記導電部との間に絶縁部を配したことを特徴としている。
本発明の請求項5に係る半導体装置の製造方法は、基板の一方の面に配され、該面内にある機能素子と電気的に接続された電極と、前記基板の他方の面から一方の面に配した電極が露呈するように、基板内に開けられた貫通孔と、前記貫通孔内の側面及び前記電極の露呈部を覆うように配され、前記電極と電気的に接続された導電部と、前記導電部に接するように配され、第一補強材及び第二補強材からなる補強材とを具備してなる半導体装置の製造方法であって、前記基板の他方の面から一方の面に配した電極が露呈するように、基板内に貫通孔を形成する工程と、前記貫通孔内の側面及び前記電極の露呈部を覆うように、前記電極と電気的に接続するように導電部を形成する工程と、前記導電部を被覆するように第二補強材よりも応力緩和作用の大きな材料からなる第一補強材を形成する工程と、前記第一補強材の内面を充填するように第二補強材を形成する工程と、を少なくとも具備してなることを特徴としている。
本発明の請求項6に係る半導体装置の製造方法は、請求項5に記載の半導体装置の製造方法において、前記導電部を形成する工程が、前記貫通孔内の側面及び前記電極の露呈部とともに、前記他方の面上まで前記導電部が覆うように設ける方法としたことを特徴としている。
また、本発明の半導体装置の製造方法によれば、前記基板の他方の面から一方の面に配した電極が露呈するように、基板内に貫通孔を形成する工程と、前記貫通孔内の側面と、前記電極の露呈部とを覆うように、前記電極と電気的に接続するように導電部を形成する工程と、前記導電部を覆うように補強材を形成する工程と、を少なくとも具備してなる。
これにより、半導体基板が熱サイクルや高温環境下において使用される場合であっても、基板材料と電極及び導電部材料との間の熱膨張係数の差に起因して生じる熱ひずみに対して応力を緩和することができ、電極の破断等が生じることが無い。
また、補強材によって導電部が覆われることにより、該導電部の酸化や変形、劣化を防止することができる。
また、貫通孔内におけるボイドやシーム等が生じることに伴うめっき液の残留や、該残留液が熱プロセスを含む工程において急激に気化し、電極や基板を破壊するのを防止することができる。
従って、導電部と電極との間の電気的な接続不良や、基板の破壊等を生じることが無く、信頼性の高い半導体装置を得ることができる。
図1乃至図5は、本実施形態の半導体装置10の一例を示す断面図である。
図1では、導電部16によって貫通孔3の側面3aを全て被覆した場合の例を示している。
また、図1に示す例では、補強材17を、導電部16に接しながら、貫通孔3内に充填するようにして配している。
基板2の厚さは、例えば数百μm程度である。
図1に示す例では、基板2をSi等の半導体基材から構成し、基板2の一方の面2a及び他方の面2bに加え、貫通孔3の側面3aの表層部2cが絶縁化された領域をなすように構成されている。また、基板を半導体基板から構成する場合は、図4に示す例のように、貫通孔3と導電部16との間に絶縁部9を配し、半導体基板12と導電部16とを電気的に絶縁した構成としても良い。
また、基板材料が、上述の絶縁性硬質材料からなる場合には、貫通孔3内の側面3aが絶縁体なので、図2に示す例のように、基板21に設けられた貫通孔3と導電部26とが接した構成とすることができる。
貫通孔3の口径は、例えば数十μm程度である。
また、基板2上に設けられる貫通孔3の数は、特に限定されない。
電極4は、後述の配線回路8を介して、該一方の面2a内にある後述の機能素子5と電気的に接続されている。
電極4の材質としては、例えばアルミニウム(Al)や銅(Cu)、アルミニウム−シリコン(Al−Si)合金、アルミニウム−シリコン−銅(Al−Si−Cu)合金等の導電性に優れる材料が好適に用いられる。
また、機能素子5の他の例としては、例えばマイクロリレー、マイクロスイッチ、圧力センサ、加速度センサ、高周波フィルタ、マイクロミラー、マイクロリアクター、μ−TAS、DNAチップ、MEMSデバイス、マイクロ燃料電池等が挙げられる。
図1の断面図に示す例では、導電部16は、側面3aの全体を覆うように配されているが、これには限定されない。例えば、導電部16が、側面3aの一部に、基板2の一方の面2aと他方の面2bとの間に渡って配された構成としても良い。
例えば、図1に示す例のように導電部16が単層である場合には、電極4と同材料であることが望ましく、Al、Cu、Ni、Au等の金属材料を用いれば、導電性や電極4との密着性等の点で好ましい。
また、導電部16を、2種類以上の金属材料からなる多層構造、あるいは材料の異なる膜を積層した構造とした場合、外側の層には、電極4を成す材質との密着性に優れる材料や、導電部16と、電極4又は基板2との間で元素移動(拡散)が生じるのを防止できる金属材料(バリアメタル)を配し、内側の層には、導電性の高い金属を配した構成とすることが好ましい。
また、導電部16と貫通孔3(もしくは絶縁部9)との間、又は導電部16と後述の補強材17との間に、例えば、応力緩和作用のある材料や、元素移動を防止するバリアメタル、又は密着性に優れた材料等を配した多層構造の中間層を設けた構成としても良い。
例えば、導電部16がCuの場合、バリアメタルとしてTaN、Ta、W、WN、TiN、TiSiN等が挙げられ、それぞれ密着性に優れている。また、それらの材料以外にも、Cr、TiW等が、密着性の高いバリアメタルとして挙げられる。
補強材17は、導電部16に熱歪み等によって生じる応力に対して緩衝材として機能するとともに、導電部16が外気へ剥き出しにならないようにオーバーコートする。
補強材17は、導電部16の内面全体を完全に覆うように形成することが、上述した導電部16をオーバーコートする点で好ましく、また、図1に示す例のように、充填(埋設)して配することが、後述の、導電部16に生じる応力を緩和する点から好ましい。
また、補強剤17の材質に導電性樹脂を用いた場合、導電部16に亀裂が生じて電気的断絶に至る様な状態となった場合でも、導電部16の内面側に配した補強材17(導電性樹脂)により、電気的接続状態を維持することができる。
また、補強材17の材質に無溶剤性樹脂を用い、真空印刷によって補強材17を配する方法とした場合には、補強材17の形成工程、作業がスムーズになり、また、ボイド等の不具合を防止することができる。この場合、真空印刷装置として、例えばサンユレック社製の特殊真空印刷システム(型番:VPES−HA−IV)等を用いることができる。
さらに、半導体装置10は、貫通孔3内において、導電部16を覆うようにして補強材17を配した構成とし、図1に示す例では、貫通孔3内に充填するようにして設けられている。これにより、導電部16に生じる応力を緩和するとともに、導電部16が外気に剥き出しになることによって生じる酸化や変形を防止することができる。
また、図4(b)に示す例のように、導電部66の内面に沿って被覆して配した第一補強材67bの内面に、第二補強材67aを充填して配した補強材67として構成しても良い。この場合には、外層となる第一補強材67bに、より応力緩和作用の大きな材料を用いることが好ましい。
配線回路8の材質としては、電極4と同様の材質を用いれば良く、アルミニウム(Al)や銅(Cu)、アルミニウム−シリコン(Al−Si)合金、アルミニウム−シリコン−銅(Al−Si−Cu)合金等の導電性に優れる材料が好適である。
なお、図6は、本実施形態の半導体装置10を工程順に示した断面模式図であり、一部は分かりやすいように上面から眺めた図も添付してある。
本実施形態の半導体装置10の製造方法では、基板2の一方の面2aに配され、該面内にある機能素子5と電気的に接続された電極4と、基板2の他方の面2bから、一方の面2aに配された電極4が露呈するように、基板2内に開けられた貫通孔3と、貫通孔3内の側面3a及び電極4の露呈部4aを覆うように配され、電極4と電気的に接続された導電部16と、導電部16に接するように配された補強材17とを具備してなる半導体装置10の製造方法であって、基板2の他方の面2bから、一方の面2aに配された電極4が露呈するように、基板2内に貫通孔3を形成する工程Aと(図6(a)、(b)参照)、貫通孔3内の側面3a及び電極4の露呈部4aを覆うように、電極2と電気的に接続するように導電部16を形成する工程Bと(図6(c)参照)、導電部16を覆うように補強材17を形成する工程Cと(図6(d)参照)、を少なくとも具備してなることを特徴としている。
また、貫通孔3を形成した後、剥き出しになった電極4の露呈部4aを導電部16で覆い、次いで、補強材17で導電部16を覆う工程としているため、導電部16が外気に剥き出しになることなくオーバーコートされ、保護することができる。
図6(a)には、通常の製造工程プロセスが終了して完成した、ガラスやセラミック材料からなる基板2、外部と電気的な接続をするための電極4、フォトダイオード群やマイクロレンズ群、或いはICチップなどからなる機能素子5、電極4と機能素子5とを電気的に接続するための配線回路8等が配された半導体装置を示している。
本例においては、基板2の厚さは200μmであり、また、電極4及び配線回路8はアルミニウム(Al)金属からなっている。また、電極4は、100μm×100μmの正方形である。
次いで、図6(c)に示すように、貫通孔3内の側面3a、及び電極4の露呈部4aを覆うようにして、金属材料からなる導電部16のシード層を形成する。本例では、前記シード層をなす金属材料として、側面3aと接する外側にCrを、内面側にCuを用い、スパッタ法によって形成したが、その他、MOCVD、無電解めっき等によって形成しても良い。これにより、貫通孔3内の側面3a及び電極4の露呈部4aは、前記シード層によって被覆される。そして、上記シード層の内面側にCuをめっき処理することにより、導電部16が形成される。
なお、本例では、導電部16が、露呈部4a及び側面3a全体を被覆するようにして形成された例を説明しているが、導電部16は、基板2の一方の面2aと他方の面2bとの間で連なって配され、電極4と電気的に接続されていれば良く、例えば、側面3aの表面に線状に形成された導電部であっても良い。
次いで、図6(d)に示すように、貫通孔3内に形成された導電部16の内面側を、樹脂材料で覆うようにして補強材17を形成する。本例で説明する補強材17は、樹脂材料として、熱硬化性エポキシ樹脂を用いるとともに、他方の面2bに向けて開口部17aを有して形成されている。
補強材17を形成する方法としては、例えば、導電部16を形成した基板2上に、真空印刷法によって無溶剤性樹脂等の樹脂材料を印刷することにより、貫通孔3内の導電部16内面へ樹脂を押し込む方法を用いれば良い。
また、ノズルを用い、貫通孔3内の導電部16内面に、樹脂を直接塗布する方法を用いれば、樹脂材料を適量だけ塗布し、基板2ごと減圧することによって補強材17を形成することができる。
半導体基板12への貫通孔3及び絶縁部9の形成については、従来から行われている方法を用いることができる。
なお、基板にガラス材等の非導電性材料を用いた場合には、絶縁部9を形成する必要は無い。
また、本実施形態の半導体装置10の製造方法によれば、基板2の他方の面2bから、一方の面2aに配された電極4が露呈するようにして、基板2内に貫通孔3を形成する工程Aと、貫通孔3内の側面3a及び電極4の露呈部4aを覆うようにして、電極4と電気的に接続するように導電部16を形成する工程Bと、導電部16を覆うようにして補強材17を形成する工程Cと、を少なくとも具備してなる。
これにより、半導体装置10が熱サイクルや高温環境下において使用される場合であっても、基板2をなす材料と電極4及び導電部16をなす材料との間の熱膨張係数の差に起因して生じる熱ひずみに対して応力を緩和することができ、電極の破断等が生じることが無い。
また、補強材17によって導電部16が覆われることにより、該導電部16の酸化や変形、劣化を防止することができる。
また、貫通孔内におけるボイドやシーム等が生じることに伴うめっき液の残留や、該残留液が熱プロセスを含む工程において急激に気化し、電極や基板を破壊するのを防止することができる。
従って、導電部16と電極4との間の電気的な接続不良や、基板2の破壊等を生じることが無く、信頼性の高い半導体装置10を得ることができる。
また、図5に示す例のように、補強材57を、導電部56の延設された少なくとも一部を覆うように配した構成としても良い。図示例では、導電部56が、他方の面2b上に、延設部56a、56bとして延設されているとともに、補強材57が、他方の面2b上に、被覆部57a、57bとして延設され、該被覆部57a、57bが、それぞれ前記延設部56a、56bを覆うようにして形成されている。このような構成とすることにより、補強材が、後述するバンプを形成するためのオーバーコート層を兼ねることができる。
この際、被覆部の一部に、導電部56aが覗き込むことができるような開口部57cを設けることにより、この開口部57cに半田バンプ58を設けることもできる。つまり、補強材57と被覆部57a、57bとを一体として形成することにより、従来は別体として設ける必要があったオーバーコート層を一緒に成形するので、密着性が向上するともに、工程が削減されて低コスト化が実現できる。また、この場合には、導電部56を覆う材料と、基板2の表面をオーバーコートする材料が同一材料であり、且つ継ぎ目の無い連続体として形成されるため、密着性の点で優れ、例えば、吸湿、高温環境等において生じるオーバーコート層の剥がれ等を防止することができる。
また、補強材57とオーバーコート層となる被覆部57a、57bとを一体成形する場合、材料に感光性樹脂を用いれば、基板2表面の配線に合わせ、高精度のパターン形状を有した被覆部57a、57bを形成することができる。
基板として、厚さが200μm、大きさが6インチ(直径150mmの円)のシリコン半導体基板を用い、基板の一方の面に電極、機能素子及び配線回路(図示略)を配した。電極として、Alパッドを用いた。
そして、基板の他方の面から一方の面に配した電極が露呈するようにして、基板内に孔径が80μmの貫通孔を、DRIE(エッチング処理)によって形成した。貫通孔内の側面には、図示略の絶縁部として、SiO2の被膜を形成した。
そして、貫通孔内の側面及び電極の露呈部を覆うようにしてシード層(Cr)及び銅材料を配することにより導電部を形成した後、導電部の内面に熱硬化性エポキシ樹脂を充填するように埋設して補強材を形成し、本発明に係る半導体装置(実施例)を得た(図8(a)参照)。
上述の各サンプルを、実施例n=260、比較例n=100の数量で用い、−40℃:30分、125℃:30分の計1時間を1サイクルとして、熱サイクル試験を計100サイクル:100時間行った。
熱サイクル試験終了後、各サンプルの電極の破断の有無を、顕微鏡で観察、確認した。
図8(c)に示すように、本発明に係る半導体装置は、上記条件の熱サイクル試験を行った場合であっても電極の破断等が発生せず、初期状態(図8(b)参照)に対して変化が見られなかった。実施例のサンプル260台中、電極の破断が生じたサンプルは無かった。
図7(b)に示す初期状態においては、電極面に破断は見られないが、熱サイクル試験後、図7(c)に示すように、電極面に、貫通孔及び導電部に沿った円形の破断痕が生じている。また、図7(d)の断面図に示すように、電極の導電部と接している部分と、基板に接触している部分とが完全に破断している。
Claims (6)
- 基板の一方の面に配され、該面内にある機能素子と電気的に接続された電極と、
前記基板の他方の面から一方の面に配した電極が露呈するように、基板内に開けられた貫通孔と、
前記貫通孔内の側面及び前記電極の露呈部を覆うように配され、前記電極と電気的に接続された導電部と、
前記導電部に接するように配された補強材と、
を具備し、
前記補強材は、前記導電部の内面を被覆して配した第一補強材、及び該第一補強材の内面を充填して配した第二補強材からなり、
前記第一補強材は、前記第二補強材よりも応力緩和作用の大きな材料からなることを特徴とする半導体装置。 - 前記導電部は、前記他方の面上まで延設されていることを特徴とする請求項1に記載の半導体装置。
- 前記補強材は、前記導電部の延設された少なくとも一部を覆うように配されていることを特徴とする請求項2に記載の半導体装置。
- 前記貫通孔内の側面と前記導電部との間に絶縁部を配したことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 基板の一方の面に配され、該面内にある機能素子と電気的に接続された電極と、前記基板の他方の面から一方の面に配した電極が露呈するように、基板内に開けられた貫通孔と、 前記貫通孔内の側面及び前記電極の露呈部を覆うように配され、前記電極と電気的に接続された導電部と、前記導電部に接するように配され、第一補強材及び第二補強材からなる補強材とを具備してなる半導体装置の製造方法であって、
前記基板の他方の面から一方の面に配した電極が露呈するように、基板内に貫通孔を形成する工程と、
前記貫通孔内の側面と及び前記電極の露呈部を覆うように、前記電極と電気的に接続するように導電部を形成する工程と、
前記導電部を被覆するように第二補強材よりも応力緩和作用の大きな材料からなる第一補強材を形成する工程と、
前記第一補強材の内面を充填するように第二補強材を形成する工程と、
を少なくとも具備してなることを特徴とする半導体装置の製造方法。 - 前記導電部を形成する工程は、前記貫通孔内の側面及び前記電極の露呈部とともに、前記他方の面上まで前記導電部が覆うように設けることを特徴とする請求項5に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005287075A JP4593427B2 (ja) | 2005-09-30 | 2005-09-30 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005287075A JP4593427B2 (ja) | 2005-09-30 | 2005-09-30 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007096233A JP2007096233A (ja) | 2007-04-12 |
JP4593427B2 true JP4593427B2 (ja) | 2010-12-08 |
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ID=37981517
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005287075A Expired - Fee Related JP4593427B2 (ja) | 2005-09-30 | 2005-09-30 | 半導体装置及び半導体装置の製造方法 |
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---|---|
JP (1) | JP4593427B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009094235A (ja) * | 2007-10-05 | 2009-04-30 | Fujikura Ltd | 半導体装置及びその製造方法 |
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JP5574639B2 (ja) | 2009-08-21 | 2014-08-20 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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---|---|
JP2007096233A (ja) | 2007-04-12 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R151 | Written notification of patent or utility model registration |
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