JP2005183464A - 配線回路基板 - Google Patents

Abstract

【課題】ジグザグ配置パターンにて高密度に形成された電極を有する電子部品であっても、電極と配線パターンとの短絡を抑制し得る構造を配線回路基板に付与することにある。
【解決手段】 電子部品の電極Ｅに対し個別に導体を接続し得るように、帯状導体２がストライプパターンをなすよう露出して形成された実装用の配線回路基板の該帯状導体に対して、少なくとも特定部分をソルダーレジスト３によって覆う。該特定部分とは、（長終端部を持つ帯状導体のうちの長手方向の一区間部分であって、短終端部に電極を接続し、該電極を前記長終端部を持つ帯状導体上まで帯幅方向に平行移動した場合に、該電極と重なる領域を、包含する部分）である。
【選択図】図１

Description

本発明は、半導体素子などの電子部品を実装すべく、該電子部品の電極と直接的に接続される端子部を有する配線回路基板に関する。

ＩＣなどの半導体素子は、通常、ウエハ上に多数形成された後、個々のチップに分断され、種々の回路基板に接続されて用いられる。ＩＣのさらなる大規模な集積化によって、１つのチップの接続面に形成される電極数は増大しており、そのため、個々の電極自体の大きさはより小さくなり、電極の配置は過密になっている。

チップの接続面に形成される電極の配置パターンは、近年の電極数の急激な増加に伴ない、図６（ａ）に示すように、チップ１００の接続面の外周を、電極Ｅが、ジグザグのピークをたどる交互の配置パターンにて取り巻くものとなっている。
「ジグザグのピークをたどる交互の配置パターン」とは、図６（ｂ）に示すように、一点鎖線で示したジグザグ線（ノコギリ波状の線）Ｊの各頂点Ｊ１、Ｊ２の位置に、個々の電極Ｅ（Ｅ１、Ｅ２）が配置されたパターンである。この配置パターンは、図６（ａ）に見られるように、全体として２列のチェッカー模様（「千鳥状」とも称される）を描く。
以下、この配置パターンを、「ジグザグ配置パターン」とも呼ぶ。
ジグザグ配置パターンにおけるジグザク線の振幅ｔ２（図６（ａ））は、図６（ｂ）に示すように、一方の頂点Ｊ１に配置された電極Ｅ１を、図中のｘ方向に平行移動しても、他方の頂点Ｊ２に配置された電極Ｅ２に接触することがないように、電極の大きさを考慮して決定される。
ジグザク線の周期（ピッチ）ｔ１は、前記ジグザク線の振幅が充分に余裕をもって決定されているならば、一方の頂点Ｊ１に配置された電極Ｅ１を、図中のｙ方向に平行移動した場合に、他方の頂点Ｊ２に配置された電極Ｅ２に接触する位置関係となるような短い周期であってもよい。この短い周期の配置を可能とする点が、ジグザグ配置パターンの利点である。
電極のジグザグ配置パターンは、後述の配線回路基板のストライプパターンと共に用いられ、ファインピッチの電極配置と外部への接続を可能とする（例えば、特許文献１）。

一方、半導体素子を実装するための技術として、配線回路基板の導体部分をチップの電極位置に対応するパターンとして形成し、チップを直接配線回路基板に接続する実装（ベアチップ実装）が行われるようになっている。
ベアチップ実装に用いられる配線回路基板は、図７に局所を拡大して一例を示すように、絶縁性基板１００上に帯状の導体パターン１０１が形成された構造を有する回路基板である。該配線回路基板には、チップを配置した時に電極Ｅに対応し該電極との電気的な接続に関与する領域に、帯状導体１０１がストライプパターンをなすよう露出して形成されており、各電極（一点鎖線）Ｅに対して個別に導体を接続し得るようになっている。このストライプパターンは、電極Ｅのジグザグ配置パターンの進行方向（図中の矢印ｘで示した方向）と略直交する方向（図中の矢印ｙで示した方向）に、個々の帯状導体１０１が延びるパターンとして形成される。

各帯状導体１０１は、各電極Ｅに対応する位置において終端部となっており、これによってストライプパターンの終端部は、長終端部１０１Ｌと、短終端部１０１Ｓとが交互に並んだパターンとなっている（例えば、特許文献１の図１、２など）。
各帯状導体の先端のエッジは、図７に示すように、接続される電極Ｅを越えて微量だけ延伸して終わっている場合が多い。
特開２００３−２４９５９２号公報

しかし、本発明者等が、上記のようなジグザグ配置パターンにて形成された電極と、ストライプパターンにて形成された帯状導体との接続を詳細に検討したところ、図８（ａ）に示すように、チップの実装位置がわずかにずれるだけで、電極Ｅ１が２本の帯状導体１０２、１０３間にまたがって両者を短絡させるため、実装時の位置決めや、電極幅・導体幅など各部の寸法に高い精度が要求され、製造が困難になっていることがわかった。
また、図８（ｂ）に示すように、導電性粒子Ｑを基材中に分散させてなる異方導電性接着剤をチップと配線回路基板との接続に介在させる場合には、図中にｍで示したように、導電性粒子Ｑが電極Ｅ１と帯状導体１０３との間の短絡経路となり得ることがわかった。

本発明の課題は、上記問題を解決し得る構造を備えた配線回路基板を提供することにあり、ジグザグ配置パターンにて高密度に形成された電極を有する電子部品であっても、電極と配線パターンとの短絡を抑制し得る構造を配線回路基板に付与することにある。

本発明は以下の特徴を有するものである。
（１）電子部品を実装するための配線回路基板であって、
実装対象となる電子部品は、その接続面に、ジグザグのピークをたどる交互の配置パターンにて形成された複数の電極を有するものであり、
当該配線回路基板には、電子部品の電極に対し個別に導体を接続し得るように、前記ジグザグの進行方向と略直交する方向に延びる帯状導体がストライプパターンをなすよう露出して形成されており、各帯状導体は、各電極に対応する位置において終端部となっており、これによってストライプパターンの終端部は、長終端部と短終端部とが交互に並んだパターンとなっており、
少なくとも下記（Ａ）の部位が、ソルダーレジストによって覆われていることを特徴とする、配線回路基板。
（Ａ）長終端部を持つ帯状導体のうちの長手方向の一区間部分であって、短終端部に電極を接続し、該電極を前記長終端部を持つ帯状導体上まで帯幅方向に平行移動した場合に、該電極と重なる領域を、包含する部分。
（２）各帯状導体が、接続に係る終端部だけを露出させて、全てソルダーレジストによって覆われている、上記（１）記載の配線回路基板。
（３）各帯状導体およびその周囲の基板面全体が、各帯状導体の接続に係る終端部だけを露出させて、全てソルダーレジストによって覆われている、上記（１）記載の配線回路基板。
（４）実装対象となる電子部品が、方形を呈する半導体素子のベアチップであって、該ベアチップの接続面の外周領域に、電極が、ジグザグのピークをたどる交互の配置パターンにて形成されている、上記（１）記載の配線回路基板。

本発明では、図１に例示するように、長終端部Ｌと短終端部Ｓとの交互のパターンにおいて、少なくとも、上記（Ａ）の部分を、ソルダーレジスト３によって覆っている。
以下、上記（Ａ）の部分を、「（Ａ）部」とも呼んで本発明を説明する。
ソルダーレジスト３によって少なくとも（Ａ）部が被覆された構造によって、チップ実装時にズレが生じても、電極（特に短終端部に接続されたもの）が隣の帯状導体に接して短絡することが抑制される。

本発明による配線回路基板を具体的な構造例を挙げながら詳細に説明する。
当該配線回路基板は、図１に構造の一例を示すように、絶縁性基板１上に帯状導体２が形成された基本構造を有している。この基本構造の部分については、上記［背景技術］の説明において図７を用いて説明した内容と同様である。また、当該配線回路基板に実装されるべき電子部品は、その接続面にジグザグ配置パターンにて形成された複数の電極を有するものであって、図６を用いて説明した内容と同様である。

当該配線回路基板には、各電極Ｅに対し個別に導体を接続し得るように、前記ジグザグの進行方向と略直交する方向に延びる帯状導体２がストライプパターンをなすよう露出して形成されている。各帯状導体２は、各電極Ｅに対応する位置において終端部となっており、これによってストライプパターンの終端部は、長終端部Ｌと短終端部Ｓとが交互に並んだパターンとなっている。

このような配線回路基板の基本構造に対して、本発明では、少なくとも（Ａ）部を、ソルダーレジスト３によって覆うことを特徴としている。図１の例では、（Ａ）部およびその両側縁に沿った基板面の微小領域をソルダーレジストによって覆っている。
少なくとも（Ａ）部をソルダーレジストで覆う構成によって、上記発明の効果の説明で述べたとおり、短終端部Ｓに接続された電極Ｅ１が、長終端部Ｌを持つ帯状導体２に接することが抑制される。

当該配線回路基板に実装すべき電子部品としては、ジグザグ配置パターンにて、高密度、ファインピッチに配置された電極を有するものが適当であって、ＩＣ、ＬＳＩなどの集積回路のベアチップが代表的なものとして挙げられる。
典型的なベアチップの形状、寸法例を挙げると、通常、チップの外周形状は方形を呈し、一辺の寸法は限定されないが、０．５ｍｍ〜３０ｍｍ程度が一般的である。

ベアチップに形成されている電極は、図６に示すように、チップの接続面の外周にジグザグ配置パターンにて形成された外部端子であり、個々の電極Ｅの外形は方形（正方形または長方形）である。個々の電極の一辺の寸法（図１中の寸法Ｗ３）は限定されないが、当該配線回路基板が有用となるような高密度配置されたものでは、一辺１５μｍ〜１００μｍ程度が一般的である。
また、図６に示す電極のピッチｔ１は、高密度配置されたものでは、３０μｍ〜１００μｍ程度、ジグザグ配置パターンの振幅ｔ２は、５０μｍ〜２００μｍ程度が一般的である。
個々の電極には、必要に応じて、金めっきなどにより、バンプまたはフラットなパッドが形成される。

当該配線回路基板の態様によって、導体パターンを形成するベースとなる絶縁性基板の材料や厚さは異なるが、絶縁性基板の材料としては、ポリイミド系樹脂、ポリエステル系樹脂、エポキシ系樹脂、ウレタン系樹脂、ポリスチレン系樹脂、ポリエチレン系樹脂、ポリアミド系樹脂、アクリロニトリル−ブタジエン−スチレン（ＡＢＳ）共重合体樹脂、ポリカーボネート系樹脂、シリコーン系樹脂、フッ素系樹脂等が例示され、また、厚さは１０μｍ〜１００μｍ程度である。

図１（ｂ）に示すように、ストライプパターンをなすよう形成されている各帯状導体の帯幅Ｗ１、ピッチＰ１は、接続対象となる電極の大きさ、ピッチに応じて異なるが、上記で例示した電極寸法に対しては、帯幅Ｗ１は、概ね５μｍ〜７０μｍ程度、特に、１０μｍ〜３０μｍが有用であり、ピッチＰ１は、概ね２０μｍ〜１００μｍ程度、特に、３０μｍ〜６０μｍが有用である。
電極の大きさに対する帯状導体の帯幅、ピッチの具体的な値は、従来技術を参照してもよい。
また、帯状導体の材料、単層・多層の構成、パターン形成方法についても、従来の配線回路基板を参照してもよい。

ストライプパターンの終端部がどの方向を向いて終わっているかは、当該配線回路基板の構造に応じて、次の（あ）および／または（い）の態様であってもよい。
（あ）チップを実装した場合に、該チップが占有する領域の外側に帯状導体のパターンが形成され、終端部が、該占有領域内へ入り、領域の内部を向いて終わる態様。
（い）チップを実装した場合に、該チップが占有する領域の中央部に帯状導体のパターンが形成され、終端部が、該占有領域の外周部において領域の外部を向いて終わる態様。

配線回路基板の基本的な材料構成の一例としては、図２に示すように、ポリイミドからなるフィルム基板１上に、銅からなる帯状導体２のパターンを形成し、電極が接続される終端部分には、該帯状導体の表面に、金、ニッケル、錫などの接続用金属皮膜（図示せず）を形成する構成が挙げられる。また、帯状導体がストライプパターン状の終端部となっている領域以外の部分は、ポリイミドなどからなるカバーレイ４で全体的に覆っておくことが好ましい。
帯状導体のパターンの形成方法は、パターンを描きながら導体金属を基板面に加えていくアディティブな形成方法でも、一様な導体金属層を基板面に形成した後、必要なパターンだけを残してそれ以外の部分を除去するサブトラクティブな形成方法でもよい。

本発明において用いられるソルダーレジストとは、ＩＣ実装部および電極部を除く配線パターンを保護するために、帯状導体などの配線パターンを覆って設けられる絶縁層である。
ソルダーレジストの材料としては、従来公知のものを用いればよいが、例えば、シリコーン樹脂、エポキシ樹脂、ポリイミド樹脂などが挙げられる。

ソルダーレジストの平均的な膜厚は、膜形成プロセスによっても異なるが、短絡を抑制する点から５μｍ〜３０μｍ程度、特に１０μｍ〜２０μｍが好ましい範囲である。

ソルダーレジストを、所定の部位を覆う皮膜として形成する方法としては、液状タイプのものを所定部位に塗布する方法や、フィルム状のシートとして別途形成したものを所定部位に貼り付ける方法などが挙げられる。
また、ソルダーレジストを所定のパターンに形成する方法は、スクリーン印刷、感光性ソルダーレジストを用いた露光と現像によるパターニングなどが挙げられる。

上記したように、図１の例では、（Ａ）部およびその両側縁に沿った基板面の微小領域をソルダーレジストによって覆っており、このソルダーレジストの局所的な付与によって、従来の配線回路基板には無かった外観を呈している。

図３は、（Ａ）部の寸法と位置を説明するための概略図であって、長終端部を持つ帯状導体のうち（Ａ）部にハッチングを施している。
上記（Ａ）の部分を規定する文言「記載の短終端部に電極を接続し、該電極を前記長終端部を持つ帯状導体上まで帯幅方向に平行移動した場合に、該電極と重なる領域を、包含する」における「包含する」とは、一致することをも含む。
図３に示すように、（Ａ）部の長手方向（帯状導体が延伸する方向）の寸法Ｌ１は、短終端部Ｓに接続される電極Ｅの長手方向寸法Ｌ２に応じて決定され、Ｌ１≧Ｌ２、好ましくはＬ１＞Ｌ２とする。
また、（Ａ）部の位置は、同図のように、隣の短終端部Ｓに電極Ｅを接続し、さらに該電極を帯状導体の帯幅方向にスライドさせた場合に、該電極に対応する位置とする。これによって、短絡は効果的に抑制される。
チップ実装時の実装時の位置決めのばらつきや、電極寸法の製造誤差、長終端部自体への電極の接続の障害にならないことなどを考慮すれば、（Ａ）部の長手方向の寸法Ｌ１は、Ｌ２よりも０．１μｍ〜５０μｍだけ大きい寸法、特に５μｍ〜２０μｍだけ大きい寸法が好ましい。
（Ａ）部の中心位置は、隣の短終端部Ｓに接続される電極Ｅの中心位置を帯状導体の幅方向にスライドさせた位置であればよいが、他の電極への悪影響が無い範囲で、かつ、本発明の目的が達成される範囲で誤差があってもよい。

図１の例では、（Ａ）部およびその両側縁に沿った基板面の微小領域をソルダーレジストによって覆っているが、この場合のソルダーレジストの幅（帯状導体の幅と同じ方向）Ｗ２は、短終端部Ｓと電極Ｅとの接続の障害にならないよう、帯状導体の幅Ｗ１、ストライプのピッチＰ１、電極Ｅの幅Ｗ３に応じて、適宜決定すればよい。

本発明では、電極との接続に係る端子部以外の部分であれば、（Ａ）部以外の部分も任意に覆ってよい。
図４（ａ）に示す態様は、電極Ｅとの接続に係る終端部だけを露出させて、それ以外の帯状導体２をソルダーレジスト３によって覆った構成例である。図４（ａ）に示すように、基板面を見たときのソルダーレジストの境界線は矩形波状となっており、図１の態様と同様に、従来の配線回路基板には無かった外観を呈している。
同図中、符号４で示した層は、図２（ａ）、（ｂ）にも示したとおり、接続に係るストライプ部分以外の導体パターンを覆うカバーレイである。図４（ａ）の例におけるソルダーレジスト３は、カバーレイ４の端部までを覆っている。

図４（ａ）の態様において、長終端部を有する帯状導体２１を覆うソルダーレジスト３の幅（凹凸パターンの凸部の幅）Ｗ４、および、短終端部を有する帯状導体２２を覆うソルダーレジスト３の幅（凹凸パターンの凹部の幅）Ｗ５は、共に、図１の態様におけるソルダーレジスト３の幅Ｗ２の値を参照してよく、該値を決定するために考慮すべき事項も同様である。

図４（ｂ）に示す態様は、電極Ｅとの接続に係る終端部だけを窓状の開口５から露出するよう、それ以外の帯状導体、基板面（カバーレイ４に覆われた領域は除く）をソルダーレジスト３によって覆った構成例である。

図４（ｂ）の態様における開口５の大きさは、接続される電極の大きさ、誤差、位置決め誤差を考慮して、外周に余裕を持たせた大きさとすることが好ましい。各開口５の幅（帯状導体の幅と同じ方向）Ｗ６、Ｗ７は、共に、図４（ａ）の態様におけるソルダーレジスト３の幅Ｗ４、Ｗ５の値を参照してよい。

本実施例では、図４（ａ）に示す態様の配線回路基板を実際に製作し、ソルダーレジストを設けない比較例と共に、チップとの接続性を評価した。
（チップの仕様）
接続対象となるチップは、シリコンウエハー上に集積回路を形成し、素子分断して得たＬＳＩチップであって、厚さ５５０μｍ、外形２ｍｍ×１８ｍｍの長方形である。
チップの接続面の外周には、図６（ａ）に示すように、ジグザグ配置パターンにて電極Ｅが高密度に配置されている。電極の形状は、接続面の中央の方向に長い４０μｍ×６３μｍの長方形であって、表面にはＡｕバンプが形成されている。
電極のジグザグ配置パターンのピッチｔ１は４０μｍ、ジグザグ配置パターンの振幅ｔ２は、９３μｍである。

（配線回路基板の形成）
厚さ２５μｍのポリイミドフィルム基板に、スパッタリングにより金属薄膜を成膜し、さらにセミアディティブ法により、外部への接続用導体パターン（パターン総厚１２μｍ）、および接続に係る領域にストライプパターン（パターン総厚１２μｍ）を形成した。次に、接続に係る領域以外の部分は、厚さ１０μｍのポリイミドなどからなるカバーレイで全体的に覆った。そして、チップの電極が接続される各終端部分には、表面に、接続用金属皮膜としてＮｉ（下層）／Ａｕ（上層）を無電解めっきによって形成した。

（ソルダーレジストの付与）
図４（ａ）に示すように、長終端部、短終端部を有してカバーレイから露出している帯状導体のストライプパターンに対して、いずれの帯状導体も先端から長さ８０μｍの部分が露出するように、矩形波状の境界線を描く被覆パターンにて厚さ１５μｍのソルダーレジストを付与し、本発明による配線回路基板（実施例品）を得た。
（ソルダーレジストの形成プロセス）
先ず、エポキシ系ソルダーレジストをスクリーン印刷し、乾燥させた後、露光・現像を行い、チップを実装すべき領域を開口して、１５０℃で３０分硬化させて、目的パターンのソルダーレジストとした。

（比較例品）
ソルダーレジストを設けなかったこと以外は、上記実施例と同様の配線回路基板を製作し、比較例品（即ち、従来品）とした。

（実装評価）
実施例品、比較例品を、それぞれ１００個用意し、それぞれにチップを実装し、帯状導体に対するチップの幅方向のズレ量と、電極と隣の帯状導体とが短絡する短絡不良発生率との関係を調べた。
帯状導体に対するチップの幅方向のズレ量とは、図５に示すように、帯状導体２の幅の中心と、電極Ｅの幅（帯状導体の幅と同じ方向についての寸法）の中心との、ｘ方向についての差ｄであって、位置決め誤差が主体であるが、パターニングや電極自体の製造上の微量な配置誤差も含まれている。

実装に際しては、異方導電性フィルム（日立化成工業（株）製、厚さ４０μｍ、フィルム中に平均粒子径３〜５μｍの導電性粒子が分散しているもの）を、チップと配線回路基板との間に介在させた。
実装装置として、フリップチップボンダー（ＦＢ３０Ｔ、九州松下製、２００２年型）を用い、ボンディングツール温度２８０℃（設定値）、ボンディング時間１５秒、１チップ当りのボンディング荷重３０ｋｇｆ、ステージ温度６０℃とした。
上記形状寸法のチップを上記フリップチップボンダーを用いて実装するような場合、通常の技術では、ズレ量２μｍであれば、ズレはほとんど無いとみなしてよく、実装時の位置決めは非常に良好なレベルであると評価でき、ズレ量５μｍであれば、ズレはわずかに認められるが短絡不良はあまり生じないレベルであると評価でき、ズレ量８μｍであれば、ズレは確実に認められ、短絡不良の生じる可能性が高いレベルであると評価できる。
実装された試料の中から、ズレ量２μｍ、５μｍ、８μｍのものを選び出し、それぞれの短絡不良の有無を確認したところ、ズレ量と短絡不良発生率との関係は、下記表１に示すとおりであった。

表１の結果から明らかなとおり、従来の構造のままである比較例品では、５μｍのズレ量において３０％もの短絡不良が発生していたが、実施例品には短絡不良が発生しておらず、さらに、ズレ量が８μｍであっても、実施例品には短絡不良が発生していなかった。
上記の結果から、ズレ量がかなり大きい場合でも、短絡不良を防止できることがわかった。

以上の説明のとおり、本発明の配線回路基板を用いることによって、ジグザグ配置パターンにてファインピッチ・高密度で形成された電極を備えたチップであっても、実装時における短絡不良の発生数が大幅に減少した。

本発明による配線回路基板の一構成例を模式的に示した、要部の拡大図である。 本発明による配線回路基板の一構成例を模式的に示した図であって、図１よりも広範囲な部分を示している。図２（ａ）は基板面を見た図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ断面図である。 本発明における（Ａ）部を説明するための図である。 本発明による配線回路基板の他の構成例を模式的に示した図である。 チップ実装における帯状導体に対するチップの幅方向のズレ量を説明するための図である。 チップの接続面における電極の配置パターンを説明するための図である。 従来の配線回路基板において、ジグザグ配置パターンにて形成された電極に対応すべく、ストライプパターンにて形成された帯状導体を示す図である。 チップ実装における電極と帯状導体との短絡を示す図である。

符号の説明

１ 絶縁性基板
２ 帯状導体
３ ソルダーレジスト
Ｌ 長終端部
Ｓ 短終端部
Ｅ チップの電極

Claims (4)

1. 電子部品を実装するための配線回路基板であって、
   実装対象となる電子部品は、その接続面に、ジグザグのピークをたどる交互の配置パターンにて形成された複数の電極を有するものであり、
   当該配線回路基板には、電子部品の電極に対し個別に導体を接続し得るように、前記ジグザグの進行方向と略直交する方向に延びる帯状導体がストライプパターンをなすよう露出して形成されており、各帯状導体は、各電極に対応する位置において終端部となっており、これによってストライプパターンの終端部は、長終端部と短終端部とが交互に並んだパターンとなっており、
   少なくとも下記（Ａ）の部位が、ソルダーレジストによって覆われていることを特徴とする、配線回路基板。
   （Ａ）長終端部を持つ帯状導体のうちの長手方向の一区間部分であって、短終端部に電極を接続し、該電極を前記長終端部を持つ帯状導体上まで帯幅方向に平行移動した場合に、該電極と重なる領域を、包含する部分。
2. 各帯状導体が、接続に係る終端部だけを露出させて、全てソルダーレジストによって覆われている、請求項１記載の配線回路基板。
3. 各帯状導体およびその周囲の基板面全体が、各帯状導体の接続に係る終端部だけを露出させて、全てソルダーレジストによって覆われている、請求項１記載の配線回路基板。
4. 実装対象となる電子部品が、方形を呈する半導体素子のベアチップであって、該ベアチップの接続面の外周領域に、電極が、ジグザグのピークをたどる交互の配置パターンにて形成されている、請求項１記載の配線回路基板。

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