KR100257404B1 - 반도체 패키지 및 반도체 패키지의 입출력선 형성방법 - Google Patents

반도체 패키지 및 반도체 패키지의 입출력선 형성방법 Download PDF

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Abstract

반도체 패키지의 제조 공정에 있어서 진공 증착법을 이용하여 반도체 칩과 회로패턴층 사이의 입출력선을 형성하는 방법에 관하여 개시한다. 이 방법은, 반도체 칩과 회로패턴층 사이의 갭에 절연성 물질을 채우는 제1 단계와, 기판의 일면 상부에 상기 입출력선에 대응되는 부분만이 개구된 마스크를 설치하는 제2 단계와, 마스크의 개구부 및 비개구부에 금속막층을 형성하는 제3 단계와, 마스크를 기판으로부터 제거하는 제4 단계를 구비한다. 이와 같은 반도체 패키지의 입출력선 형성방법은 공정에 필요한 시간 및 비용을 현저히 줄일 수 있다는 이점이 있다.

Description

반도체 패키지 및 반도체 패키지의 입출력선 형성 방법
본 발명은 반도체 패키지 및 상기 반도체 패키지의 제조 공정에 있어서 진공 증착법을 이용하여 반도체 칩과 회로패턴층 사이의 입출력선을 형성하는 방법에 관한 것이다.
통상적으로 반도체 패키지는 구조나 기능에 따라 칩 온 리드(chip on lead, COL) 패키지, 리드 온 칩(lead on chip, LOC) 패키지, 비지에이(BGA) 패키지등 여러 가지 형태가 이용된다. 상술한 반도체 패키지 중에서 비지에이 패키지는 외부와의 전기적 신호전달을 위하여 복수개의 땜납볼을 구비하여서 다른 패키지에 비해서 실장밀도가 증가된 것으로서, 최근에 반도체칩이 고집적화됨에 따라 이용이 확산되고 있다.
도 1은 비지에이 반도체 패키지 중 통상적인 TPGA(tape ball grid array) 반도체 패키지(10)를 나타낸 것이다.
도면을 참조하면, 이 TPGA 반도체 패키지(10)에는 열경화성 수지, 이를테면 비티 수지로 된 기판(11)이 마련되고, 상기 기판(11)의 상부 중앙에는 접착 부재(12)에 의하여 반도체 칩(13)이 탑재된다. 상기 기판(11)의 상부에 테이프상에 회로 패턴이 형성된 회로패턴층(14)이 형성된다. 상기 반도체 칩(13)은 상기 회로 패턴층(14)과 전기적으로 연결되도록 골드 와이어(15)로 와이어 본딩된다. 상기 기판(11)의 상부에 형성된 회로패턴층(14)에는 솔더 볼(solder ball,16)이 개재되어서, 이 솔더 볼에 의하여 외부회로(미도시)와 연결된다. 그리고 상기 반도체 칩(13)과 회로 패턴층(14)의 일부에는 봉지재(17)가 봉지되어 와이어 본딩부를 보호하게 된다.
상기와 같은 구성을 가지는 TPGA 반도체 패키지를 제조하는 공정 중에서, 반도체 칩(13)과 기판(11)의 회로패턴층(14)과의 입출력선 즉 본딩 와이어(15)을 형성하기 위해서는, 소정의 본딩 장치에 의하여 금으로 된 와이어를 반도체 칩(13) 및 회로패턴층(14a)의 단자에 하나씩 연결하는 와이어 본딩법이 통상적으로 사용되었다.
그러나 상기 와이어 본딩법은 본딩시 시간과 비용이 많이 소요되고 불량률이 높을 뿐만 아니라, 와이어 본딩을 위하여 본딩되는 부분에 금도금을 하여야 하고 이에 따라 회로상 전혀 불필요한 도금선을 설계하여야 한다는 등의 문제점이 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 반도체 패키지의 고밀도 설계가 가능하도록 반도체 칩과 회로패턴 사이의 입출력선이 박막 가공된 금속막층에 의하여 만들어지도록 한 반도체 패키지 및 반도체 패키지 입출력선 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 패키지의 개략적 단면도이다.
도 2는 본 발명에 따른 반도체 패키지의 입출력선 형성전의 상태를 도시한 단면도이다.
도 3 내지 도 6은 본 발명에 따른 반도체 패키지의 입출력선 형성 방법의 제1 실시예를 순차적으로 도시한 것으로서,
도 3은 절연층 형성 단계를 도시한 것이고,
도 4는 마스크 설치 단계를 도시한 것이고,
도 5는 진공 증착 단계를 도시한 것이고,
도 6은 마스크를 제거하여 입출력선 형성이 완료된 반도체 패키지를 도시한 것이다.
도 7은 도 6의 반도체 패키지의 일부 절제 평면도이다.
도 8은 도 4의 마스크의 사시도이다.
도 9a 내지 도 9c는 본 발명에 따른 반도체 패키지의 입출력선 형성 방법의 제2 실시예를 순차적으로 도시한 것으로서,
도 9a는 포토 레지스트 도포 단계를 도시한 것이고,
도 9b는 노광 단계를 도시한 것이고,
도 9c는 에칭 단계를 도시한 것이다.
〈도면의주요부분에대한부호의설명〉
21...기판 22,,,접착제
23...반도체 칩 25...회로패턴층
23a,25a...단자 29...솔더볼
30...갭 32...절연층
40...마스크 41...개구부
45...금속막층 51...고진공부
59...봉지재 60...포토레지스트
70...패터닝 부재
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 패키지 입출력선 형성 방법은, 반도체 패키지의 기판의 일면에 각각 형성된 회로패턴층과 반도체 칩이 전기적으로 연결되도록 상기 회로패턴층의 복수개의 단자와 이에 대응하는 반도체 칩의 복수개의 단자를 상호 연결하는 복수개의 입출력선을 형성하는 것으로서, 상기 반도체 칩과 회로패턴층 사이의 갭에 절연성 물질을 채우는 제1 단계와, 상기 기판의 일면 상부에 상기 입출력선에 대응되는 부분만이 개구된 마스크를 설치하는 제2 단계와, 상기 마스크의 개구부 및 비개구부에 금속막층을 형성하는 제3 단계와, 상기 마스크를 상기 기판으로부터 제거하는 제4 단계를 구비한 것을 특징으로 한다.
그리고 상기 마스크의 개구부는 상기 복수개의 입출력선 형성부에 대응되는 위치에 형성되고, 상기 개구부의 길이는 상기 입출력선의 길이와 동일한 길이를 가지는 슬롯 형상으로 형성된 것이 바람직하다.
또한 상제 3단계에 있어서, 상기 금속막층은 진공증착법 또는 스퍼터링에 의하여 형성된 것이 바람직하다.
상기 제 3단계에 있어서, 상기 금속막층은 금으로 만들어진 것이 바람직하다.
상기 제 1단계에 있어서, 상기 절연성 물질은 플라스틱 몰드제인 것이 바람직하다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 패키지 입출력선 형성 방법은, 반도체 패키지의 기판의 일면에 형성된 회로패턴층과 반도체 칩이 전기적으로 연결되도록 상기 회로패턴층의 복수개의 단자와 이에 대응하는 상기 반도체 칩의 복수개의 단자를 상호 연결하는 복수개의 입출력선을 형성하는 것으로서, 상기 반도체 칩과 회로패턴 사이의 갭에 절연성 물질을 채우는 제1 단계와, 상기 기판 상면의 상기 입출력선에 대응되는 부분을 제외한 부분에 박막층을 형성하는 제2 단계와, 상기 박막층 및 기판의 상면에 금속막층을 형성하는 제3 단계와, 상기 박막층을 기판으로부터 제거하는 제4 단계를 구비한 것을 특징으로 한다.
그리고 상기 제2 단계는, 상기 기판의 상면에 포토 레지스트층를 도포하는 단계와, 상기 포토 레지스트층 중에서 상기 입출력선에 대응되는 부분만을 노광하는 단계와, 상기 포토 레지스트층의 노광부를 에칭하는 단계를 구비하여 된 것이 바람직하다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 패키지는, 기판의 상부에 상호 소정간격 이격 설치되고 복수개의 단자가 각각 마련된 반도체 칩 및 회로패턴층과, 상기 반도체 칩과 회로패턴층 사이의 갭에 형성된 절연층과, 상기 반도체 칩의 단자 및 이에 대응하는 상기 회로패턴층의 단자를 상호 연결하는 것으로서, 상기 2개의 단자 사이에서 각각 연장되고 상기 반도체 칩, 절연층 및 회로패턴층의 상면에 적층 형성된 복수개의 금속막층을 구비한 것을 특징으로 한다.
상기 절연층의 적층 높이가 상기 반도체 칩 및 회로패턴층보다 더 높도록 형성된 것이 바람직하다.
이하에서 첨부된 도면을 참조하면서 본 발명에 따른 반도체 패키지의 입출력선 형성 방법의 바람직한 실시예를 자세히 설명한다.
본 발명은 비지에이 반도체 패키지에 일반적으로 적용될 수 있으나. 특히 PPGA(plastic pln grid array), TBGA(tape ballgrid array)와 같은 반도체 패키지에 적합하다.
따라서 이하에서 본 발명이 TPGA 반도체 패키지에 적용된 것을 예로 들어서 설명한다.
도 2는 패키지 내부에 입출력선이 형성되기 전의 비지에이 반도체 패키지를 도시한 것이다.
도시된 바와 같이 열경화성 수지, 이를테면 비티 수지로 된 기판(21)이 마련되고, 상기 기판(21)의 상면 중앙에는 접착 부재(22)에 의하여 반도체 칩(23)이 탑재된다. 그리고 상기 기판(11)의 상면에 상기 반도체 칩(23)과 소정 간격 이격되어 테이프상에 패턴이 형성되어서 이루어진 회로패턴층(25)이 형성된다.
통상적으로 TBGA 반도체 패키지에서는, 상기 반도체 칩(23)과 회로패턴층(25)이 거의 동일 높이에 위치하는데, 이 반도체 칩(23)과 회로패턴층(25)의 상면에는 입출력선을 연결하기 위한 복수개의 단자(23a)(25a)가 각각 마련된다. 한편 반도체 칩(23)과 상부 회로패턴층(25) 사이에 갭(30)이 형성된다. 상기 갭(30)은 도 7에서 보는 바와 같이 사각형상으로 된 반도체 칩(23)의 주변을 따라 길게 연장된다.
본 실시예에 따른 입출력선 형성 공정의 제1 단계로서, 도 3에서 보는 바와 같이 상기 반도체 칩(23)과 회로패턴층(25) 사이의 갭(30)에 절연성 물질을 채워서 절연층(32)을 형성한다. 상기 절연성 물질(32)은 플라스틱 몰드 물질인 것이 바람직하다.
그 다음에 상기 기판(21)의 상부에 미세 가공된 마스크(40)를 설치한다. 상기 마스크(40)는 도 8에서 보는 바와 같이 기판(21)을 모두 가릴 수 있도록 기판(21)의 면적에 대응하는 면적을 가지고 있으며, 입출력선 형성부에 해당하는 부분에 복수개의 슬롯(41)이 형성되어서 개구부를 형성한다. 상기 슬롯(41)의 길이(X)는 입출력선의 길이 즉 반도체 칩(23)과 회로패턴층(25)의 단자(23a)(25a) 사이의 길이와 동일한 길이를 가지거나, 이보다 약간 더 길게 형성된다. 이와 같은 형상을 가진 마스크(41)를 기판(21)의 상부에 설치하면, 도 4에서 보는 바와 같이, 기판(21) 상면의 상부 회로패턴층(25)과 반도체 칩(23)의 대부분의 면적이 마스크에 의하여 가려지고, 상기 슬롯부(41)에 대응되는 부분만이 개구된다.
그 다음에 기판의 상부 즉 마스크(41)의 비개구부와 개구부(41)에 금속막층(45)을 형성한다. 이와 같은 금속막층(45)을 형성하는 방법으로서 진공증착법을 사용하는 것이 바람직하다. 이 진공 증착법은 도 5에서 보는 바와 같이, 고진공부(51)에 상기 마스크(40)가 형성된 반도체 패키지를 위치시키고, 로(52)에 증착을 요하는 금속편(53)을 넣은 다음에 전원을 가하게 된다. 따라서 상기 금속편(53)의 작은 알갱이가 고진공부(51)에 확산되어서, 상기 마스크(40)의 비개구부 상면과 개구부(즉 입출력선이 위치하는 상부 회로패턴층(25), 절연층(32) 및 반도체 칩(23)의 상면에 소정 두께로 증착됨으로써, 마스크(40)에 적층된 부분(45a)과 기판(21)에 적층된 부분(45b)을 가지는 금속막층(45)이 형성된다. 상기 진공 증착에 사용되는 금속편(53)으로서 금을 사용하는 것이 바람직하나. 알루미늄이나 구리를 사용할 수도 있다.
도시되지 않았으나, 상기 금속막층(45)을 형성하기 위하여 스퍼터링(sputtering) 방법을 사용할 수도 있다.
그 다음에 도 6 및 도 7에서 보는 바와 같이, 상기 마스크(40)를 제거하여서 반도체 칩(23)과 회로패턴층(25)의 단자(23a)(25a) 사이에 형성된 복수개의 금속막층(45b)만이 남도록 한다. 이 금속막층(45b)이 반도체 칩(23)과 회로패턴층(25) 사이의 전기적 연결을 위한 입출력선이 되어서, 도 1에 도시된 종래의 반도체 패키지(10)의 본딩 와이어(15)와 동일한 기능을 수행한다. 그리고 상기 금속막층(45b)을 보호하는 봉지재(59)를 기판의 상부에 형성하고, 회로패턴층(25)에 솔더 볼을 설치한다.
이하에서 도9a 내지 도 9c를 함께 참조하면서 본 발명에 따른 반도체 패키지의 입출력선 형성 방법의 제2 실시예를 설명한다.
본 실시예에서 TPGA 반도체 패키지에 입출력선이 형성되기 전의 상태 및 반도체 칩(23)과 회로패턴층(25) 사이의 갭(30)에 절연층(32)이 형성된 상태는 도2 및 도 3에 도시된 것과 동일하므로, 상세한 설명을 생략한다.
상기 갭(30)에 절연 물질(32)을 형성한 다음에는, 기판(21)의 상부에 소정 형상의 패턴층을 형성하여서, 반도체 패키지의 입출력선 즉 반도체 칩(23)의 단자(23a)과 회로패턴층(25)의 단자(25a) 사이에서 연장되는 부분를 제외한 부분을 상기 패턴층이 가리도록 한다.
이러한 패턴층을 형성하기 위하여 첫 번째로 도 9a에서 보는 바와 같이, 기판(21)의 상면 즉 회로패턴층(25), 반도체 칩(23) 및 절연층(32)의 상면에 소정의 두께로 포토 레지스트(60)를 도포한다.
그리고 소정의 패턴으로 미세 가공된 패터닝 부재(70)를 사용하여 상기 포토 레지스트를 소정의 패턴으로 노광한다. 도 9b에서 보는 바와 같이 이 노광 공정에 의하여 형성되는 포토 레지스트(60)의 노광부(60a)는 상기 입출력선에 대응되는 부분이 된다.
그 다음에 도 9c에서 보는 바와 같이, 에칭 공정에 의하여 포토 레지스트(60) 중에서 상기 노광부(60a)만을 제거한다. 따라서 반도체 패키지의 상면은 반도체 칩(23)의 단자와 회로패턴(25)의 단자(23a)(25a) 사이의 연장부만이 개구되고, 그 나머지 부분은 포토 레지스트의 비노광부(60b)에 의하여 가려진 상태가 된다.
이와 같이 소정의 패턴으로 포토 레지스트층(60)이 형성된 반도체 패키지의 상면에 진공 증착법 또는 스퍼터링 방법을 이용하여 금속막층(45)을 적층하는 단계는 도 5에 도시된 제1 실시예와 동일하므로, 상세한 설명을 생략한다.
그 다음에 에칭등의 방법에 의하여 상기 포토 레지스트의 비노광부(60b)를 제거하면, 도 6 및 도 7에서와 같이 반도체 패키지 상면의 입출력선 부분에 적층된 금속막층(40b)만 남게 되므로, 상기 반도체 칩(23)과 회로패턴층(25)이 전기적으로 연결된다. 이 금속막층(40b)이 반도체 칩(23)과 회로패턴층(25)의 단자(23a)(25a)를 연결하는 입출력선이 된다. 그리고 상기 금속막층을 보호하는 봉지재를 기판의 상부에 형성하고, 회로패턴층(25)의 상부에 솔더볼을 설치한다.
이와 같은 본 실시예의 포토 레지스트에 의한 패턴층 형성 방법을 사용함으로서, 입출력선을 형성하기 위한 고정밀도의 패턴층이 형성될 수 있으므로, 반도체 패키지의 입출력선의 집적도를 크게 향상시킬 수 있게 된다.
이하에서 도6 및 도7을 참조하면서 본 발명에 따른 반도체 패키지의 바람직한 실시예를 상세히 설명한다.
본 실시예의 TPGA 반도체 패키지(100)는 열경화성 수지로 된 기판(21)의 상면에 설치된 회로패턴층(25)과, 상기 기판(21)의 상면 중앙부에 접착 부재(22)에 의하여 부착된 반도체 칩(23)과, 상기 회로패턴층(25)과 반도체 칩(23) 사이의 갭에 형성된 절연층(32)과, 상기 회로패턴층(25)의 복수개의 단자(25a)와 이에 대응하는 반도체 칩(23)의 복수개의 단자(25a)를 상호 연결하는 복수개의 금속막층(45b)과, 상기 회로패턴층(26)에 소정 간격 이격되게 형성된 공간부에 개재된 솔더 볼(solder ball; 16)과, 상기 금속막층(45b)을 보호하기 위하여 상기 반도체 칩(23)과 상부 회로패턴층(25)의 일부에 형성된 봉지재(59)를 구비한다.
그리고 상기 금속막층(45b)은 진공 증착법이나 스퍼터링에 의하여 형성되어서, 상기 반도체 칩(23), 절연층(32) 및 상부 회로패턴층(25)의 상면의 2 단자(23a)(25a) 사이에 적층 형성된다. 또한 상기 금속막층(45b)이 상기 절연층(32)을 횡단하여 연장되므로, 절연층(32)의 적층 높이가 상기 반도체 칩(23) 및 상부 회로패턴층(25)과 적어도 같은 높이를 가지거나, 약간 더 높도록 하는 것이 바람직하다.
이상의 설명에서와 같이 상기와 같은 공정 및 구성을 구비한 비지에이 반도체 패키지의 입출력선 형성 방법 및 비지에이 반도체 패키지는 다음과 같은 장점을 가진다.
첫째 반도체 칩과 회로패턴층을 전기적으로 연결하기 위햐여 요구되는 수많은 입출력선을 진공 증착법에 의하여 한 번에 형성할 수 있으므로, 공정에 필요한 시간 및 비용을 현저히 줄일 수 있을 뿐만 아니라. 종래의 와이어 본딩시에 발생하는 본딩 불량을 방지할 수 있다.
둘째, 종래의 와이어 본딩시 요구되는 본딩부의 금도금 및 상기 금도금 공정에 필요한 도금선을 설계할 필요가 없으므로, 동일 크기의 기판에서 회로패턴의 고밀도 설계가 가능하다.
본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 특허 청구범위에 의해서 정해져야 할 것이다.

Claims (9)

  1. 반도체 패키지의 기판의 일면에 각각 형성된 회로패턴층과 반도체 칩이 전기적으로 연결되도록, 상기 회로패턴층의 복수개의 단자와 이에 대응하는 반도체 칩의 복수개의 단자를 상호 연결하는 복수개의 입출력선을 형성하는 것으로서,
    상기 반도체 칩과 회로패턴층 사이의 갭에 절연성 물질을 채우는 제1 단계와,
    상기 기판의 일면 상부에 상기 입출력선에 대응되는 부분만이 개구된 마스크를 설치하는 제2 단계와,
    상기 마스크의 개구부 및 비개구부에 금속막층을 형성하는 제3 단계와,
    상기 마스크를 상기 기판으로부터 제거하는 제4 단계를 구비한 것을 특징으로 하는 반도체 패키지의 입출력선 형성 방법.
  2. 제1 항에 있어서,
    상기 마스크의 개구부는 상기 복수개의 입출력선 형성부에 대응되는 위치에 형성되고,
    상기 개구부의 길이는 상기 입출력선의 길이와 동일한 길이를 가지는 슬롯 형상으로 형성된 것을 특징으로 하는 반도체 패키지의 입출력선 형성 방법.
  3. 제 1항에 있어서,
    상기 제 3단계에 있어서,
    상기 금속막층은 진공증착법 또는 스퍼터링 방법에 의하여 형성된 것을 특징으로 하는 반도체 패키지의 입출력선 형성 방법.
  4. 제 1항에 있어서,
    상기 제 3단계에 있어서,
    상기 금속막층은 금으로 만들어진 것을 특징으로 반도체 패키지의 입출력선 형성 방법.
  5. 제 1항에 있어서,
    상기 제 1단계에 있어서,
    상기 절연성 물질은 플라스틱 몰드제인 것을 특징으로 반도체 패키지의 입출력선 형성 방법.
  6. 반도체 패키지의 기판의 일면에 각각 형성된 회로패턴층과 반도체 칩이 전기적으로 연결되도록, 상기 회로패턴층의 복수개의 단자와 이에 대응하는 상기 반도체 칩의 복수개의 단자를 상호 연결하는 복수개의 입출력선을 형성하는 것으로서,
    상기 반도체 칩과 회로패턴 사이의 갭에 절연성 물질을 채우는 제1 단계와,
    상기 기판 상면의 상기 입출력선에 대응되는 부분을 제외한 부분에 박막층을 형성하는 제2 단계와,
    상기 박막층 및 기판의 상면에 금속막층을 형성하는 제3 단계와,
    상기 박막층을 기판으로부터 제거하는 제4 단계를 구비한 것을 특징으로 하는 반도체 패키지의 입출력선 형성 방법.
  7. 제 6항에 있어서,
    상기 제2 단계는,
    상기 기판의 상면에 포토 레지스트층를 도포하는 단계와,
    상기 포토 레지스트층 중에서 상기 입출력선에 대응되는 부분만을 노광하는 단계와,
    상기 포토 레지스트층의 노광부를 에칭하는 단계를 구비하여 된 것을 특징으로 하는 반도체 패키지의 입출력선 형성방법.
  8. 기판의 상부에 상호 소정간격 이격 설치되고 복수개의 단자가 각각 마련된 반도체 칩 및 회로패턴층과,
    상기 반도체 칩과 회로패턴층 사이의 갭에 형성된 절연층과,
    상기 반도체 칩의 단자 및 이에 대응하는 상기 회로패턴층의 단자를 상호 연결하는 것으로서, 상기 2개의 단자 사이에서 각각 연장되고 상기 반도체 칩, 절연층 및 회로패턴층의 상면에 적층 형성된 복수개의 금속막층을 구비한 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 절연층의 적층 높이가 상기 반도체 칩 및 회로패턴층보다 더 높도록 형성된 것을 특징으로 하는 반도체 패키지.
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