JP3336859B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L2224/73201—Location after the connecting process on the same surface
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の集積回
路部を保護し、かつ外部装置と半導体素子の電気的接続
を安定に確保し、さらにもっとも高密度な実装を可能と
した半導体装置に関するものである。本発明の半導体装
置により、情報通信機器、事務用電子機器、家庭用電子
機器、測定装置、組み立てロボット等の産業用電子機
器、医療用電子機器、電子玩具等の小型化を容易にする
ものである。
路部を保護し、かつ外部装置と半導体素子の電気的接続
を安定に確保し、さらにもっとも高密度な実装を可能と
した半導体装置に関するものである。本発明の半導体装
置により、情報通信機器、事務用電子機器、家庭用電子
機器、測定装置、組み立てロボット等の産業用電子機
器、医療用電子機器、電子玩具等の小型化を容易にする
ものである。
【０００２】
【従来の技術】以下、従来の半導体装置として、ＣＳＰ
（チップスケールパッケージ）と称される半導体装置に
ついて図面を参照しながら説明する。図５は従来のＣＳ
Ｐと称される半導体装置を示す図である。図５（ａ）は
平面図、（ｂ）は底面図、（ｃ）は図５（ａ）のＡ１−
Ａ２間の断面図である。図５を参照しながら従来のＣＳ
Ｐの構成について説明する。
（チップスケールパッケージ）と称される半導体装置に
ついて図面を参照しながら説明する。図５は従来のＣＳ
Ｐと称される半導体装置を示す図である。図５（ａ）は
平面図、（ｂ）は底面図、（ｃ）は図５（ａ）のＡ１−
Ａ２間の断面図である。図５を参照しながら従来のＣＳ
Ｐの構成について説明する。
【０００３】図示するように、半導体素子１は、半導体
キャリア２にフェイスダウンで搭載され、金属突起３と
導電性の接続材料４により電気的に接続されている。さ
らに、半導体素子１と半導体キャリア２との隙間は封止
樹脂５により充填されている。また、半導体キャリア２
の表面電極６はビア７と内装パターン８により裏面電極
９と電気的に接続されているものである。
キャリア２にフェイスダウンで搭載され、金属突起３と
導電性の接続材料４により電気的に接続されている。さ
らに、半導体素子１と半導体キャリア２との隙間は封止
樹脂５により充填されている。また、半導体キャリア２
の表面電極６はビア７と内装パターン８により裏面電極
９と電気的に接続されているものである。
【０００４】図５のように、従来のＣＳＰは搭載する半
導体素子１に比べて半導体キャリア２が大きくなってい
る。これは、マイコン等の外部電極端子数が多い半導体
素子を中心にＣＳＰを導入したため、キャリア底面の外
部端子数を十分に確保するためと、ＣＳＰ製造の封止工
程において樹脂を半導体素子と半導体キャリアとの隙間
に浸透させるために必要な樹脂の塗布エリアを半導体素
子の存在しない半導体キャリアの周辺部にもたせていた
からである。これらのことから、場合によっては半導体
キャリアの大きさが搭載する半導体素子の２倍程度の大
きさになることも十分考えられる。
導体素子１に比べて半導体キャリア２が大きくなってい
る。これは、マイコン等の外部電極端子数が多い半導体
素子を中心にＣＳＰを導入したため、キャリア底面の外
部端子数を十分に確保するためと、ＣＳＰ製造の封止工
程において樹脂を半導体素子と半導体キャリアとの隙間
に浸透させるために必要な樹脂の塗布エリアを半導体素
子の存在しない半導体キャリアの周辺部にもたせていた
からである。これらのことから、場合によっては半導体
キャリアの大きさが搭載する半導体素子の２倍程度の大
きさになることも十分考えられる。
【０００５】また、半導体素子をＣＳＰ化する際に、フ
リップチップ（ＦＣ）実装と称する極めて高度な実装技
術を用いており、ＦＣ実装を行なうための他材料への制
限と工程数の多さによりかなり製造コストが高価なもの
になっている。
リップチップ（ＦＣ）実装と称する極めて高度な実装技
術を用いており、ＦＣ実装を行なうための他材料への制
限と工程数の多さによりかなり製造コストが高価なもの
になっている。
【０００６】
【発明が解決しようとする課題】従来のＣＳＰにおいて
はピン数の特に多いもの、あるいはウエハ状態で半導体
素子の入手ができないものについては、工法的にもコス
ト的にも十分であるが、ピン数の少ないＤＲＡＭや汎用
マイコンなどはＱＦＰ（ＴＳＯＰ）に対し、かなりコス
ト高になるとともに、小型化のメリットもそれほど大き
くなくなってしまう。
はピン数の特に多いもの、あるいはウエハ状態で半導体
素子の入手ができないものについては、工法的にもコス
ト的にも十分であるが、ピン数の少ないＤＲＡＭや汎用
マイコンなどはＱＦＰ（ＴＳＯＰ）に対し、かなりコス
ト高になるとともに、小型化のメリットもそれほど大き
くなくなってしまう。
【０００７】本発明は、特にチップスケールパッケージ
（ＣＳＰ）と称される半導体装置において、コスト低減
を実現するための半導体装置およびその製造方法を提供
することを目的とする。
（ＣＳＰ）と称される半導体装置において、コスト低減
を実現するための半導体装置およびその製造方法を提供
することを目的とする。
【０００８】
【課題を解決するための手段】前述した課題を解決する
ため本発明における半導体装置は、以下のような特徴を
有している。すなわち、半導体素子表面のパシベーショ
ン膜上に前記半導体素子の電極部に相当する位置が開口
した樹脂膜を有し、前記電極上にバリアメタルを有し、
前記樹脂膜上に前記バリアメタルから配線される金属配
線を有し、さらに前記金属配線上と前記樹脂膜上に前記
金属配線の一部分に開口部を有する保護膜を有するもの
である。
ため本発明における半導体装置は、以下のような特徴を
有している。すなわち、半導体素子表面のパシベーショ
ン膜上に前記半導体素子の電極部に相当する位置が開口
した樹脂膜を有し、前記電極上にバリアメタルを有し、
前記樹脂膜上に前記バリアメタルから配線される金属配
線を有し、さらに前記金属配線上と前記樹脂膜上に前記
金属配線の一部分に開口部を有する保護膜を有するもの
である。
【０００９】また製造方法においては、半導体素子の電
極上にバリアメタルを形成する工程と、前記半導体素子
のパシベーション膜上に前記半導体素子の電極部に相当
する位置が開口するように樹脂膜を形成する工程と、前
記樹脂膜上に前記バリアメタルと接続する金属配線を形
成する工程と、前記金属配線上と前記樹脂膜上に前記金
属配線上の一部に開口部を有する保護膜を形成する工程
とからなるものである。
極上にバリアメタルを形成する工程と、前記半導体素子
のパシベーション膜上に前記半導体素子の電極部に相当
する位置が開口するように樹脂膜を形成する工程と、前
記樹脂膜上に前記バリアメタルと接続する金属配線を形
成する工程と、前記金属配線上と前記樹脂膜上に前記金
属配線上の一部に開口部を有する保護膜を形成する工程
とからなるものである。
【００１０】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１１】第１の実施形態として、ＬＯＣ（リード・
オン・チップ）タイプのＤＲＡＭ素子をＣＳＰ（以下Ｓ
−ＣＳＰと称す。）構造にした場合の半導体装置につい
て説明する。
オン・チップ）タイプのＤＲＡＭ素子をＣＳＰ（以下Ｓ
−ＣＳＰと称す。）構造にした場合の半導体装置につい
て説明する。
【００１２】図１（ａ）はＳ−ＣＳＰの平面図、図１
（ｂ），図１（ｃ）はそれぞれ図１（ａ）のＡ−Ａ１部
の断面図、Ｂ−Ｂ１部の断面図である。以下、これらの
図により、Ｓ−ＣＳＰの構造を説明する。
（ｂ），図１（ｃ）はそれぞれ図１（ａ）のＡ−Ａ１部
の断面図、Ｂ−Ｂ１部の断面図である。以下、これらの
図により、Ｓ−ＣＳＰの構造を説明する。
【００１３】図１（ａ）〜図１（ｂ）に示すように、本
実施形態の半導体装置は、素子外部との電気的な接続は
保護膜１０の開口部であるパッケージ電極１１で行な
い、必要であればハンダボール等をパッケージ電極１１
に付けるものである。半導体素子１２の電極１３から引
き出される金属配線１４はパシベーション膜１５上に形
成された樹脂層１６上に形成され、この金属配線１４に
より半導体素子１２の電極１３とパッケージ電極１１と
が電気的に引き回されるものである。また、パシベーシ
ョン膜１５上に形成される樹脂層１６により、Ｓ−ＣＳ
Ｐが搭載される実装基板と半導体素子のＳｉとの熱膨脹
差によって生じる応力を緩和する。なお、１７は、半導
体素子１２の電極１３上のバリアメタルであり、１８
は、第２の金属膜である。
実施形態の半導体装置は、素子外部との電気的な接続は
保護膜１０の開口部であるパッケージ電極１１で行な
い、必要であればハンダボール等をパッケージ電極１１
に付けるものである。半導体素子１２の電極１３から引
き出される金属配線１４はパシベーション膜１５上に形
成された樹脂層１６上に形成され、この金属配線１４に
より半導体素子１２の電極１３とパッケージ電極１１と
が電気的に引き回されるものである。また、パシベーシ
ョン膜１５上に形成される樹脂層１６により、Ｓ−ＣＳ
Ｐが搭載される実装基板と半導体素子のＳｉとの熱膨脹
差によって生じる応力を緩和する。なお、１７は、半導
体素子１２の電極１３上のバリアメタルであり、１８
は、第２の金属膜である。
【００１４】次に、図２の（ａ）〜（ｇ）を参照して、
Ｓ−ＣＳＰの製造方法について説明する。
Ｓ−ＣＳＰの製造方法について説明する。
【００１５】まず図２（ａ）に示すように、半導体素子
１２の電極１３上にバリアメタル１７を形成し、パシベ
ーション膜１５を形成する。
１２の電極１３上にバリアメタル１７を形成し、パシベ
ーション膜１５を形成する。
【００１６】次に図２（ｂ）に示すように、感光性ポリ
イミド樹脂を用いて、樹脂層１６を形成し、仮硬化させ
る。
イミド樹脂を用いて、樹脂層１６を形成し、仮硬化させ
る。
【００１７】そして図２（ｃ）に示すように、半導体素
子１２の電極１３（バリアメタル１７）の部分が開口す
るように露光および現像を行ない、樹脂層１６の本硬化
を行なう。
子１２の電極１３（バリアメタル１７）の部分が開口す
るように露光および現像を行ない、樹脂層１６の本硬化
を行なう。
【００１８】次に図２（ｄ）に示すように、バリアメタ
ル１７と樹脂層１６とを形成した半導体素子１２上に蒸
着法を用いて金属膜を形成し、金属配線１４を形成す
る。
ル１７と樹脂層１６とを形成した半導体素子１２上に蒸
着法を用いて金属膜を形成し、金属配線１４を形成す
る。
【００１９】そして図２（ｅ）に示すように、エッチン
グにより、所望の領域以外の金属配線１４を取り除く。
グにより、所望の領域以外の金属配線１４を取り除く。
【００２０】そして図２（ｆ）に示すように、樹脂層１
６上に形成した金属配線１４に無電解めっき法を用いて
さらに金属膜１８を積層する。
６上に形成した金属配線１４に無電解めっき法を用いて
さらに金属膜１８を積層する。
【００２１】最後に図２（ｇ）に示すように、先に形成
した樹脂層１６と同様な方法で第２の樹脂層を形成し、
これを保護膜１０とする。
した樹脂層１６と同様な方法で第２の樹脂層を形成し、
これを保護膜１０とする。
【００２２】以上のようにして、本実施形態の半導体装
置を製造することができる。次に第２の実施形態とし
て、バリアメタルなしのＳ−ＣＳＰの構造を図３に示
す。図３（ａ）はＳ−ＣＳＰの平面図、図３（ｂ），図
３（ｃ）はそれぞれ図３（ａ）のＡ−Ａ１部の断面図、
Ｂ−Ｂ１部の断面図である。以下、これらの図により、
Ｓ−ＣＳＰの構造を説明する。
置を製造することができる。次に第２の実施形態とし
て、バリアメタルなしのＳ−ＣＳＰの構造を図３に示
す。図３（ａ）はＳ−ＣＳＰの平面図、図３（ｂ），図
３（ｃ）はそれぞれ図３（ａ）のＡ−Ａ１部の断面図、
Ｂ−Ｂ１部の断面図である。以下、これらの図により、
Ｓ−ＣＳＰの構造を説明する。
【００２３】図示するように、第２の実施形態に示す半
導体装置は、素子外部との電気的な接続は保護膜１０の
開口部であるパッケージ電極１１で行ない、必要であれ
ばハンダボール等をパッケージ電極１１に付けるもので
ある。半導体素子１２の電極１３から引き出される金属
配線１４はパシベーション膜１５上に形成された樹脂層
１６の上に形成され、この金属配線１４により半導体素
子１２の電極１３とパッケージ電極１１とが電気的に引
き回される。また、パシベーション膜１５上に形成され
る樹脂層１６により、Ｓ−ＣＳＰが搭載される実装基板
と半導体素子のＳｉとの熱膨脹差によって生じる応力を
緩和する。
導体装置は、素子外部との電気的な接続は保護膜１０の
開口部であるパッケージ電極１１で行ない、必要であれ
ばハンダボール等をパッケージ電極１１に付けるもので
ある。半導体素子１２の電極１３から引き出される金属
配線１４はパシベーション膜１５上に形成された樹脂層
１６の上に形成され、この金属配線１４により半導体素
子１２の電極１３とパッケージ電極１１とが電気的に引
き回される。また、パシベーション膜１５上に形成され
る樹脂層１６により、Ｓ−ＣＳＰが搭載される実装基板
と半導体素子のＳｉとの熱膨脹差によって生じる応力を
緩和する。
【００２４】本実施形態では、前記第１の実施形態にお
いて、ポリイミド樹脂膜のような樹脂層の形成前には、
電極上にバリアメタルが存在しない構造であり、バリア
メタル形成分の工程を省くことができ、より低コストで
Ｓ−ＣＳＰの生産を行なうことができる。
いて、ポリイミド樹脂膜のような樹脂層の形成前には、
電極上にバリアメタルが存在しない構造であり、バリア
メタル形成分の工程を省くことができ、より低コストで
Ｓ−ＣＳＰの生産を行なうことができる。
【００２５】次に図４を参照しながら、第２の実施形態
で示した構造のＳ−ＣＳＰの製造方法を説明する。
で示した構造のＳ−ＣＳＰの製造方法を説明する。
【００２６】まず、図４（ａ）に示すように、拡散工程
を終えた通常の半導体ウエハ上の半導体素子１２上のパ
シベーション膜１５上に感光性のポリイミド樹脂をスピ
ンコートし、樹脂層１６を形成して仮硬化させる。
を終えた通常の半導体ウエハ上の半導体素子１２上のパ
シベーション膜１５上に感光性のポリイミド樹脂をスピ
ンコートし、樹脂層１６を形成して仮硬化させる。
【００２７】次に図４（ｂ）に示すように、半導体素子
１２の電極１３部が開口部になるように露光および現像
を行ない、樹脂層１６の本硬化を行なう。
１２の電極１３部が開口部になるように露光および現像
を行ない、樹脂層１６の本硬化を行なう。
【００２８】次に図４（ｃ）に示すように、樹脂層１６
を形成した半導体素子１２に対して、Ｏ2アッシャー１
９を施し、半導体素子１２の電極１３表層に形成された
酸化膜（図示せず）を除去する。
を形成した半導体素子１２に対して、Ｏ2アッシャー１
９を施し、半導体素子１２の電極１３表層に形成された
酸化膜（図示せず）を除去する。
【００２９】そして図４（ｄ）に示すように、電極１３
表層に酸化膜が形成されないうちに、蒸着法等により半
導体素子１２上の樹脂層１６上に金属配線１４を形成す
る。
表層に酸化膜が形成されないうちに、蒸着法等により半
導体素子１２上の樹脂層１６上に金属配線１４を形成す
る。
【００３０】そして図４（ｅ）に示すように、半導体素
子１２の電極１３から引き回される金属配線１４とパッ
ケージ電極になる部分を除いて、エッチングにより金属
配線１４を除去する。
子１２の電極１３から引き回される金属配線１４とパッ
ケージ電極になる部分を除いて、エッチングにより金属
配線１４を除去する。
【００３１】次に図４（ｆ）に示すように、無電解めっ
き法により残った金属配線１４部分に、メッキ法により
第２の金属膜１８を積層させる。
き法により残った金属配線１４部分に、メッキ法により
第２の金属膜１８を積層させる。
【００３２】最後に図４（ｇ）に示すように、パッケー
ジ電極１１部が開口部になるようにエポキシ樹脂膜を形
成し、保護膜１０を形成する。
ジ電極１１部が開口部になるようにエポキシ樹脂膜を形
成し、保護膜１０を形成する。
【００３３】以上のようにして、本実施形態の半導体装
置を製造することができる。
置を製造することができる。
【００３４】
【発明の効果】以上、本発明によりピン数の少ないＤＲ
ＡＭや汎用マイコン等の半導体素子がより高密度に実装
できるようになる。また、Ｓ−ＣＳＰ化するための加工
をウエハ単位で一括して行なうので低コストで供給する
ことができる。またパッケージ電極の下に熱膨脹率の大
きい樹脂層を形成するために、実装時の熱膨脹差によっ
て生じる応力を緩和することができ、信頼性上優れた半
導体装置を実現することができる。
ＡＭや汎用マイコン等の半導体素子がより高密度に実装
できるようになる。また、Ｓ−ＣＳＰ化するための加工
をウエハ単位で一括して行なうので低コストで供給する
ことができる。またパッケージ電極の下に熱膨脹率の大
きい樹脂層を形成するために、実装時の熱膨脹差によっ
て生じる応力を緩和することができ、信頼性上優れた半
導体装置を実現することができる。
【図１】本発明の一実施形態の半導体装置を示す図
【図２】本発明の一実施形態の半導体装置の製造方法を
示す図
示す図
【図３】本発明の一実施形態の半導体装置を示す図
【図４】本発明の一実施形態の半導体装置の製造方法を
示す図
示す図
【図５】従来の半導体装置を示す図
１ 半導体素子 ２ 半導体キャリア ３ 金属突起 ４ 接続材料 ５ 封止樹脂 ６ 表面電極 ７ ビア ８ 内装パターン ９ 裏面電極 １０ 保護膜 １１ パッケージ電極 １２ 半導体素子 １３ 電極 １４ 金属配線 １５ パシベーション膜 １６ 樹脂層 １７ バリアメタル １８ 金属膜 １９ Ｏ2アッシャー
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 501
Claims (3)
- 【請求項１】 半導体素子の電極上にバリアメタルを有
し、前記半導体素子の表面のパシベーション膜上に前記
半導体素子の電極部に相当する位置が開口した樹脂膜を
有し、前記樹脂膜上に前記バリアメタルから配線される
金属配線を有し、さらに前記金属配線上と前記樹脂膜上
に前記金属配線の一部分に開口部を有する保護膜を有す
ることを特徴とする半導体装置。 - 【請求項２】 半導体素子の電極上にバリアメタルを形
成する工程と、前記半導体素子のパシベーション膜上に
前記半導体素子の電極部に相当する位置が開口するよう
に樹脂膜を形成する工程と、前記樹脂膜上に前記バリア
メタルと接続する金属配線を形成する工程と、前記金属
配線上と前記樹脂膜上に前記金属配線上の一部に開口部
を有する保護膜を形成する工程とからなることを特徴と
する半導体装置の製造方法。 - 【請求項３】 半導体素子のパシベーション膜上に前記
半導体素子の電極部が開口部になるように樹脂膜を形成
する工程と、前記樹脂膜と前記電極の表層の一部をＯ2
プラズマにて削り取る工程と、前記樹脂膜上に前記電極
と接続する金属配線を形成する工程と、前記金属配線上
と前記樹脂膜上に前記金属配線上の一部に開口部を有す
る保護膜を形成する工程とからなることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13465496A JP3336859B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13465496A JP3336859B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体装置およびその製造方法 |
Publications (2)
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