KR100401355B1 - 회로기판 - Google Patents

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KR100401355B1
KR100401355B1 KR10-2001-0003591A KR20010003591A KR100401355B1 KR 100401355 B1 KR100401355 B1 KR 100401355B1 KR 20010003591 A KR20010003591 A KR 20010003591A KR 100401355 B1 KR100401355 B1 KR 100401355B1
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엔이씨 일렉트로닉스 코포레이션
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Abstract

본 발명은 패키징 랭크(packaging rank)가 높고 온도 사이클 테스트를 충족시키고 제조비용의 저렴화 및 소형화라는 요구를 충족하는 회로기판을 제공함을 목적으로 하는 것으로서 베이스 부재(12)와, 상기 베이스 부재(12)의 일 부분상에 형성된 배선층(13)과, 상기 베이스 부재(12)의 거의 잔존하는 일 부분상에 형성되어 있으면서 상기 배선층(13)의 엣지에 인접한 하나의 엣지를 포함하는 전기적인 부유 도전층(14)과, 상기 배선층(13)의 일 부분 및 상기 전기적인 부유 도전층(14)의 전체 표면을 덮으면서 상기 배선층(13)의 엣지와 상기 전기적인 부유 도전층(14)의 엣지 사이의 틈을 채우는 절연층(15)을 포함하는 회로기판(11)이 제공되어 있다. 본 발명에 따르면, 베이스 부재(12)의 거의 모든 표면은 거의 단일한 평면상에 서로 평행하게 배치된 배선층(13)과 부유 도전층(14)에 의해 덮혀 있다. 상기 회로기판에서, 수분은 외부에 노출된 부분을 통해 절연층(15)의 뒷면으로 침투하지 않아 패키징 랭크를 개선한다.

Description

회로기판{CIRCUIT BOARD}
본 발명은 랜드 그리드 어레이(land grid array : 이하 LGA라고 한다) 및 볼 그리드 어레이(ball grid array : 이하 BGA라고 한다)를 구비하는 반도체장치에 적합하게 사용되는 회로기판에 관한 것이다.
최근에 보다 소형의 반도체 패키지를 제조하기 위해 고집적화된 회로기판이 요구되고 있다.
전술한 요구를 충족하는 회로기판은 절연층 사이에 복수의 배선층을 상부에 적층한 베이스부재를 일반적으로 포함하고 있다. 상기 베이스부재는 그 각각의 상부에 제1 및 제2 배선층을 포함하고 상기 배선층들은 베이스 부재에 형성된 비아홀을 통해 서로 접속되어 있다.
상기와 같은 회로기판에서, 절연층의 거의 대부분은 외부에 노출되어 있다. 상기 회로기판이 높은 습도의 분위기에 노출되는 경우에 습기는 외부에 노출된 부분을 통해 절연막의 뒷면으로 침입한다.
상기 제1 배선층 및 제2 배선층이 열팽창계수가 다른 도전재료에 의해 형성되는 경우에 급속한 온도 변화의 발생시의 휘어짐에 의해 회로기판에서 크랙이 발생될 수 있다.
전술한 문제점은 패키징 랭크가 낮고 온도 사이클 테스트의 실패와 같은 신뢰성의 떨어짐을 초래한다. 전술한 문제점을 억제하기위해 배선층 및 절연층은 열팽창율이 거의 동일한 재료에 의해 형성되거나 각각의 배선층의 두께가 증가되도록설정되는 것이 제시되고 있다.
그러나, 회로기판의 제조시에 특정 재료를 선택하는 것은 복잡하고 제조 비용을 상승시킨다. 또한, 두께가 증가되면 전체 회로기판이 크게 되어 소형화라는 최근의 요구를 충족하지 못한다.
일본국 특개평 6(1994)-69212호 공보는 절연막을 사이에 두고 배선용 도전막을 덮는 더미용 도전막을 포함하는 회로기판을 기술하고 있다. 일본국 특개평 7(1995)-154039호 공보는 반경이 1mm인 원보다 큰 소정의 영역을 갖는 절연영역에 형성된 더미 도전막 패턴을 포함하는 회로기판을 개시하고 있다. 일본국 특개평 10(1998)-341077호 공보는 절연막을 사이에 두고 비아 홀의 개구를 덮는 더미용 도전층을 포함하는 회로기판을 개시하고 있다. 전술한 공보 각각은 크랙 발생의 억제를 기술하고 있지만 절연층의 뒷면으로의 수분의 침투를 극복하는 방법에 대해서는 기술이 되어 있지 않다.
일본국 특개평 11(1999)-154679호 공보는 비아 홀의 주변에 더미 비아 홀을 포함하는 회로기판을 기술하고 있다. 일본국 특개평 11(1999)-260962호 공보는 도전성 배선으로부터 돌출한 더미 배선을 포함하는 회로기판을 기술하고 있다. 상기 공보 각각은 응력을 분산하여 비아 홀의 저면에서 막 박리의 방지에 관한 것 및 절연막의 강성을 높여 열 변형량의 증가를 억제하는것 에 관한 것은 기술하고 있지만 상기 공보는 모두 절술한 공보와 같이 절연층의 뒷면으로 수분이 침투하는 것을 극복하는 방법에 관하여는 기술하고 있지 않다.
본 발명은 전술한 문제점을 감안하여 이루어진 것으로서 패키징 랭크가 높고온도 사이클 테스트를 충족시키고 제조비용의 저렴화 및 소형화라는 요구를 충족하는 회로기판을 제공함을 목적으로 하고 있다.
따라서, 본 발명은 베이스 부재와, 상기 베이스 부재의 일 부분상에 형성된 배선층과, 상기 베이스 부재의 거의 잔존하는 일 부분상에 형성되어 있으면서 상기 배선층의 엣지에 인접한 하나의 엣지를 포함하는 전기적인 부유 도전층과, 상기 배선층의 일 부분 및 상기 전기적인 부유 도전층의 전체 표면을 덮으면서 상기 배선층의 엣지와 상기 전기적인 부유 도전층의 엣지 사이의 틈을 채우는 절연층을 포함하는 회로기판을 제공한다.
본 발명에 따르면, 베이스 소자의 거의 모든 표면은 거의 단일한 평면상에 서로 평행하게 배치된 부유 도전층과 배선층에 의해 덮혀 있다.
따라서, 부유 도전층이 있기 때문에 외부에 노출된 부분을 통해 습기가 절연층의 뒷쪽 표면으로 침투하지 않음에 따라 따라 패키징 랭크가 높고 제조 비용이 낮은 회로기판을 제공한다.
또한, 부유 도전층이 있기 때문에, 배선층의 두께는 감소되어 두께가 감소된 회로기판을 제공함으로써 소형화라는 요구를 충족시킨다.
본 발명의 전술한 목적, 다른 목적, 특징 및 장점은 이하의 기술로부터 자명해질 것이다.
도 1은 본 발명의 제1 실시예에 따른 회로기판을 도시하는 수직 단면도.
도 2는 도 1의 회로기판을 도시하는 평면도.
도 3은 도 1의 회로기판을 도시하는 저면도.
도 4는 배선층과 부유 도전층이 형성된 후 도 1의 회로기판을 도시하는 평면도.
도 5는 도 4의 회로기판을 포시하는 저면도.
도 6은 배선층과 부유 도전층이 형성된 후 제2 실시예에 따른 회로기판을 도시하는 평면도.
도 7은 배선층과 부유 도전층이 형성된 후 제3 실시예에 따른 회로기판을 도시하는 평면도.
도 8은 제4 실시예에 따른 회로기판을 도시하는 수직 단면도.
도 9는 제5 실시예에 따른 회로기판을 도시하는 수직 단면도.
이하, 본 발명은 첨부된 도면을 참조하여 보다 상세히 기술될 것이다.
도 1 내지 도 5에 도시된 바와 같이, 제1 실시예에 따른 회로기판(11)(2층 배선구조)은 베이스(코어)소자(12)의 양쪽 표면상에 적층된 배선층(13), 부유 도전층(전기적인 부유 도전층)(14) 및 절연층(15)을 포함한다.
베이스 부재(12)는 다수의 관통구멍(12a)을 갖는 예컨대 엑폭시계 수지로 이루어진 절연판에 의해 형성된다. 관통구멍(12a)의 내부 표면은 촉매를 이용하여 금속과 같은 재료로 도금되어 비아 홀(16)을 형성한다.
배선층(13)은 베이스 부재(12)의 양쪽 표면상에 형성된 상부 배선층(17)과 하부 배선층(18)을 포함하고 상기 상부 및 하부 배선층(17, 18)의 일부분은 외부에 노출된다.
배선층(13)의 표면은 수지 또는 솔더 레지스트와 배선층(13) 사이의 밀착성을 높이기 위해 화학적으로 처리(표면을 거칠게 함)가 실행된다.
상부 배선층(17)은 IC 패드(도시되지 않음)에 본딩와이어(도시되지 않음)를 통해 접속되고 도 4에 도시된 바와 같이 폭이 넓은 배선 패턴을 사용하여 형성되며, 패턴의 폭은 제품의 허용범위 내에서 될 수 있는 한 넓게 패터닝된다. 따라서, 베이스 부재(12)의 상부 표면의 비교적 넓은 표면 영역은 상부 배선층(17)으로 덮히게 된다.
하부 배선층(18)은 시스템 서킷 보도(도시되지 않음)에 솔더링 되어 비아 홀(16)에 접속된다. 하부 배선층(18)의 부피는 상부 배선층(17)의 부피와 동일하게 설정되고 그에 따라 베이스 부재(12)의 휘어짐에 기인한 스트레스의 발생을 억제한다.
부유 도전층을 포함하는 양 배선층(17, 18)(부유 도전층)의 표면적이 서로다른 경우에 상기 배선층의 양쪽의 부피가 동일하도록 상기 배선층의 두께는 조정된다.
예컨대 상부 배선층(17) 및 하부 배선층(18)의 층 면적이 각각 1cm2및 0.8cm2라고 가정되는 경우에 상부 배선층(17) 및 하부 배선층(18)의 두께(t1 및 t2)는 1 ×t1 = 0.8 ×t2의 등식이 만족되도록 설정된다. 그에 따라, 패키지 제조단계에서 발생되고 반송에 영향을 끼치는 회로기판(베이스부재)(1)의 휘어짐은 억제될 수 있고 층 면적이 큰 배선층(17)에서 발생되는 뒤틀림 응력이 감소될 수 있다. 따라서, 회로보드(11)는 패키징 랭크가 높고 온도사이클 테스트를 만족하게 제조되어 양산성 및 신뢰성이 개선될 수 있다.
이와 같이, 4층 배선구조를 갖는 회로기판의 패키징 랭크가 측정되었고 회로기판은 온도사이클 테스트(-65℃ 내지 150℃)가 시행되었다. JEDEC에 의해 정의된 본 회로기판의 패키징 랭크는 "레벨 3"이었고 종래의 회로기판은 "레벨 5"이었다. 상기 회로기판에 의해 지속된 사이클의 수는 500이고 종래의 회로기판의 지속된 사이클의 수는 100이하였다.
부유 도전층(14)은 베이스 부재(12)의 각각의 표면상에 형성된 상부 부유 도전층(20)과 하부 부유 도전층(21)을 포함한다. 부유 도전층(14)의 표면에는 수지 또는 솔더 레지스트 사이의 밀착성을 높이기 위해 케미컬 처리(표면 거칠기 처리)가 실행된다.
부유 도전층(20, 21)이 상부 배선층(17)과 하부 배선층(18)의 두께에 직각인방향으로 소정의 간격을 두고 넓어지는 공간영역을 메우도록 상부 부유 도전층(20) 및 하부 부유 도전층(21)은 베이스 부재(12)와 절연층(15) 사이에 각각 배치된다. 따라서, 부유 도전층(20, 21)은 상부 배선층(17)과 하부 배선층(18)에 단락과 같은 악영향을 끼치지 않고 베이스 부재(12)의 거의 모든 표면을 덮는다. 상부 부유 도전층(20)과 상부 배선층(17)은 단일 평면상에 서로 평행하게 배치되고 하부 부유 도전층(21)과 하부 배선층(18)은 단일 평면상에 서로 평행하게 배치된다.
절연층(15)은 상부 절연층(15a)(예컨대, 솔더레지스트) 및 하부 절연층(15b)(예컨대, 솔더 마스크)을 포함하고, 상기 상부 절연층(15a) 및 하부 절연층(15b) 각각은 노출된 부분 이외의 상부 배선층(17)과 상부 부유 도전층(20), 및 하부 배선층(18)과 하부 부유 도전층(21)을 덮는다.
개구(22)는 상부 절연층(15a)상에 형성되고 레지스트 마스크(23)는 상향의 돌출 형상으로 개구(22)의 주변상에 형성된다.
또한, 다이 마운팅(die-mounting)을 위해 사용되는 재료는 Ag가 도포된 재료 및 테이프 형상의 재료를 포함한다. 상기 Ag가 도포된 재료가 사용되는 경우에는 레지스트 마스크(23)는 두께를 증가시키기 위하거나 본딩 패드(상부 배선층(17)의 노출부)와 다이 사이의 거리를 증가시키기 위해서 2회 도포되어 Ag가 도포된 재료의 누출(스며나옴)에 기인한 단락을 방지하기 위해 충분해 진다다.
랜드 본딩용의 개구(24)는 하부 절연층(15b)상에 형성된다.
상기와 같이 제조된 회로기판(11)에서, 상부 절연층(15a)의 뒷쪽(하부) 표면 및 하부절연층(15b)의 뒷쪽(상부) 표면으로 수분의 침투는 방지될 수 있다. 또한 열 팽창계수가 서로 다른 재료는 상부 배선층(17) 및 하부 배선층(18)의 재료로서 사용될 수 있다. 따라서, 소정 재료의 선택은 종래 회로기판의 제조와는 다르게 불필요하다.
제1 실시예에서, 회로기판에서 크랙의 발생을 방지하기 위해 배선층의 두께의 증가는 불필요하므로 전체 회로기판이 두께는 감소될 수 있다.
폭이 큰 배선 패턴이 제1 실시예의 상부 배선층(17)에서 사용되지만, 패턴의 폭은 이것에 한정되지 않는다. 제2 실시예의 회로기판을 설명하는 도 6에 도시된 바와 같이, 회로기판이 동작 스피드에 대한 마진이 거의 없는 고속 반도체 집적회로에 사용되는 경우에 고속 동작에 악영향을 끼치지 않는 보통의 폭을 갖는 배선 패턴을 사용함으로써 상부 배선층(61)이 형성될 수 있다.
회로기판의 배선층의 배선 수, 평면의 형상 및 레이아웃은 제1 및 제2 실시예에 한정되지 않는다. 제3 실시예의 회로기판을 설명하는 도 7에 도시된 바와 같이 우측 각을 갖는 형상으로 된 상부 배선층(71)이 사용될 수 있다.
제4 실시예의 회로기판을 설명하는 도 8에 도시된 바와 같이, 회로기판(81)은 3층으로 적층된 배선구조, 즉 제1 실시예의 구조와 동일한 구조로 된 베이스 부재(12)의 상면상의 상부 배선층(도시되지 않음) 및 베이스 부재(12)의 하부 표면상의 제1 하부 배선층(82)과 제2 하부 배선층(83)을 포함한다. 상기 회로기판(81)은 또한 부유 도전층(84), 제1 절연층(85) 및 제2 절연층(86)을 또한 포함한다.
제1 하부 배선층(82)의 일부는 외부에 노출되어 랜드부(87)를 형성한다.
제2 하부 배선층(83)은 제1 하부 배선층(82) 및 제1 절연층(85)상에 제2 절연층(86)를 사이에 두고 배치되거나 베이스 부재(12)와 제2 절연층(86) 사이에 배치된다.
부유 도전층(84)이 존재하지 않는 경우에 크랙 "C"가 발생될 부분(쇄선 "A"로 표시됨)이 삽입되도록 그리고 부유 도전층(84)이 제2 하부 배선층(83) 근방의 공간영역을 채우도록 부유 도전층(84)과 제1 하부 배선층(82)은 배치된다. 부유 도전층(84)과 제23 하부 배선층(83)은 단일 평면상에 형성된다. 제1 하부 배선층(82)과 제1 절연층(85)은 단일한 평면상에 형성된다.
제1 절연층(85)은 부유 도전층(84) 및 제2 하부 배선층(83)을 사이에 두고 제2 절연층(86)이 삽입되고 제1 하부 배선층(82)을 부분적으로 덮는다.
상기와 같이 구성된 회로기판에서, 베이스 부재(12)의 거의 모든 표면은 제2 하부 배선층(83)과 부유 도전층(84)으로 덮히게 된다. 따라서, 특정한 재료의 선택은 제1 실시예에서 처럼 필요치 않게 된다.
본 실시예에 있어서, 베이스 부재(12)와 제1 절연층(85) 사이의 제2 절연층(86)에서의 크랙 "C"의 발생은 부유 도전층(84)이 있음에 기인하여, 즉 부유 도전층(84)이 제2 절연층(86)에 대한 크랙 스토퍼로서 기능하게 됨으로써 억제되게 된다. 따러서, 제1 실시예에서 처럼 회로기판 전체의 두께는 감소될 수 있다.
제5 실시예의 회로기판을 설명하는 도 9에 도시된 바와 같이, 회로기판(91)은 2층 배선구조, 즉, 배선층(92) 및 다이(93)를 포함하며 제1 실시예의 구성과 동일한 구성으로 된 베이소 소자(12)를 덮는 부유 도전층(94) 및 절연층(95)을 또한 포함한다.
배선층(92)은 베이스 부재(12)상에 적층되어 있고 배선층(92)의 일부분은 외부에 노출되어 있다.
다이(93)는 베이스 부재(12)를 사이에 두고 배선층(92), 부유 도전층(94) 및 절연층(95)이 삽입되어 베이스 부재(12)상에 적층된다.
부유 도전층(94)은 부유 도전층(94)이 존재하지 않는 경우에 크랙 "C"가 발생될 부분(쇄선 "B"로 표시됨)이 지지 되도록 배치되고 배선층(92) 근처의 공간영역을 메운다.
절연층(95)은 베이스 부재(12)와 다이(93)의 사이에서 배선층(92)의 일부 및 부유 도전층(94)의 전체를 덮도록 되어 있다.
상기와 같이 구성된 회로기판에서, 베이스 부재(12)의 거의 모든 표면은 배선층(92) 및 부유 도전층(94)에 의해 덮혀진다. 따라서, 소정 재료의 선택은 제1 실시예에서 처럼 필요하지 않게 된다.
본 실시예에 있어서, 베이스 부재(12)와 다이(93) 사이의 절연막(95)에서의 크랙 "C"의 발생은 부유 도전층(94)이 존재함으로써 억제된다. 따라서, 제1 실시예에서 처럼 기판 전체의 두께가 감소될 수 있다.
전술한 실시예는 단지 예시로서 기술되었으므로 본 발명은 전술한 실시예에 한정되지 않고 여려 변형 및 수정이 본 발명의 범위 및 본질을 벗어남이 없이 용이하게 이루어 질 수 있다.
본 발명에 따르면, 베이스 소자의 거의 모든 표면은 거의 단일한 평면상에 서로 평행하게 배치된 부유 도전층과 배선층에 의해 덮혀 있다.
따라서, 부유 도전층이 있기 때문에 외부에 노출된 부분을 통해 습기가 절연층의 뒷쪽 표면으로 침투하지 않음에 따라 따라 패키징 랭크가 높고 제조 비용이 낮은 회로기판을 제공한다.
또한, 부유 도전층이 있기 때문에, 배선층의 두께는 감소되어 두께가 감소된 회로기판을 제공함으로써 소형화라는 요구를 충족시킨다.

Claims (8)

  1. 베이스 부재(12)와, 상기 베이스 부재(12)의 일 부분상에 형성된 배선층(13)과, 상기 베이스 부재(12)의 거의 잔존하는 부분의 상부에 형성되어 있으면서 상기 배선층(13)의 엣지에 인접한 엣지를 포함하는 전기적인 부유 도전층(14)과, 상기 배선층(13)의 일부 및 상기 전기적인 부유 도전층(14)의 표면 전체를 덮으면서 상기 배선층(13)의 엣지와 상기 전기적인 부유 도전층(14)의 엣지 사이의 틈을 채우는 절연층(15)을 포함하는 것을 특징으로 하는 회로기판(11).
  2. 제 1항에 있어서,
    한 쌍의 배선층(17, 18)은 상기 베이스 부재(12)의 양쪽 표면 각각의 상부에 배치되는 것을 특징으로 하는 회로기판(11).
  3. 제 2항에 있어서,
    상기 한 쌍의 배선층(17, 18)의 부피는 거의 동일한 것을 특징으로 하는 회로기판(11).
  4. 제 1항에 있어서,
    상기 배선층(13)은 제품의 허용범위 내에서 가장 폭이 넓은 패턴을 포함하는 것을 특징으로 하는 회로기판(11).
  5. 베이스 부재(12)와, 상기 베이스 부재(12)의 일 부분상에 형성된 제1 배선층(83)과, 상기 베이스 부재(12)의 거의 잔존하는 부분의 상부에 형성되어 있으면서 상기 제1 배선층(83)의 엣지에 인접한 엣지를 포함하는 전기적인 부유 도전층(84)과, 상기 제1 배선층(83)의 일부 및 상기 전기적인 부유 도전층(84)의 표면 전체를 덮으면서 상기 제1 배선층(83)의 엣지와 상기 전기적인 부유 도전층(84)의 엣지 사이의 틈을 채우는 절연층(86)과, 상기 절연층(86)상에 형성된 제2 배선층(87)을 포함하는 것을 특징으로 하는 회로기판(81).
  6. 제 5항에 있어서,
    상기 배선층(83, 87)은 제품의 허용범위 내에서 가장 폭이 넓은 패턴을 포함하는 것을 특징으로 하는 회로기판(81).
  7. 베이스 부재(12)와, 상기 베이스 부재(12)의 일 부분상에 형성된 배선층(92)과, 상기 베이스 부재(12)의 거의 잔존하는 부분의 상부에 형성되어 있으면서 상기 배선층(92)의 엣지에 인접한 엣지를 포함하는 전기적인 부유 도전층(94)과, 상기 배선층(92)의 일부 및 상기 전기적인 부유 도전층(94)의 표면 전체를 덮으면서 상기 배선층(92)의 엣지와 상기 전기적인 부유 도전층(94)의 엣지 사이의 틈을 채우는 절연층(95)과, 상기 절연층(95)상에 배치된 다이(93)를 포함하는 것을 특징으로 하는 회로기판(91).
  8. 제 7항에 있어서,
    상기 배선층(92)은 제품의 허용범위 내에서 가장 폭이 넓은 패턴을 포함하는 것을 특징으로 하는 회로기판(91).
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