JP3959330B2 - 配線基板及び半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体の実装技術に関し、特にＢＧＡ型パッケージの配線基板及び半導体装置に関する。
【０００２】
【従来の技術】
半導体チップの高集積化に伴い、半導体装置の実装技術においては高密度化が求められている。高密度化を図った半導体パッケージとしては、端子ピッチの縮小化、表面実装化、エリア端子化を図ったＤＩＰ、ＱＦＰ、ＳＯＰ、ＳＯＪ等が知られている。特に最近は、多端子で高密度実装が可能なＢＧＡ型パッケージが盛んに開発され、実用化されている。
【０００３】
半導体パッケージの配線基板においては、動作速度の高速化により周波数が上がると電源ノイズ、クロストークノイズ等を発生することが知られている。特に、数百ＭＨｚの周波数で動作し、演算を行うようなマイクロプロセッサユニット等のＬＳＩチップにおいては、信号配線間で発生するクロストークノイズを極力抑えた装置が望まれている。したがって、図１３及び図１４に示すように、信号配線間に高位電源層（ＶＤＤ層）又は低位電源層（ＧＮＤ層）を配置することにより、信号線間で発生するノイズをシールドする手法がとられてきた。
【０００４】
例えば、図１３に示す半導体装置１００は、高速ＳＲＡＭに用いられる半導体パッケージの一例である。半導体装置１００は、配線基板１０１と、配線基板１０１の上部にフェイスアップにより実装され、ボンディングワイヤ１０５により配線基板１０１に電気的に接続された半導体チップ１０３と、配線基板１０１の下部にマトリクス状に配置された半田ボール１０４ａ，１０４ｂ，・・・・・，１０４ｆとから構成されている。配線基板１０１は、ボンディングワイヤ１０５に接続されたチップ側表面配線１１３ａ，１１３ｂ、チップ側表面配線１１３ａ，１１３ｂの下部に配置された絶縁基板１１０ａ、絶縁基板１１０ａの下部の全面に配置されたＶＤＤ層１１４、ＶＤＤ層１１４の下部に配置された絶縁基板１１０ｂ、絶縁基板１１０ｂの下部の全面に配置されたＧＮＤ層１１５、ＧＮＤ層の下部に配置された絶縁基板１１０ｃ、絶縁基板１１０ｃの下部に配置されたランド１１６ａ，１１６ｂ，・・・・・１１６ｆとからなる。配線基板１０１は、チップ側表面配線１１３ａ，１１３ｂにより平行方向に電気的に接続されている。配線基板１０１の内部には、スルーホール、ビアホール等（図示せず）が配置されており、チップ側表面配線１１３ａ，１１３ｂの信号が三次元方向に電気的に接続されている。このような半導体装置１００においては、チップ側表面配線１３ａ，１１３ｂとランド１１６ａ，１１６ｂ，・・・・・１１６ｆとが、全面に設けられた金属層からなるＶＤＤ層１１４及びＧＮＤ層１１５を介して配置されることにより、ノイズの発生を三次元方向にシールドしている。
【０００５】
図１４に示す半導体装置２００は、ＲＤＲＡＭに用いられる半導体パッケージの一例である。半導体装置２００は、配線基板２０１ａと、配線基板２０１ａと同一平面上に離間して配置された配線基板２０１ｂと、配線基板２０１ａ及び配線基板２０１ｂの上部にフェイスダウンにより実装された半導体チップ２０３と、半導体チップ２０３に接続され、配線基板２０１ａと配線基板２０１ｂとの間に配置されたボンディングパッド２０６と、配線基板２０１ａ，２０１ｂの下部にマトリクス状に配置された半田ボール２０４ａ，２０４ｂ，・・・・・，２０４ｄとから構成される。配線基板２０１ａは、更に絶縁基板２１０ａと、絶縁基板２１０ａの下部に配置された配線層２１１ａとからなる。配線層２１１ａは、絶縁基板２１０ａの下部にマトリクス状に配置されたランド２１６ａ，２１６ｂと、ランド２１６ａ，２１６ｂに離間し、且つランド２１６ａ，２１６ｂの周囲を平行方向に取り巻くように配置されたＶＤＤ配線２１５と、ＶＤＤ配線２１５を介してランド２１６ａ，２１６ｂに離間して配置された信号配線２１３ａとからなる。配線基板２０１ｂは、配線基板２０１ａと同様に、絶縁基板２１０ｂと、絶縁基板２１０ｂの下部に配置された配線層２１１ｂとからなる。配線層２１１ｂは、絶縁基板２１０ｂの下部にマトリクス状に配置されたランド２１６ｃ，２１６ｄと、ランド２１６ｃ，２１６ｄに離間し、且つランド２１６ｃ，２１６ｄの周囲を平行方向に取り巻くように配置されたＧＮＤ配線２１４と、ＧＮＤ配線２１４を介してランド２１６ｃ，２１６ｄに離間して配置された信号配線２１３ｂとからなる。信号配線２１３ａ，２１３ｂは、ボンディングワイヤ２０５及びボンディングパッド２０６を介して半導体チップ２０３に電気的に接続されている。このような半導体装置２００においては、信号配線２１３ａ，２１３ｂとランド２１６ｃ，２１６ｄの周囲に、ＧＮＤ配線２１４又はＶＤＤ配線２１５が配置されることにより、ノイズの発生を二次元方向にシールドしている。
【０００６】
【特許文献１】
特開２００１−１３５８９８号公報
【０００７】
【発明が解決しようとする課題】
しかし、図１３に示す半導体装置１００においては、ノイズの発生の原因となる電磁界の漏れを三次元方向にシールドできるが、絶縁基板及び金属配線層を複数層に有する多層基板としなければならないので、装置全体が厚くなり、且つコストがかかる問題があった。
【０００８】
また、図１４に示す半導体装置２００においては、三次元方向の電気力線の漏れが大きいので、図１３に示すような多層基板に比べると電磁界をシールドする効果が小さくなる問題があった。
【０００９】
本発明は、上記した従来技術の欠点を除くためになされたものであって、その目的とするところは、二層配線でノイズの発生の原因となる電磁界の漏れを三次元的にシールドし、且つ低コストで製造できる配線基板及び半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために，本発明の第１の特徴は，（イ）第１主面と前記第１主面に対向した第２主面を有する絶縁基板と，（ロ）前記第１主面に配置された第１の信号配線と，（ハ）前記第１主面の前記第１の信号配線が配置された残余の領域に，前記第１の信号配線から絶縁するように，前記第１の信号配線の両端から一定の間隔をあけて配置された第１の電源配線と，（ニ）前記第２主面に配置されたランドと，（ホ）前記ランドと前記ランドに対応する前記第１の信号配線とを接続するように，前記絶縁基板を貫通して配置されたスルーホールと，（ヘ）前記第２主面の前記ランドが配置された残余の領域に，前記ランドから絶縁するように，前記ランドから一定の間隔をあけて配置された第２の電源配線とを備える配線基板であることを要旨とする。
【００１１】
本発明の第１の特徴によれば、信号配線間、及び信号配線とランドの間に発生するクロストークノイズ、電源ノイズ等を、二層の配線層で三次元方向にシールドできる。
【００１２】
本発明の第２の特徴は，（イ）第１主面と前記第１主面に対向した第２主面を有する絶縁基板と，（ロ）前記第１主面に配置された第１の信号配線と，（ハ）前記第１主面の前記第１の信号配線が配置された残余の領域に，前記第１の信号配線から絶縁するように，前記第１の信号配線の両端から一定の間隔をあけて配置された第１の電源配線と，（ニ）前記第２主面に配置されたランドと，（ホ）前記ランドと前記ランドに対応する前記第１の信号配線とを接続するように，前記絶縁基板を貫通して配置されたスルーホールと，（ヘ）前記第２主面の前記ランドが配置された残余の領域に，前記ランドから絶縁するように，前記ランドから一定の間隔をあけて配置された第２の電源配線と，（ト）前記第１主面に配置され，第１の信号配線及び第１の電源配線の端部に設けられたパッド部に接続された半導体チップとを備える半導体装置であることを要旨とする。
【００１３】
本発明の第２の特徴によれば、配線基板を薄型化することができ、低コストで、且つノイズのシールド効果の高い半導体装置を提供することができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、形状や寸法等は現実のものとは異なることに留意すべきである。したがって、具体的な形状や寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においてもお互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置などを下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態に係る配線基板２は、図１〜図５に示すように、絶縁基板１０と、絶縁基板１０の第１主面に配置された第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊと、第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊから離間し、第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊが存在しない第１主面の残余の領域を埋めて配置された第１の電源配線（高位電源配線）１４ａ，１４ｂと、絶縁基板１０の第２主面に配置されたランド１６ａ，１６ｂ，・・・・・，１６ｍと、ランド１６ａ，１６ｂ，・・・・・，１６ｍから離間し、ランド１６ａ，１６ｂ，・・・・・，１６ｍが存在しない第２主面の残余の領域を埋めて配置された第２の電源配線（低位電源配線）１５とを備える。尚、第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊの中に直流的な信号、即ち他の電源配線等が含まれていても構わない。
【００１６】
図１に示すように、第１主面には、第１の配線層１１として、絶縁基板１０の上部に折れ曲がり部１７ａ，１７ｂ，・・・・・，１７ｊを有する帯状の第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊが引き回されている。第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊの幅は、２０μｍ〜１００μｍである。この第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊの周囲を、長手方向に沿って一定の溝を形成するように、高位電源配線（第１の電源配線）１４ａ，１４ｂが３０μｍ〜１２０μｍ離間して配置されている。高位電源配線（第１の電源配線）１４ａ，１４ｂは、絶縁基板１０のほぼ全面に配置された板状のパターンであり（図５参照）、高位電源（ＶＤＤ）を供給すると同時に、第２主面のランド１６ａ，１６ｂ，・・・・・，１６ｍからの電磁界に対するシールドプレーンとして機能している。尚、第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊの端部は、図１に示すように、絶縁基板１０中に開口されたスルーホール１９ａ，１９ｂ，・・・・・，１９ｊの内壁の金属層にそれぞれ接続されている。また、第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊのスルーホール１９ａ，１９ｂ，・・・・・，１９ｊに接続されない側の端部には、高位電源配線（第１の電源配線）１４ａ，１４ｂから突出した配線パッド部２３ａ，２３ｂ，・・・・・，２３ｊが配置されている。配線パッド部２３ａ，２３ｂ，・・・・・，２３ｊの近傍には、電源パッド部２３ｋ，２３ｌが、配線パッド部２３ａ，２３ｂ，・・・・・，２３ｊと同一方向に突出されており、この電源パッド部２３ｋ，２３ｌと配線パッド部２３ａ，２３ｂ，・・・・・，２３ｊとの上部に半田バンプ等を介すことにより、半導体チップ３が実装される。
【００１７】
図２に示すように、第２主面には、第２の配線層１２としてランド１６ａ，１６ｂ，・・・・・，１６ｍが、スルーホール１９ａ，１９ｂ，・・・・・，１９ｊに対応しマトリクス状に配置されている。ランド１６ａ，１６ｂ，・・・・・，１６ｍとスルーホール１９ａ，１９ｂ，・・・・・，１９ｊは、第２主面に設けられた帯状の第２の信号配線２０ａ，２０ｂ，・・・・・，２０ｊにより接続されている。第２の信号配線２０ａ，２０ｂ，・・・・・，２０ｊの幅は２０μｍ〜１００μｍである。但し、このランド１６ａ，１６ｂ，・・・・・，１６ｍ及び第２の信号配線２０ａ，２０ｂ，・・・・・，２０ｊは、点線で示す第１主面側の第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊと絶縁基板１０を介して対向する位置を避けて配置されている。また、ランド１６ａ，１６ｂ，・・・・・，１６ｍ、スルーホール１９ａ，１９ｂ，・・・・・，１９ｊ及び第２の信号配線２０ａ，２０ｂ，・・・・・，２０ｊの周囲には、図５に示すように板状で、グランド（ＧＮＤ）となる低位電源配線（第２の電源配線）１５がほぼ全面に配置されている。低位電源配線（第２の電源配線）１５は、第１主面側の第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊからの高周波の電磁界に対するシールドプレーンとして機能している。尚、ランド１６ａ，１６ｂ，・・・・・，１６ｍは、図３に示すように、半田ボール４ａ，４ｂ，４ｃ，４ｄを取り付けるための金属パターンである。
【００１８】
図３は、図１のＡ−Ａ方向から見た第１の実施の形態に係る半導体装置の断面図である。第１の配線層１１が設けられた第１主面側にフリップチップ接続されるように、半導体チップ３が、フェイスダウン型に装着されている。ランド１６ｍ，１６ｂ，１６ｄ，１６ｅの下部には、マトリクス状に配置された半田ボール４ａ，４ｂ，４ｃ，４ｄが配置されている。ランド１６ｍ，１６ｂ，１６ｄ，１６ｅの配置される位置はどこであってもよい。例えば、ランド１６ｍ，１６ｂ，１６ｄ，１６ｅが配線基板２の外周に配置されてもよい。
【００１９】
本発明の第１の実施の形態に係る配線基板２においては、第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊ、第２の信号配線２０ａ，２０ｂ，・・・・・，２０ｊ及びランド１６ａ，１６ｂ，・・・・・，１６ｍが、ほぼ全面に渡って配置されたＶＤＤ供給用の高位電源配線（第１の電源配線）１４ａ，１４ｂ又はＧＮＤとなる低位電源配線（第２の電源配線）１５により周囲を取り囲まれている。更に、第１主面の第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊと第２主面のランド１６ａ，１６ｂ，・・・・・，１６ｍとが、絶縁基板１０を介して互いに対向しない位置に配置されている。したがって、第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊに高周波電流を流した場合に発生する強い電磁界に対し、高位電源配線１４ａ，１４ｂ及び低位電源配線１５がシールドプレーンとして機能するので、ノイズの発生を三次元的にシールドできる。第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊ及びランド１６ａ，１６ｂ，・・・・・，１６ｍは、一定電位のシールドプレートによりシールドされればよいので、必要に応じて高位電源配線（第１の電源配線）１４ａ，１４ｂ又は低位電源配線（第２の電源配線）１５のパターンを変えることもできる。更に、高位電源配線１４ａ，１４ｂ又は低位電源配線１５を、第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊ又はランド１６ａ，１６ｂ，・・・・・，１６ｍに近づけるほど、シールド効果の高い配線基板２が得られるので、第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊ又はランド１６ａ，１６ｂ，・・・・・，１６ｍから３０μｍ〜１２０μｍ程度離間して配置するのが好ましい。更に好ましくは、離間幅を現在の微細化技術の限界点である３０μｍ程度にするのがよい。離間幅を広げると、配線のキャパシタンスを抑えることができるので、５０μｍ〜１２０μｍとしてもよい。このような配線基板２及び配線基板２を用いた半導体装置は、絶縁基板１０を複数層に設ける必要がないので、装置の薄型化を図ることができ、且つ低コストで製造が可能である。
【００２０】
次に、図６を用いて、本発明の第１の実施の形態に係る配線基板２及び配線基板２を用いた半導体装置の製造方法を説明する。以下に述べる製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。尚、図６に配線基板２は、図１に示すＤ−Ｄ方向から見た断面を示す。
【００２１】
（イ）先ず、図６（ａ）に示すように、厚さ３０μｍ〜６０μｍのエポキシ樹脂からなる絶縁基板１０を用意する。好ましくは、厚さ５０μｍ程度の絶縁基板１０を用意する。絶縁基板１０としては、エポキシ樹脂のほか、ポリイミド樹脂、フェノール樹脂、又はセラミックス基板、炭化珪素基板等を使用することも可能である。図示を省略するが、その後、絶縁基板１０の第１主面及び第２主面に銅箔を貼り付け、エッチングにより銅箔を薄くしておく。
【００２２】
（ロ）次に、図６（ｂ）に示すように、絶縁基板１０に直径１００〜２００μｍの円形のスルーホール１９ｂ，１９ｃをレーザ法により形成する。尚、スルーホール１９ｂ，１９ｃは、従来の機械的なドリル法により形成されても構わない。スルーホール１９ｂ，１９ｃは、楕円形、多角形等であってもよい。
【００２３】
（ハ）次に、図６（ｃ）に示すように、絶縁基板１０の第１主面及び第２主面に、厚さ２５μｍ〜３５μｍの銅、ニッケル、金等の金属膜２２を蒸着法、無電界メッキ法等により形成する。この時、スルーホール１９ｂ，１９ｃの内壁にも同様に、銅等を用いてパターン間接続メッキが行われる。
【００２４】
（ニ）次に、金属膜２２上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとしてエッチングし、図６（ｄ）に示すように、第１の配線層１１を形成する。第１の配線層１１には、第１の信号配線１３ａ、ＶＤＤを供給するための高位電源配線１４ａ、半導体パッド３を装着するためのパッド部２３ａが形成される。第１主面のフォトレジストを除去後、第２主面の金属膜２２上に新たなフォトレジスト膜をパターニングし、エッチングにより第２の配線層１２を形成する。第２の配線層１２には、ＧＮＤとなる低位電源配線１５、半田ボール４ａ，４ｅを形成するためのランド１６ａ，１６ｍ、第２の信号配線（図示せず）が形成される。
【００２５】
（ホ）次に、図６（ｅ）に示すように、第１の配線層１１及び第２の配線層１２にソルダーレジスト膜２４を形成する。そして、フォトリソグラフィ技術によりソルダーレジスト膜２４をエッチングし、第１主面のパッド部２３ａ及び第２主面のランド１６ａ，１６ｍを露出させる。そしてパッド部２３ａ及び第２主面のランド１６ａ，１６ｍの表面にニッケル（Ｎｉ）膜２７によるメッキ２７、金（Ａｕ）膜２８によるメッキを施す。
【００２６】
（へ）次に、図６（ｆ）に示すように、パッド部２３ａの上部に図示しない半田バンプ等を介して半導体チップ３を実装し、ランド１６ａ，１６ｍに半田ボール４ｅ，４ａをそれぞれ形成する。
【００２７】
以上の工程により、図４に示すような配線基板２及び配線基板２を用いた半導体装置が実現可能となる。本発明の第１の実施の形態に係る配線基板２及び配線基板２を用いた半導体装置によれば、一層の絶縁基板１０で、簡単に、低コストで製造することができる。尚、第１の配線層１１及び第２の配線層１２のパターニングは、どちらが先に行われてもよい。
【００２８】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図７〜図１１に示すように、２枚の配線基板２ａ，２ｂを有しており、配線基板２ａ，２ｂのそれぞれにボンディングパッド２６ａ，２６ｂ，・・・・・２６ｋに接続するためのスルーホール１９ｎ，１９ｏ，・・・・・１９ｖを更に有する点が異なる。更に、図１１に示すように、配線基板２ａ，２ｂの第１主面側に配置される半導体チップ３が、配線基板２ａと配線基板２ｂとの間にある基板開口部３０に配置されたボンディングパッド２６ａ，２６ｂ，・・・・・２６ｋを介して電気的に接続される点が異なる。他は、図１に示す第１の実施の形態の構成と同様であるので、重複した記載を省略する。 図７に示すように、第１主面には、第１の配線層１１ａ，１１ｂとして、帯状の第１の信号配線１３ａ，１３ｂ，・・・・・１３ｊが、絶縁基板１０上に引き回されている。この第１の信号配線１３ａ，１３ｂ，・・・・・１３ｊの両側を、長手方向に沿って一定の溝を形成するように、第１の配線層１１ａにはＧＮＤとなる低位電源配線（第１の電源配線）１５ａが、第１の配線層１１ｂにはＶＤＤを供給する高位電源配線（第１の電源配線）１４ａが、それぞれ絶縁基板１０の上を３０μｍ〜１２０μｍ離間し、それぞれ第１主面の残余の領域を埋めるように配置されている。低位電源配線１５ａ及び高位電源配線１４ａは、絶縁基板１０のほぼ全面に板状の形状を有して配置されている（図１１参照）。また、図７に示すように、第１の信号配線１３ａ，１３ｂ，・・・・・１３ｊのスルーホール１９ａ，１９ｂ，・・・・・１９ｊに接続されない側の端部は、ボンディングパッド２６ａ，２６ｂ，・・・・・２６ｋの近傍に直線状に並んで配置されたスルーホール１９ｎ，１９ｏ，・・・・・１９ｖの内壁の金属層にそれぞれに接続されている。スルーホール１９ｎ，１９ｏ，・・・・・１９ｖは、図８に示すように、図示を省略したパッド部及びボンディングワイヤ２５を介してボンディングパッド２６ａ，２６ｂ，・・・・・２６ｋに電気的に接続されている。複数のボンディングパッド２６ａ，２６ｂ，・・・・・２６ｋは、例えば半導体チップ３の素子形成面に形成された１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度のドナー若しくはアクセプタがドープされた複数の高不純物密度領域（ソース領域／ドレイン領域、若しくはエミッタ領域／コレクタ領域等）等にそれぞれ接続されている。
【００２９】
図８に示すように、第２主面には、第２の配線層１２ａ，１２ｂとして、ランド１６ａ，１６ｂ，・・・・・，１６ｍが、スルーホール１９ａ，１９ｂ，・・・・・，１９ｊに対応してマトリクス状に配置されている。但し、このランド１６ａ，１６ｂ，・・・・・，１６ｍは、点線で示す第１主面側の第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊと絶縁基板１０ａ，１０ｂを介して対向する位置を避けて配置されている。このランド１６ａ，１６ｂ，・・・・・，１６ｍの外周を取り囲んで一定の溝を形成するように、第２の電源配線である低位電源配線１５ｂ及び高位電源配線１４ｃが、ランド１６ａ，１６ｂ，・・・・・，１６ｍから３０μｍ〜１２０μｍ離間して配置されている。尚、第２の配線層１２ａは、ＧＮＤとなる低位電源配線（第２の電源配線）１５ｂが、第２の配線層１２ｂには、ＶＤＤを供給する高位電源配線（第２の電源配線）１４ｃが、第２主面上をほぼ全面に板状の形状を有して配置されている（図１１参照）。
【００３０】
図９は、図７のＦ−Ｆ方向から見た第２の実施の形態に係る半導体装置の断面図を示している。第１の配線層１１ａには半導体チップ３が実装され、ランド１６ｍ，１６ｂ，１６ｄ，１６ｅには半田ボール４ａ，４ｂ，４ｃ，４ｄが配置されている。尚、図１１に示すように、半導体チップ３は、ボンディングワイヤ２５を介して低位電源配線（第２の電源配線）１５ｂ及び高位電源配線（第２の電源配線）１４ｃに接続されている。
【００３１】
本発明の第２の実施の形態に係る半導体装置によれば、複数の配線基板２ａ，２ｂをボンディングワイヤ２５により接続した場合においても、第１の信号配線１３ａ，１３ｂ，・・・・・１３ｊ及びランド１６ａ，１６ｂ，・・・・・１６ｍの平行方向、及び垂直方向に、ほぼ全面に渡ってＶＤＤを供給する高位電源配線１４ａ，１４ｃ又はＧＮＤとなる低位電源配線１５ａ，１５ｂが配置されている。したがって、第１の信号配線１３ａ，１３ｂ，・・・・・１３ｊに高周波電流を流す際に発生する強い電磁界に対し、高位電源配線１４ａ，１４ｃ及び低位電源配線１５ａ，１５ｂがシールドプレーンとして機能するので、ノイズの発生を三次元方向にシールドすることができる。また、図１１に示す半導体装置は、ワイヤボンディング実装することが可能なため、フリップチップ実装に比べて低コストで製造できる。
【００３２】
次に、図１２を用いて、本発明の第２の実施の形態に係る半導体装置の製造方法を説明する。図１２（ａ）〜図１０（ｄ）は、図７に示すＩ−Ｉ中の断面を示す。図１２（ｆ）及び図１２（ｇ）は、図７中のＪ−Ｊ断面を示す。尚、図１２（ａ）〜図１２（ｄ）までは、図６に示す半導体装置の製造方法と同様であるので重複した記載を省略する。
【００３３】
（ホ）次に、図１２（ｅ）に示すように、第１の配線層１１ｂ及び第２の配線層１２ｂにソルダーレジスト膜２４を形成する。そして、フォトリソグラフィ技術によりソルダーレジスト膜２４をエッチングし、ワイヤボンディング接続用のスルーホール（図示せず）及び第２主面のランド１６ｉ，１６ｆを露出させる。そしてランド１６ｉ，１６ｆの表面にニッケル（Ｎｉ）膜２７、金（Ａｕ）膜２８によるメッキを施す。
【００３４】
（へ）図１０（ｆ）に示すように、第１の配線層１１ａ，１１ｂに、半導体チップ３を配置する。そして図（ｇ）に示すように、半導体チップ３に接続されたボンディングパッド２６と、配線基板２ａ，２ｂとをボンディングワイヤ２５により接続する。
【００３５】
以上の工程により、本発明の第２の実施の形態に係る半導体装置が実現可能となる。本発明の第２の実施の形態に係る配線基板２及び配線基板２を用いた半導体装置によれば、二層の配線層で、電磁界の漏れを三次元方向にシールドすることができ、低コストで簡単に製造することができる。
【００３６】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３７】
既に述べた第１及び第２の実施の形態の説明においては、ＶＤＤを供給する高位電源配線１４ａ，１４ｂ，１４ｃ及びＧＮＤとなる低位電源配線１５，１５ａ，１５ｂが、第１の信号配線１３ａ，１３ｂ，・・・・・１３ｊ又はランド１６ａ，１６ｂ，・・・・・，１６ｍの周囲のどの配置されても構わない。
【００３８】
更に、既に述べた第１及び第２の実施の形態の説明においては、第１の信号配線１３ａ，１３ｂ，・・・・・，１３ｊ及びランド１６ａ，１６ｂ，・・・・・，１６ｍとが絶縁基板１０を挟んで対向する位置に配置されても、ノイズをシールドする効果を有している。
【００３９】
更に、既に述べた第１及び第２の実施の形態に係る配線基板２，２ａ，２ｂは、ＢＧＡパッケージの他にも、周波数が高く且つ動作が高速な半導体装置に応用することが可能である。
【００４０】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００４１】
【発明の効果】
以上より、本発明によれば、二層配線でノイズの発生の原因となる電磁界の漏れを三次元的にシールドし、且つ低コストで製造できる配線基板及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る配線基板の第１主面を示す平面図である。
【図２】本発明の第１の実施の形態に係る配線基板の第２主面を示す平面図である。
【図３】図１のＡ−Ａ方向から見た断面図である。
【図４】図１のＢ−Ｂ方向から見た断面図である。
【図５】図１のＣ−Ｃ方向から見た断面図である。
【図６】本発明の第１の実施の形態に係る配線基板及び半導体装置の製造方法を示す断面図である。
【図７】本発明の第２の実施の形態に係る半導体装置の第１主面を示す平面図である。
【図８】本発明の第２の実施の形態に係る半導体装置の第２主面を示す平面図である。
【図９】図７のＦ−Ｆ方向から見た断面図である。
【図１０】図７のＧ−Ｇ方向から見た断面図である。
【図１１】図７のＨ−Ｈ方向からみた断面図である。
【図１２】本発明の第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１３】従来の半導体装置１００を示す断面図である。
【図１４】従来の半導体装置２００を示す断面図である。
【符号の説明】
２，２ａ，２ｂ…配線基板
３…半導体チップ
４ａ，４ｂ，・・・・・，４ｊ…半田ボール
１０…絶縁基板
１１，１１ａ，１１ｂ…第１の配線層
１２，１２ａ，１２ｂ…第２の配線層
１３，１３ａ，１３ｂ，１３ｃ，・・・・・１３ｊ…第１の信号配線
１４ａ，１４ｂ，１４ｃ…高位電源配線
１５，１５ａ，１５ｂ…低位電源配線
１６ａ，１６ｂ，・・・・・１６ｍ…ランド
１７ａ，１７ｂ，・・・・・，１７ｊ…折れ曲がり部
１９ａ，１９ｂ，・・・・・１９ｖ…スルーホール
２０ａ，２０ｂ，・・・・・２０ｖ…第２の信号配線
２２…金属膜
２３ａ，２３ｂ，・・・・・２３ｌ…パッド部
２４…ソルダーレジスト膜
２５…ボンディングワイヤ
２６ａ，２６ｂ，・・・・・２６ｋ…ボンディングパッド
２７…ニッケル（Ｎｉ）膜
２８…金（Ａｕ）膜
３０…基板開口部
１００…半導体装置
１０１…配線基板
１０３…半導体チップ
１０４ａ，１０４ｂ，…半田ボール
１０５…ボンディングワイヤ
１１０ａ，１１０ｂ…絶縁基板
１１３ａ，１１３ｂ…チップ側表面配線
１１４…ＶＤＤ層
１１５…ＧＮＤ層
１１６ａ，１１６ｂ…ランド
２００…半導体装置
２０１ａ，２０１ｂ…配線基板
２０３…半導体チップ
２０４ａ，２０４ｂ，…半田ボール
２０５…ボンディングワイヤ
２０６…ボンディングパッド
２１０ａ，２１０ｂ…絶縁基板
２１１ａ、２１１b…配線層
２１３ａ，２１３ｂ…第１の信号配線
２１４ａ，２１４ｂ，２１４ｃ…ＧＮＤ配線
２１５ａ，２１５ｂ，２１５ｃ…ＶＤＤ配線
２１６ａ，２１６ｂ，２１６ｃ，２１６ｄ…ランド

Claims (5)

  1. 半導体チップと、
    前記半導体チップの中央部に列状に配置されたボンディングパッドと、
    前記半導体チップを搭載し、前記ボンディングパッドを介して互いに離間するように配置された２枚の配線基板
    とを備え、前記配線基板が、
    第１主面と前記第１主面に対向した第２主面を有する第１の絶縁基板と，
    前記第１主面に配置された第１の信号配線と，
    前記第１主面の前記第１の信号配線が配置された残余の領域に，前記第１の信号配線から絶縁するように前記第１の信号配線の両端から一定の間隔をあけて配置された第１の電源配線と，
    前記第２主面に配置され、前記第 1 の絶縁基板を介して前記第１の信号配線と対向する位置を避けて配置された第１のランドと，
    前記第１のランドと前記第１のランドに対応する前記第１の信号配線とを接続するように，前記第１の絶縁基板を貫通して配置された第１のスルーホールと，
    前記第２主面の前記ランドが配置された残余の領域に，前記第１のランドから絶縁するように前記第１のランドから一定の間隔をあけて配置されたグランド配線と，
    前記ボンディングパッドに隣接する前記第１の絶縁基板の端部に貫通して配置され、前記ボンディングパッドに接続される第２のスルーホール
    を含むことを特徴とする半導体装置。
  2. 前記第１のランドと前記第１のスルーホールとを接続し，前記グランド配線から絶縁するように前記グランド配線から一定の間隔をあけて配置された第２の信号配線が，前記第２主面に配置されることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の信号配線が、前記第１のランドの位置を避けるための折れ曲がり部を有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記半導体チップは、前記第１主面にフェイスダウンに実装されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記配線基板が、
    第３主面と前記第３主面に対向した第４主面を有する第２の絶縁基板と，
    前記第３主面に配置された第３の信号配線と，
    前記第３主面の前記第３の信号配線が配置された残余の領域に，前記第３の信号配線から絶縁するように前記第３の信号配線の両端から一定の間隔をあけて配置されたグランド配線と，
    前記第３主面に配置された第２のランドと，
    前記第２のランドと前記第２のランドに対応する前記第１の信号配線とを接続するように，前記第２の絶縁基板を貫通して配置された第３のスルーホールと，
    前記第４主面の前記第３のランドが配置された残余の領域に，前記第３のランドから絶縁するように前記第３のランドから一定の間隔をあけて配置された第２の電源配線と，
    前記ボンディングパッドに隣接する前記第２の絶縁基板の端部に貫通して配置され、前記ボンディングパッドに接続される第４のスルーホール
    を更に含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
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