KR101905333B1 - 반도체 디바이스 - Google Patents

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Abstract

본 발명에서는 그라운드용의 도전성 범프 또는 차폐층을 형성함으로써, 외부로부터 전자파가 투입되거나 반도체 디바이스 내부의 소자들 사이의 전자파 간섭이 방지될 수 있는 반도체 디바이스가 개시된다.
일 예로, 기판; 상기 기판의 상면에 안착되는 제 1 반도체 다이 및 제 2 반도체 다이; 상기 기판의 상면, 제 1 반도체 다이 및 제 2 반도체 다이를 덮도록 형성되는 인캡슐란트; 상기 기판의 하면에 안착되는 제 3 반도체 다이; 상기 기판의 하면에 접속된 다수의 도전성 범프;를 포함하고, 상기 제 3 반도체 다이와 상기 기판의 하면 사이에는 언더필이 형성된 반도체 디바이스가 개시된다.

Description

반도체 디바이스{Semiconductor Device}
본 발명은 반도체 디바이스에 관한 것이다.
각종 전자기기에는 다양한 구조로 제조된 다수개의 반도체 디바이스뿐만 아니라 각종 신호 교환용 전자소자들이 한꺼번에 설치되므로, 작동 중 전자파가 발산된다. 이러한 전자파들은 인체에 유해하며, 특히 전자기기의 마더보드에 좁은 간격으로 실장된 반도체 디바이스와 기기들로부터 전자파가 발산되면, 그 주변에 실장된 반도체 디바이스에 직간접적으로 영향을 미치게 되어 오작동이 유발될 수 있다.
즉, 마더보드와 같은 기판 상의 각 반도체 디바이스 및 회로기기들은 전자파를 발생하게 되고, 이러한 전자파의 간섭으로 인하여 전자기기 자체에 회로기능 약화 및 동작 불량 등의 기능 장애와 고장이 유발될 수 있다. 따라서, 이러한 전자파 장애를 해결하기 위하여, 디커플링 커패시터(decoupling capacitor)를 사용하거나, 차동 회선(differential line) 구조를 채택하거나, 전원/접지 배선의 배치를 최적화하는 등 여러가지 방안이 모색되고 있다.
본 발명은 그라운드용의 도전성 범프 또는 차폐층을 형성함으로써, 외부로부터 전자파가 투입되거나 반도체 디바이스 내부의 소자들 사이의 전자파 간섭이 방지될 수 있는 반도체 디바이스를 제공한다.
본 발명에 따른 반도체 디바이스는 기판; 상기 기판의 상면에 안착되는 제 1 반도체 다이 및 제 2 반도체 다이; 상기 기판의 상면, 제 1 반도체 다이 및 제 2 반도체 다이를 덮도록 형성되는 인캡슐란트; 상기 기판의 하면에 안착되는 제 3 반도체 다이; 및 상기 기판의 하면에 접속된 다수의 도전성 범프;를 포함하고, 상기 제 3 반도체 다이와 상기 기판의 하면 사이에는 언더필이 형성된 것을 특징으로 한다.
여기서, 상기 기판은 상면 및 하면을 통해 노출된 다수의 도전성 패턴과, 상기 기판의 내부에 위치하는 다수의 재배선층 및 도전성 비아를 포함할 수 있다.
그리고 상기 다수의 도전성 패턴, 재배선층 및 도전성 비아 중 일부는 접지될 수 있다.
또한, 상기 다수의 도전성 패턴, 재배선층 및 도전성 비아 중 일부는 상기 기판의 측면을 통해 노출될 수 있다.
또한, 상기 인캡슐란트 중 상기 제 1 반도체 다이 및 제 2 반도체 다이 사이의 일부 영역에는 트렌치가 형성될 수 있다.
또한, 상기 제 1 반도체 다이 및 제 2 반도체 다이 사이에 개재된 제 1 차폐층; 및 상기 인캡슐란트의 상면과, 상기 기판과 인캡슐란트의 측면을 감싸도록 형성된 제 2 차폐층을 더 포함할 수 있다.
또한, 상기 제 1 차폐층 및 제 2 차폐층은 접지될 수 있다.
또한, 상기 도전성 범프는 제 1 도전성 범프 및 제 2 도전성 범프를 포함하고, 상기 제 2 도전성 범프는 접지될 수 있다.
또한, 상기 제 2 도전성 범프는 상기 제 3 반도체 다이의 주변을 감싸도록 형성될 수 있다.
또한, 상기 제 3 반도체 다이를 완전히 덮도록 형성된 제 3 차폐층을 더 포함할 수 있다.
또한, 상기 제 3 차폐층은 접지될 수 있다.
본 발명에 의한 반도체 디바이스는 그라운드용의 도전성 범프 또는 차폐층을 형성함으로써, 외부로부터 전자파가 투입되거나 반도체 디바이스 내부의 소자들 사이의 전자파 간섭이 방지될 수 있다.
도 1b는 본 발명의 일 실시예에 따른 반도체 디바이스의 저면을 도시한 평면도이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 2b는 본 발명의 다른 실시예에 따른 반도체 디바이스의 저면을 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순서도이다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순차 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순서도이다.
도 6a 내지 도 6i는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순차 단면도이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 실시예에 따른 반도체 디바이스의 구성에 대하여 설명하도록 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다. 도 1b는 본 발명의 일 실시예에 따른 반도체 디바이스의 저면을 도시한 평면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 기판(110), 제 1 반도체 다이(120), 제 2 반도체 다이(130), 인캡슐란트(140), 도전성 범프(150, 155), 제 3 반도체 다이(160), 제 1 차폐층(170) 및 제 2 차폐층(180)을 포함한다.
상기 기판(110)은 별도의 인쇄회로기판(PCB) 또는 실리콘 기판으로 형성될 수 있다. 상기 기판(110)은 절연 영역(111), 다수의 제 1 도전성 패턴(112), 다수의 제 2 도전성 패턴(113), 다수의 재배선층(114) 및 다수의 도전성 비아(115)를 포함한다.
상기 기판(110)은 상기 절연 영역(111)을 기준으로, 상부에는 다수의 제 1 도전성 패턴(112)이 노출되고, 하부에는 다수의 제 2 도전성 패턴(113)이 노출되어 있다. 또한, 상기 절연 영역(111)의 내부에는 다수의 재배선층(114) 및 도전성 비아(115)가 형성되어 상기 제 1, 2 도전성 패턴(112, 113)을 전기적으로 연결시킨다. 상기 기판(110)은 도전성 재질로 상기 제 1, 2 도전성 패턴(112, 113), 재배선층(114) 및 도전성 비아(115)를 도금 등의 방식으로 형성하고, 이들 이외의 영역에 절연 영역(111)을 형성함으로써 이루어질 수 있다.
한편, 상기 기판(110)의 다수의 제 1, 2 도전성 패턴(112, 113), 재배선층(114) 및 도전성 비아(115) 중 일부는 그라운드 단자에 연결되어 접지될 수 있다. 그리고 후술할 제 2 도전성 범프(155), 제 1 차폐층(170) 및 제 2 차폐층(180)은 이러한 그라운드용 도전성 패턴(또는 재배선층 또는 도전성 비아)에 연결된다. 따라서, 접지되어 있는 제 2 도전성 범프(155), 제 1 차폐층(170) 및 제 2 차폐층(180)에 의하여 불필요한 전자파가 흘러나감으로써 전자파의 유입 및 간섭이 방지된다. 특히, 상기 기판(110)의 측면에는 이후 상기 제 2 차폐층(180)과의 접속이 용이하도록 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아가 노출되는 것이 바람직하다.
상기 절연 영역(111)은 폴리이미드(PI)와 같은 절연 재질로써 형성될 수 있다. 또한, 상기 제 1 도전성 패턴(112), 제 2 도전성 패턴(113), 재배선층(114) 및 도전성 비아(115)는 구리(Cu)와 같은 도전성 금속으로 이루어질 수 있다.
한편, 여기서는 편의상 도 1a의 상부 방향을 상기 기판(110)의 상부로 정의하였고, 하부 방향을 상기 기판(110)의 하부로 정의하였으나, 이것으로 본 발명을 한정하는 것은 아니다.
상기 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)는 상기 기판(110)의 상면에 안착된다. 이하에서, 상기 제 1, 2 반도체 다이(120, 130)는 편의상 상부 반도체 다이(120, 130)로 정의될 수 있다.
상기 상부 반도체 다이(120, 130)는 일면에 도전성 영역(미도시)이 포함되어 외부와 전기적인 신호를 입출력할 수 있다. 상기 도전성 영역은 상기 상부 반도체 다이(120, 130)의 내부 패턴과 연결되며, 통상적으로 알루미늄(Al)으로 구성된 본드 패드 또는 상기 본드 패드로부터 돌출되어 형성된 필러를 포함하여 구성될 수 있다. 이러한 상기 도전성 영역은 상기 기판(110)의 제 1 도전성 패턴(112)과 전기적으로 연결된다.
만약, 상기 도전성 영역이 상부를 향하도록 배치된 경우, 상기 제 1 반도체 다이(120)와 같이 금(Au)과 같은 도전성 재질로 형성된 와이어가 구비될 수 있다. 즉, 상기 제 1 반도체 다이(120)는 와이어 본딩에 의하여 상기 제 1 도전성 패턴(112)과 전기적으로 연결된다. 반면, 상기 도전성 영역이 하부를 향하도록 배치된 경우, 상기 도전성 영역과 제 1 도전성 패턴(112) 사이에는 마이크로 범프가 구비될 수 있다. 즉, 상기 제 2 반도체 다이(130)는 플립칩 형태로 상기 기판(110)에 실장되어 제 1 도전성 패턴(112)과 전기적으로 연결되는 것도 가능하다.
상기 상부 반도체 다이(120, 130)는, 예를 들면, 중앙처리장치(CPUs), 디지털 신호 프로세서(DSPs), 네트워크프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다.
상기 인캡슐란트(140)는 통상의 수지(Resin)로서 형성될 수 있으며, 상기 기판(110)의 상부를 덮도록 형성된다. 즉, 상기 인캡슐란트(140)는 상기 기판(110)의 상면 및 상부 반도체 다이(120, 130)를 완전히 감싸도록 형성된다.
한편, 상기 인캡슐란트(140) 중 상기 제 1 반도체 다이(120)와 제 2 반도체 다이(130) 사이의 경계 영역에는 트렌치(141)가 형성될 수 있다. 그리고 상기 트렌치(141)에는 후술할 제 1 차폐층(170)이 형성된다.
상기 도전성 범프(150, 155)는 상기 기판(110)의 하면에 위치한 제 2 도전성 패턴(113)과 전기적으로 연결된다. 상기 도전성 범프(150, 155)는 상기 반도체 디바이스(100)와 외부 장치와의 전기적 접속 경로를 제공한다. 상기 도전성 범프(150, 155)는 도전성 필러, 카파 필러, 도전성 볼, 솔더 볼 또는 카파 볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 보다 바람직하게는, 상기 도전성 범프(150, 155)는 주석(Sn)과 납(Pb) 성분을 포함한 솔더로서 형성될 수 있다.
한편, 상기 도전성 범프(150, 155)는 제 1 도전성 범프(150) 및 제 2 도전성 범프(155)를 포함한다. 여기서, 상기 제 1 도전성 범프(150)는 전기적 신호의 전달 경로가 되는 시그널용 도전성 범프일 수 있다. 또한, 상기 제 2 도전성 범프(155)는 접지되어 있는 그라운드용 도전성 범프일 수 있다. 즉, 상기 제 2 도전성 범프(155)는 그라운드용 도전성 패턴에 접속되어 접지되어 있을 수 있다.
특히, 도 1b를 참조하면, 상기 제 2 도전성 범프(155)는 후술될 제 3 반도체 다이(160)의 주변을 감싸도록 형성된다. 따라서, 외부로부터 상기 제 3 반도체 다이(160)를 향하여 전자파가 침투되는 것이 방지될 수 있다.
상기 제 3 반도체 다이(160)는 상기 기판(110)의 하면에 안착된다. 상기 제 3 반도체 다이(160)는 상기 다수의 제 2 도전성 패턴(113) 중 선택된 어느 하나 또는 그 이상과 전기적으로 연결된다. 이 때, 상기 제 3 반도체 다이(160)와 제 2 도전성 패턴(113) 사이에는 마이크로 범프가 형성되어 둘 사이의 전기적 연결이 이루어질 수 있다. 즉, 상기 제 3 반도체 다이(160)는 플립칩 방식으로 기판(110)에 연결될 수 있다. 또는, 상기 제 3 반도체 다이(160)는 와이어 본딩에 의해 기판(110)에 연결되는 것도 가능하다. 더불어, 상기 제 3 반도체 다이(160) 및 기판(110)의 사이에는 언더필(161)이 충진되어 둘 사이의 물리적/기구적 결합력을 향상시킬 수 있다.
한편, 상기 제 3 반도체 다이(160)는 상기 도전성 범프(150, 155)가 형성된 후에 형성되는 것이 바람직하다. 이는 상기 제 3 반도체 다이(160)가 안착된 이후 언더필(161)이 충진되는데, 이러한 언더필이 상기 도전성 범프(150, 155)가 접속될 영역을 덮는 것을 방지하기 위함이다.
상기 제 1 차폐층(170)은 상기 인캡슐란트(140)의 트렌치(141)를 채우도록 형성된다. 구체적으로, 상기 제 1 차폐층(170)은 상기 제 1 반도체 다이(120) 및 제 2 반도체 다이(130) 사이의 영역에 형성된다. 또한, 상기 제 1 차폐층(170)은 상기 반도체 디바이스(100)의 그라운드용 도전성 패턴에 연결되어 접지되어 있을 수 있다. 따라서, 상기 제 1 차폐층(170)에 의하여 상기 제 1, 2 반도체 다이(120, 130) 사이의 전자파 간섭이 방지될 수 있다.
상기 제 2 차폐층(180)은 상기 반도체 디바이스(100)의 상부 및 측부를 감싸도록 형성된다. 구체적으로, 상기 제 2 차폐층(180)은 상기 인캡슐란트(140)의 상면과 측면, 상기 기판(110)의 측면에 코팅된다. 이 때, 상기 기판(110)의 측면에는 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아가 노출되어 있다. 따라서, 상기 기판(110)의 측면에 형성된 제 2 차폐층(180)은 이러한 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아와 연결되어 접지된다. 따라서, 상기 제 2 차폐층(180)에 의하여 외부로부터 상기 반도체 디바이스(100) 내부로 불필요한 전자파가 침투되는 것이 방지될 수 있다.
이와 같이 하여, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 그라운드용의 제 2 도전성 범프(155), 제 1 차폐층(170) 및 제 2 차폐층(180)을 포함한다. 즉, 접지된 상기 제 2 도전성 범프(155), 제 1 차폐층(170) 및 제 2 차폐층(180)을 통해 불필요한 전자파가 흘러나감으로써 반도체 디바이스(100) 내에서의 전자파 차폐 효과가 증대될 수 있다. 따라서, 본 발명에 따른 반도체 디바이스(100)의 내부로 EMI(Electro Magnetic Interference)와 같은 전자파가 투입되거나, 반도체 다이들(120, 130, 160) 사이의 전자파 간섭이 방지된다.
구체적으로, 접지된 상기 제 2 도전성 범프(155)는 상기 제 3 반도체 다이(160)의 주변을 감싸도록 배치된다. 따라서, 외부로부터 상기 제 3 반도체 다이(160)를 향하여 전자파가 투입되는 것이 방지된다. 또한, 접지된 상기 제 1 차폐층(170)은 상기 제 1, 2 반도체 다이(120, 130) 사이에 개재된다. 따라서, 상기 제 1, 2 반도체 다이(120, 130)로부터 발생된 각각의 전자파들이 서로 간섭되는 것이 방지된다. 더불어, 상기 제 2 차폐층(180)은 상기 반도체 디바이스(100)의 상면 및 측면을 감싸도록 형성된다. 따라서, 외부로부터 상기 반도체 디바이스(100)를 향하여 전자파가 투입되는 것이 방지된다.
결과적으로, 상기 제 1, 2 차폐층(170, 180) 및 제 2 도전성 범프(155)에 의하여 상기 반도체 디바이스(100)와 인접한 또 다른 외부 디바이스에서 발생된 전자파나 상기 반도체 디바이스(100) 내부의 소자들에 의해 발생된 전자파가 차단됨으로써, 상기 반도체 디바이스(100)의 기능 장애 또는 고장이 방지될 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다. 도 2b는 본 발명의 다른 실시예에 따른 반도체 디바이스의 저면을 도시한 평면도이다. 앞선 실시예와 동일한 구성은 동일한 도면부호로 개시되었으며, 이하에서는 앞선 실시예와의 차이점만을 위주로 설명하도록 한다.
도 2a 및 도 2b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 기판(210), 제 1 반도체 다이(120), 제 2 반도체 다이(130), 인캡슐란트(140), 도전성 범프(250), 제 3 반도체 다이(160), 제 1 차폐층(170), 제 2 차폐층(180) 및 제 3 차폐층(290)을 포함한다.
상기 기판(210)은 별도의 인쇄회로기판(PCB) 또는 실리콘 기판으로 형성될 수 있다. 상기 기판(210)은 절연 영역(211), 다수의 제 1 도전성 패턴(212), 다수의 제 2 도전성 패턴(213), 다수의 재배선층(214) 및 다수의 도전성 비아(215)를 포함한다.
한편, 상기 기판(210)의 다수의 제 1, 2 도전성 패턴(212, 213), 재배선층(214) 및 도전성 비아(215) 중 일부는 그라운드 단자에 연결되어 접지될 수 있다. 그리고 후술할 제 1 차폐층(170), 제 2 차폐층(180) 및 제 3 차폐층(290)은 이러한 그라운드용 도전성 패턴(또는 재배선층 또는 도전성 비아)에 연결된다. 따라서, 접지되어 있는 제 1, 2, 3 차폐층(170, 180, 290)에 의하여 불필요한 전자파가 흘러나감으로써 전자파의 유입 및 간섭이 방지된다. 특히, 상기 기판(210)의 측면에는 이후 상기 제 2 차폐층(180)과의 접속이 용이하도록 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아가 노출되는 것이 바람직하다.
상기 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)는 상기 기판(210)의 상면에 안착된다. 이하에서, 상기 제 1, 2 반도체 다이(120, 130)는 편의상 상부 반도체 다이(120, 130)로 정의될 수 있다. 상기 상부 반도체 다이(120, 130)는 상기 기판(210)의 적어도 하나의 제 1 도전성 패턴(212)과 전기적으로 연결된다. 상기 제 1 반도체 다이(120)는 와이어 본딩에 의하여 상기 기판(110)과 연결될 수 있다. 또한, 상기 제 2 반도체 다이(130)는 플립칩 형태로 상기 기판(110)과 연결될 수 있다.
상기 인캡슐란트(140)는 통상의 수지(Resin)로서 형성될 수 있으며, 상기 기판(110)의 상부를 덮도록 형성된다. 즉, 상기 인캡슐란트(140)는 상기 기판(110)의 상면 및 상부 반도체 다이(120, 130)를 완전히 감싸도록 형성된다.
한편, 상기 인캡슐란트(140) 중 상기 제 1 반도체 다이(120)와 제 2 반도체 다이(130) 사이의 경계 영역에는 트렌치(141)가 형성될 수 있다. 그리고 상기 트렌치(141)에는 후술할 제 1 차폐층(170)이 형성된다.
상기 도전성 범프(250)는 상기 기판(210)의 하면에 위치한 제 2 도전성 패턴(213)과 전기적으로 연결된다. 상기 도전성 범프(250)는 상기 반도체 디바이스(200)와 외부 장치와의 전기적 접속 경로를 제공한다. 상기 도전성 범프(250)는 도전성 필러, 카파 필러, 도전성 볼, 솔더 볼 또는 카파 볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 보다 바람직하게는, 상기 외부 도전성 범프(190)는 주석(Sn)과 납(Pb) 성분을 포함한 솔더로서 형성될 수 있다.
상기 도전성 범프(250)는 전기적 신호의 전달 경로가 되는 시그널용 도전성 범프일 수 있다. 다시 말해서, 상기 도전성 범프(250)는 상기 기판(210)의 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아와 전기적으로 절연된다. 즉, 앞선 실시예에서는 도전성 범프가 시그널용 도전성 범프 및 그라운드용 도전성 범프로 구비되었으나, 여기서는 도전성 범프가 시그널용으로만 구비된다.
상기 제 3 반도체 다이(160)는 상기 기판(210)의 하면에 안착된다. 상기 제 3 반도체 다이(160)는 상기 다수의 제 2 도전성 패턴(213) 중 선택된 어느 하나 또는 그 이상과 전기적으로 연결된다. 여기서, 상기 제 3 반도체 다이(160)는 플립칩 방식으로 기판(210)에 연결될 수 있다. 또는, 상기 제 3 반도체 다이(160)는 와이어 본딩에 의해 기판(210)에 연결되는 것도 가능하다. 더불어, 상기 제 3 반도체 다이(160) 및 기판(210)의 사이에는 언더필(161)이 충진되어 둘 사이의 물리적/기구적 결합력을 향상시킬 수 있다.
상기 제 1 차폐층(170)은 상기 인캡슐란트(140)의 트렌치(141)를 채우도록 형성된다. 구체적으로, 상기 제 1 차폐층(170)은 상기 제 1 반도체 다이(120) 및 제 2 반도체 다이(130) 사이의 영역에 형성된다. 또한, 상기 제 1 차폐층(170)은 상기 반도체 디바이스(200)의 그라운드용 도전성 패턴에 연결되어 접지되어 있을 수 있다. 따라서, 상기 제 1 차폐층(170)에 의하여 상기 제 1, 2 반도체 다이(120, 130) 사이의 전자파 간섭이 방지될 수 있다.
상기 제 2 차폐층(180)은 상기 반도체 디바이스(200)의 상부 및 측부를 감싸도록 형성된다. 구체적으로, 상기 제 2 차폐층(180)은 상기 인캡슐란트(140)의 상면과 측면, 상기 기판(210)의 측면에 코팅된다. 이 때, 상기 기판(210)의 측면에는 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아가 노출되어 있다. 따라서, 상기 기판(210)의 측면에 형성된 제 2 차폐층(180)은 이러한 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아와 연결되어 접지된다. 따라서, 상기 제 2 차폐층(180)에 의하여 외부로부터 상기 반도체 디바이스(200) 내부로 불필요한 전자파가 침투되는 것이 방지될 수 있다.
상기 제 3 차폐층(290)은 상기 제 3 반도체 다이(160)를 덮도록 형성된다. 또한, 상기 제 3 차폐층(290)은 상기 언더필(161)도 덮도록 형성될 수 있다. 즉, 상기 제 3 차폐층(290)은 상기 제 3 반도체 다이(160) 및 상기 기판(210) 중 제 3 반도체 다이(160)가 실장된 영역을 덮도록 형성된다. 여기서, 상기 제 3 차폐층(290)은 상기 기판(210)의 그라운드용 도전성 패턴에 전기적으로 연결될 수 있다. 따라서, 상기 제 3 차폐층(290)에 의하여 외부로부터 상기 제 3 반도체 다이(160)를 향하여 전자파가 유입되는 것이 방지된다.
이와 같이 하여, 본 발명의 일 실시예에 따른 반도체 디바이스(200)는 그라운드용의 제 1 차폐층(170), 제 2 차폐층(180) 및 제 3 차폐층(290)을 포함한다. 즉, 접지된 상기 제 1, 2, 3 차폐층(170, 180, 290)에 의하여 불필요한 전자파가 흘러나감으로써, 상기 반도체 디바이스(200) 내에서의 전자파 차폐 효과가 증대될 수 있다. 따라서, 본 발명에 따른 반도체 디바이스(200)의 내부로 전자파가 투입되거나, 반도체 다이들(120, 130, 160) 사이의 전자파 간섭이 방지되어 상기 반도체 디바이스(100)의 기능 장애 또는 고장이 방지될 수 있다.
이하에서는 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순서도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 기판 준비 단계(S10), 상부 반도체 다이 안착 단계(S11), 인캡슐레이션 단계(S12), 도전성 범프 접속 단계(S13), 하부 반도체 다이 안착 단계(S14), 트렌치 형성 단계(S15), 제 1 차폐층 형성 단계(S16), 싱귤레이션 단계(S17)및 제 2 차폐층 형성 단계(S18)를 포함한다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순차 단면도이다. 이하에서는 도 3을 함께 참조하여 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하도록 한다.
도 3 및 도 4a를 참조하면, 기판(110)을 준비하는 기판 준비 단계(S10)가 이루어진다. 상기 기판(110)은 인쇄회로기판(PCB) 또는 실리콘 기판으로 형성된다. 상기 기판(110)은 절연 영역(111), 다수의 제 1 도전성 패턴(112), 다수의 제 2 도전성 패턴(113), 다수의 재배선층(114) 및 다수의 도전성 비아(115)를 포함한다.
여기서, 상기 다수의 제 1, 2 도전성 패턴(112, 113), 재배선층(114) 및 도전성 비아(115) 중 일부는 그라운드 단자에 연결되어 접지될 수 있다. 또한, 이러한 그라운드용 도전성 패턴, 재배선층 및 도전성 비아에는 이후 제 2 도전성 범프(155), 제 1 차폐층(170) 및 제 2 차폐층(180)이 연결된다. 따라서, 접지된 제 2 도전성 범프(155) 및 제 1, 2 차폐층(170, 180)에 의하여 불필요한 전자파가 흘러나감으로써, 전자파의 간섭이나 유입이 방지될 수 있다.
상기 절연 영역(111)은 폴리이미드(PI)와 같은 절연 재질로써 형성될 수 있다. 또한, 상기 제 1 도전성 패턴(112), 제 2 도전성 패턴(113), 재배선층(114) 및 도전성 비아(115)는 구리(Cu)와 같은 도전성 금속으로 이루어질 수 있다. 그러나 이러한 재질로 본 발명의 기판(110)을 한정하는 것은 아니다.
한편, 상기 기판(110)은 도시된 것보다 더 연장되어 형성될 수 있다. 즉, 실질적으로 상기 기판(110)은 도면에 도시된 것보다 그 폭과 길이가 더 연장된 형태로 구비되어 있다. 그리고 이후 상기 기판(110)에 다수의 반도체 다이 등을 접속하고, 이들을 독립된 형태로 분리함으로써 하나의 반도체 디바이스(100)가 완성된다.
도 3 및 도 4b를 참조하면, 상기 기판(110)의 상부에 상부 반도체 다이(120, 130)를 안착하는 상부 반도체 다이 안착 단계(S11)가 이루어진다. 상기 상부 반도체 다이(120, 130)는 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)를 포함할 수 있다. 상기 상부 반도체 다이(120, 130)는 기판(110)의 상면에 형성된 제 1 도전성 패턴(112)에 전기적으로 연결된다.
여기서, 상기 상부 반도체 다이(120, 130)는 상기 제 1 도전성 패턴(112)과 전기적으로 연결되는 도전성 영역(미도시)을 포함한다. 만약, 상기 도전성 영역이 상부를 향하도록 배치된 경우, 상기 제 1 반도체 다이(120)와 같이 금(Au)과 같은 도전성 재질로 형성된 와이어가 구비될 수 있다. 즉, 상기 제 1 반도체 다이(120)는 와이어 본딩에 의하여 상기 제 1 도전성 패턴(112)과 전기적으로 연결된다. 반면, 상기 도전성 영역이 하부를 향하도록 배치된 경우, 상기 도전성 영역과 제 1 도전성 패턴(112) 사이에는 마이크로 범프가 구비될 수 있다. 즉, 상기 제 2 반도체 다이(130)는 플립칩 형태로 상기 기판(110)에 실장되어 제 1 도전성 패턴(112)과 전기적으로 연결되는 것도 가능하다.
도 3 및 도 4c를 참조하면, 상기 기판(110)의 상부를 인캡슐란트(140)로 인캡슐레이션하는 인캡슐레이션 단계(S12)가 이루어진다. 상기 인캡슐란트(140)는 통상의 수지로 형성되며, 상기 기판(110)의 상면 및 상부 반도체 다이(120, 130)를 완전히 감싸도록 형성된다.
도 3 및 도 4d를 참조하면, 상기 기판(110)의 하부에 도전성 범프(150, 155)를 접속하는 도전성 범프 접속 단계(S13)가 이루어진다. 구체적으로, 상기 도전성 범프(150, 155)는 상기 기판(110)의 하면에 형성된 제 2 도전성 패턴(113)과 전기적으로 연결된다. 상기 도전성 범프(150, 155)는 도전성 필러, 카파 필러, 도전성 볼, 솔더 볼 또는 카파 볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 보다 바람직하게는, 상기 도전성 범프(150, 155)는 주석(Sn)과 납(Pb) 성분을 포함한 솔더로서 형성될 수 있다.
상기 도전성 범프(150, 155)는 제 1 도전성 범프(150) 및 제 2 도전성 범프(155)를 포함한다. 상기 제 1 도전성 범프(150)는 전기적 신호의 전달 경로가 되는 시그널용 도전성 범프일 수 있다. 또한, 상기 제 2 도전성 범프(155)는 접지되어 있는 그라운드용 도전성 범프일 수 있다. 즉, 상기 제 2 도전성 범프(155)는 그라운드용 도전성 패턴에 접속되어 있다. 따라서, 상기 제 2 도전성 범프(155)를 통해 불필요한 전자파가 흘러나갈 수 있으므로, 상기 반도체 디바이스(100) 내에서의 전자파 차폐 효과가 향상될 수 있다.
특히, 상기 제 2 도전성 범프(155)는 이후 형성될 제 3 반도체 다이(160)의 주변을 감싸도록 형성된다. 따라서, 외부로부터 상기 제 3 반도체 다이(160)를 향하여 전자파가 유입되는 것이 방지될 수 있다.
도 3 및 도 4e를 참조하면, 상기 기판(110)의 하부에 하부 반도체 다이(160)를 안착시키는 하부 반도체 다이 안착 단계(S14)가 이루어진다. 구체적으로, 상기 하부 반도체 다이(160)는 상기 기판(110)의 하면에 형성된 제 2 도전성 패턴(113)과 전기적으로 연결된다. 한편, 상기 하부 반도체 다이(160)는 앞서 개시된 제 3 반도체 다이와 동일한 구성을 의미한다. 즉, 여기서는 편의상 하부 반도체 다이라고 기재하였으나, 제 3 반도체 다이로 기재하여도 무방하다.
도 3 및 도 4f를 참조하면, 상기 인캡슐란트(140) 중 일부에 트렌치(145)를 형성하는 트렌치 형성 단계(S15)가 이루어진다. 보다 구체적으로, 상기 트렌치(145)는 상기 제 1 반도체 다이(120) 및 제 2 반도체 다이(130) 사이에 형성되는 것이 바람직하다. 상기 트렌치(145)는 레이저 가공 등에 의하여 형성될 수 있다.
도 3 및 도 4g를 참조하면, 상기 트렌치(145)에 제 1 차폐층(170)을 형성하는 제 1 차폐층 형성 단계(S16)가 이루어진다. 즉, 상기 트렌치(145)에 전자파 차폐물질을 채움으로써 제 1 차폐층(170)을 형성한다. 상기 제 1 차폐층(170)은 상기 제 1, 2 반도체 다이(120, 130) 사이에 개재되어 둘 사이를 분리시키도록 형성될 수 있다. 이 때, 상기 제 1 차폐층(170)은 상기 기판(110)의 그라운드용 도전성 패턴과 전기적으로 연결될 수 있다. 따라서, 상기 제 1 차폐층(170)에 의해 상기 제 1, 2 반도체 다이(120, 130)에서 발생한 전자파가 서로 간섭되는 것이 방지된다. 즉, 각각의 반도체 다이에서 발생한 전자파에 의하여 장애가 발생하는 것이 방지될 수 있다.
한편, 상기 전자파 차폐물질은, 예를 들면 금(Au), 은(Ag), 철(Fe), 구리(Cu), 니켈(Ni), 알루미늄(Al), 주석(Sn), 아연(Zn) 등과 같은 금속 물질 또는 전도성 고분자 물질로 이루어질 수 있다. 하지만, 상기의 물질로 본 발명에 따른 전자파 차폐물질을 한정하는 것은 아니며, 도전성을 갖는 물질이라면 무엇이든 가능할 수 있다.
도 3 및 도 4h를 참조하면, 상기 기판(110)을 소잉(sawing)하여 다수의 독립된 반도체 디바이스로 분리하는 싱귤레이션 단계(S17)가 이루어진다. 상기 싱귤레이션 단계(S17)에 의하여 상기 기판(110)에 의하여 서로 연결되어 있던 다수의 디바이스는 낱개의 반도체 디바이스로 분리된다.
특히, 상기 싱귤레이션 단계(S17)에 의하여 상기 기판(110)의 측면으로 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아가 노출될 수 있다. 또한, 상기 기판(110)의 측면은 상기 인캡슐란트(140)의 측면과 동일 평면상에 위치하게 되며, 이후 측면 전체에 걸쳐 제 2 차폐층(180)이 형성된다.
도 3 및 도 4i를 참조하면, 상기 반도체 디바이스(100)의 상면 및 측면에 제 2 차폐층(180)을 형성하는 제 2 차폐층 형성 단계(S18)가 이루어진다. 상기 제 2 차폐층(180)은 상기 반도체 디바이스(100)의 상면 및 측면에 스프레이 또는 스크린 프린팅 공정 등을 이용하여 전자파 차폐물질을 코팅함으로써 이루어진다. 이 때, 상기 기판(110)의 측면에는 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아가 노출되어 있다. 따라서, 상기 기판(110)의 측면에 형성된 제 2 차폐층(180)은 이러한 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아와 연결되어 접지된다. 따라서, 상기 제 2 차폐층(180)에 의하여 외부로부터 상기 반도체 디바이스(100) 내부로 전자파가 투입되는 것이 방지될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순서도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 기판 준비 단계(S20), 상부 반도체 다이 안착 단계(S21), 인캡슐레이션 단계(S22), 도전성 범프 접속 단계(S23), 하부 반도체 다이 안착 단계(S24), 트렌치 형성 단계(S25), 제 1 차폐층 형성 단계(S26), 싱귤레이션 단계(S27) 및 제 2 차폐층 및 제 3 차폐층 형성 단계(S28)를 포함한다.
도 6a 내지 도 6i는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 순차 단면도이다. 이하에서는 도 5를 함께 참조하여 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하도록 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에서는, 기판(210)의 구조 및 상기 제 2 차폐층 및 제 3 차폐층 형성 단계(S28)를 제외하고는 앞선 실시예와 거의 유사하다. 따라서, 이하에서는 앞선 실시예와의 차이점을 위주로 설명하도록 한다.
도 5 및 도 6a를 참조하면, 기판(210)을 준비하는 기판 준비 단계(S20)가 이루어진다. 상기 기판(210)은 인쇄회로기판(PCB) 또는 실리콘 기판으로 형성된다. 상기 기판(210)은 절연 영역(211), 다수의 제 1 도전성 패턴(212), 다수의 제 2 도전성 패턴(213), 다수의 재배선층(214) 및 다수의 도전성 비아(215)를 포함한다.
여기서, 상기 다수의 제 1, 2 도전성 패턴(212, 213), 재배선층(214) 및 도전성 비아(215) 중 일부는 그라운드 단자에 연결되어 접지될 수 있다. 또한, 이러한 그라운드용 도전성 패턴, 재배선층 및 도전성 비아에는 이후 제 1 차폐층(170) 제 2 차폐층(180) 및 제 3 차폐층(290)이 연결된다. 따라서, 접지된 제 1, 2, 3 차폐층(170, 180, 290)에 의하여 불필요한 전자파가 흘러나감으로써, 전자파의 간섭이나 유입이 방지될 수 있다.
한편, 상기 기판(210)은 도시된 것보다 더 연장되어 형성될 수 있다. 즉, 실질적으로 상기 기판(210)은 도면에 도시된 것보다 그 폭과 길이가 더 연장된 형태로 구비되어 있다. 그리고 이후 상기 기판(210)에 다수의 반도체 다이 등을 접속하고, 이들을 독립된 형태로 분리함으로써 하나의 반도체 디바이스(200)가 완성된다.
도 5 및 도 6b를 참조하면, 상기 기판(210)의 상부에 상부 반도체 다이(120, 130)를 안착하는 상부 반도체 다이 안착 단계(S21)가 이루어진다. 상기 상부 반도체 다이(120, 130)는 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)를 포함할 수 있다. 상기 제 1 반도체 다이(120)는 와이어 본딩 방식에 의하여 상기 기판(210)에 실장된다. 또한, 상기 제 2 반도체 다이(130)는 플립칩 방식에 의하여 상기 기판(210)에 실장된다. 상기 상부 반도체 다이(120, 130)는 기판(210)의 상면에 형성된 제 1 도전성 패턴(212)에 전기적으로 연결된다.
도 5 및 도 6c를 참조하면, 상기 기판(210)의 상부를 인캡슐란트(140)로 인캡슐레이션하는 인캡슐레이션 단계(S22)가 이루어진다. 상기 인캡슐란트(140)는 통상의 수지로 형성되며, 상기 기판(210)의 상면 및 상부 반도체 다이(120, 130)를 완전히 감싸도록 형성된다.
도 5 및 도 6d를 참조하면, 상기 기판(210)의 하부에 도전성 범프(250)를 접속하는 도전성 범프 접속 단계(S23)가 이루어진다. 구체적으로, 상기 도전성 범프(250)는 상기 기판(210)의 하면에 형성된 제 2 도전성 패턴(213)과 전기적으로 연결된다.
상기 도전성 범프(250)는 전기적 신호의 전달 경로가 되는 시그널용 도전성 범프일 수 있다. 다시 말해서, 상기 도전성 범프(250)는 상기 기판(210)의 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아와 전기적으로 절연된다. 즉, 앞선 실시예에서는 도전성 범프가 시그널용 도전성 범프 및 그라운드용 도전성 범프로 구비되었으나, 여기서는 도전성 범프가 시그널용으로만 구비된다.
도 5 및 도 6e를 참조하면, 상기 기판(210)의 하부에 하부 반도체 다이(160)를 안착시키는 하부 반도체 다이 안착 단계(S24)가 이루어진다. 구체적으로, 상기 하부 반도체 다이(160)는 상기 기판(210)의 하면에 형성된 제 2 도전성 패턴(213)과 전기적으로 연결된다. 한편, 상기 하부 반도체 다이(160)는 앞서 개시된 제 3 반도체 다이와 동일한 구성을 의미한다. 즉, 여기서는 편의상 하부 반도체 다이라고 기재하였으나, 제 3 반도체 다이로 기재하여도 무방하다.
도 5 및 도 6f를 참조하면, 상기 인캡슐란트(140) 중 일부에 트렌치(145)를 형성하는 트렌치 형성 단계(S25)가 이루어진다. 보다 구체적으로, 상기 트렌치(145)는 상기 제 1 반도체 다이(120) 및 제 2 반도체 다이(130) 사이에 형성되는 것이 바람직하다. 상기 트렌치(145)는 레이저 가공 등에 의하여 형성될 수 있다.
도 5 및 도 6g를 참조하면, 상기 트렌치(145)에 제 1 차폐층(170)을 형성하는 제 1 차폐층 형성 단계(S26)가 이루어진다. 즉, 상기 트렌치(145)에 전자파 차폐물질을 채움으로써 제 1 차폐층(170)을 형성한다. 이 때, 상기 제 1 차폐층(170)은 상기 기판(210)의 그라운드용 도전성 패턴과 전기적으로 연결될 수 있다. 따라서, 상기 제 1 차폐층(170)에 의해 상기 제 1, 2 반도체 다이(120, 130)에서 발생한 전자파가 서로 간섭되는 것이 방지된다.
도 5 및 도 6h를 참조하면, 상기 기판(210)을 소잉(sawing)하여 다수의 독립된 반도체 디바이스로 분리하는 싱귤레이션 단계(S27)가 이루어진다. 상기 싱귤레이션 단계(S27)에 의하여 상기 기판(210)에 의하여 서로 연결되어 있던 다수의 디바이스는 낱개의 반도체 디바이스로 분리된다.
특히, 상기 싱귤레이션 단계(S27)에 의하여 상기 기판(210)의 측면으로 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아가 노출될 수 있다. 또한, 상기 기판(210)의 측면은 상기 인캡슐란트(140)의 측면과 동일 평면상에 위치하게 되며, 이후 측면 전체에 걸쳐 제 2 차폐층(180)이 형성된다.
도 5 및 도 6i를 참조하면, 상기 반도체 디바이스(200)의 상면 및 측면에 제 2 차폐층(180)을 형성하고, 상기 제 3 반도체 다이(160)를 감싸도록 제 3 차폐층(290)을 형성하는 제 2 차폐층 및 제 3 차폐층 형성 단계(S28)가 이루어진다. 여기서, 상기 제 2, 3 차폐층(180, 290)은 상기 전자파 차폐물질을 코팅함으로써 이루어진다. 또한, 상기 제 2 차폐층 및 제 3 차폐층 형성 단계(S28)는, 상기 제 2 차폐층(180)의 형성 이후 제 3 차폐층(290)이 형성되도록 이루어질 수 있다. 물론, 이것으로 본 발명을 한정하는 것은 아니다.
상기 제 2 차폐층(180)은 상기 기판(210)의 측면으로 노출된 그라운드용 도전성 패턴, 재배선층 또는 도전성 비아와 연결되어 접지된다. 따라서, 상기 제 2 차폐층(180)에 의하여 외부로부터 상기 반도체 디바이스(200) 내부로 전자파가 투입되는 것이 방지될 수 있다.
상기 제 3 차폐층(290)은 상기 제 3 반도체 다이(160)를 완전히 감싸도록 형성된다. 또한, 상기 제 3 차폐층(290)은 상기 기판(210)의 그라운드용 도전성 패턴에 전기적으로 연결되어 접지된다. 따라서, 상기 제 3 차폐층(290)에 의하여 외부로부터 상기 제 3 반도체 다이(160)를 향하여 전자파가 유입되는 것이 방지될 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200; 반도체 디바이스 110, 210; 기판
120, 130, 160; 반도체 다이 140; 인캡슐란트
141; 트렌치 150, 155, 250; 도전성 범프
170; 제 1 차폐층 180; 제 2 차폐층
290; 제 3 차폐층

Claims (11)

  1. 기판;
    상기 기판의 상면에 안착되는 제 1 반도체 다이 및 제 2 반도체 다이;
    상기 기판의 상면, 제 1 반도체 다이 및 제 2 반도체 다이를 덮도록 형성되는 인캡슐란트;
    상기 기판의 하면에 안착되는 제 3 반도체 다이; 및
    상기 기판의 하면에 접속된 다수의 도전성 범프;를 포함하고,
    상기 제 3 반도체 다이와 상기 기판의 하면 사이에는 언더필이 형성되며,
    상기 도전성 범프는 제 1 도전성 범프 및 제 2 도전성 범프를 포함하고,
    상기 제 2 도전성 범프는 상기 제 3 반도체 다이의 주변을 감싸도록 형성되며 상기 기판의 그라운드용 도전성 패턴에 직접적으로 접속되어 접지되므로, 상기 제 3 반도체 다이에 전자파가 침투하는 것을 방지하며,
    상기 제 2 도전성 범프의 높이는 상기 제 3 반도체 다이의 높이보다 높게 형성된 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 기판은 상면 및 하면을 통해 노출된 다수의 도전성 패턴과, 상기 기판의 내부에 위치하는 다수의 재배선층 및 도전성 비아를 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 다수의 도전성 패턴, 재배선층 및 도전성 비아 중 일부는 접지된 것을 특징으로 하는 반도체 디바이스.
  4. 제 2 항에 있어서,
    상기 다수의 도전성 패턴, 재배선층 및 도전성 비아 중 일부는 상기 기판의 측면을 통해 노출되는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 인캡슐란트 중 상기 제 1 반도체 다이 및 제 2 반도체 다이 사이의 일부 영역에는 트렌치가 형성되는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 다이 및 제 2 반도체 다이 사이에 개재된 제 1 차폐층; 및
    상기 인캡슐란트의 상면과, 상기 기판과 인캡슐란트의 측면을 감싸도록 형성된 제 2 차폐층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 차폐층 및 제 2 차폐층은 접지된 것을 특징으로 하는 반도체 디바이스.
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 제 3 반도체 다이를 완전히 덮도록 형성된 제 3 차폐층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 제 3 차폐층은 접지된 것을 특징으로 하는 반도체 디바이스.
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