JP2003332377A - フリップチップボンディングのための有機基板 - Google Patents
フリップチップボンディングのための有機基板Info
- Publication number
- JP2003332377A JP2003332377A JP2003009853A JP2003009853A JP2003332377A JP 2003332377 A JP2003332377 A JP 2003332377A JP 2003009853 A JP2003009853 A JP 2003009853A JP 2003009853 A JP2003009853 A JP 2003009853A JP 2003332377 A JP2003332377 A JP 2003332377A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- interstitial
- pad
- points
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Wire Bonding (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】従来のボンディングパッド及びビア構成と比較
して、改善された性能を提供し、従来の設計間隔規則を
維持しながら、改善された配電を実現する。 【解決手段】フリップチップボンディングのための基板
１４は、格子点１１８及び格子間点１４２を有する。基
板１４の表面２４上で格子間点１４２に複数のパッド１
４０が配設される。基板１４内で格子点１１８のみに複
数のビア１２０が配設される。
して、改善された性能を提供し、従来の設計間隔規則を
維持しながら、改善された配電を実現する。 【解決手段】フリップチップボンディングのための基板
１４は、格子点１１８及び格子間点１４２を有する。基
板１４の表面２４上で格子間点１４２に複数のパッド１
４０が配設される。基板１４内で格子点１１８のみに複
数のビア１２０が配設される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージン
グに関し、特に、フリップチップ半導体パッケージのた
めの有機基板に関する。
グに関し、特に、フリップチップ半導体パッケージのた
めの有機基板に関する。
【０００２】
【従来の技術】図１及び図２は、支持基板１４に機械的
及び電気的に接続された半導体ダイ１２を含む半導体パ
ッケージ１０のためのフリップチップボンディングの構
成を示す。ダイ１２の底面１８上の各金属性バンプ１６
は、基板１４の頂面２４上に配設されたダイボンディン
グ領域２２に対応するように配置された各金属性パッド
２０にオーバーラップする。典型的には、金属性バンプ
１６は半田２６によって下側のパッド２０に接続され、
従って、ダイ１２及び基板１４間の直接的な電気的結合
が提供される。
及び電気的に接続された半導体ダイ１２を含む半導体パ
ッケージ１０のためのフリップチップボンディングの構
成を示す。ダイ１２の底面１８上の各金属性バンプ１６
は、基板１４の頂面２４上に配設されたダイボンディン
グ領域２２に対応するように配置された各金属性パッド
２０にオーバーラップする。典型的には、金属性バンプ
１６は半田２６によって下側のパッド２０に接続され、
従って、ダイ１２及び基板１４間の直接的な電気的結合
が提供される。
【０００３】フリップチップボンディング構成１０によ
って提供されるダイ１２及び基板１４間の直接的且つ電
気的な相互接続は、ボンディングワイヤを不要とすると
共に、低抵抗値及び低インダクタンス値をもたらすとい
う利点を有する。従って、フリップチップボンディング
構成は、ワイヤボンディング、テープ自動化ボンディン
グ等の他のボンディング技術に比べて、より良好なダイ
１２に対する双方向の配電及び信号保全性を提供する。
って提供されるダイ１２及び基板１４間の直接的且つ電
気的な相互接続は、ボンディングワイヤを不要とすると
共に、低抵抗値及び低インダクタンス値をもたらすとい
う利点を有する。従って、フリップチップボンディング
構成は、ワイヤボンディング、テープ自動化ボンディン
グ等の他のボンディング技術に比べて、より良好なダイ
１２に対する双方向の配電及び信号保全性を提供する。
【０００４】ダイ１２の底面１８は数百の金属性バンプ
１６を含む場合があり、各金属性バンプは、種々の電気
的信号、コア電力、入力／出力（Ｉ／Ｏ）電力、及びグ
ラウンドのための、ダイ１２に対する双方向の電気的イ
ンターフェイスを提供する。電気的信号、コア電力、及
びグラウンドはダイの内部ロジック回路（図示せず）に
供給される。同様に、Ｉ／Ｏ電力及びグラウンドはダイ
のＩ／Ｏインターフェイス回路（図示せず）、即ち、入
力及び出力ドライバに供給される。
１６を含む場合があり、各金属性バンプは、種々の電気
的信号、コア電力、入力／出力（Ｉ／Ｏ）電力、及びグ
ラウンドのための、ダイ１２に対する双方向の電気的イ
ンターフェイスを提供する。電気的信号、コア電力、及
びグラウンドはダイの内部ロジック回路（図示せず）に
供給される。同様に、Ｉ／Ｏ電力及びグラウンドはダイ
のＩ／Ｏインターフェイス回路（図示せず）、即ち、入
力及び出力ドライバに供給される。
【０００５】金属性（metallic）バンプ１６、及び従っ
て基板１４の頂面２４上の対応のパッド２０は、概ね同
心状の複数の矩形リング（図示せず）の態様で配置され
ると共に、隣接する金属性バンプ／パッド間の電気的短
絡を防止するように互いに離間される。しかしながら、
金属性バンプ１６及びパッド２０は、同心状の矩形リン
グ以外にも種々のパターンに配置可能である。
て基板１４の頂面２４上の対応のパッド２０は、概ね同
心状の複数の矩形リング（図示せず）の態様で配置され
ると共に、隣接する金属性バンプ／パッド間の電気的短
絡を防止するように互いに離間される。しかしながら、
金属性バンプ１６及びパッド２０は、同心状の矩形リン
グ以外にも種々のパターンに配置可能である。
【０００６】基板１４は、多層プリント回路ボード、セ
ラミック基板、或いは他の半導体チップからなることが
できる。典型的には、基板１４の底面３０上のパッド２
８は、例えば半田３２によって、マザーボード３４とし
て言及される他のプリント回路ボードに接合される。基
板１４は、ダイ１２の底面１８上の、多くの場合は密集
度の高い複数の金属性バンプ１６とマザーボード３４上
の密集度の低い複数のパッド（図示せず）との間の機械
的及び電気的インターフェイスを提供する。基板底面３
０上のパッド２８は、マザーボード３４上のパッド（図
示せず）に対応するように配置される。
ラミック基板、或いは他の半導体チップからなることが
できる。典型的には、基板１４の底面３０上のパッド２
８は、例えば半田３２によって、マザーボード３４とし
て言及される他のプリント回路ボードに接合される。基
板１４は、ダイ１２の底面１８上の、多くの場合は密集
度の高い複数の金属性バンプ１６とマザーボード３４上
の密集度の低い複数のパッド（図示せず）との間の機械
的及び電気的インターフェイスを提供する。基板底面３
０上のパッド２８は、マザーボード３４上のパッド（図
示せず）に対応するように配置される。
【０００７】基板１４の種々の層は、集積回路及びプリ
ント回路ボードを製造するために使用される公知のプロ
セスにより形成される。個々の層は、導電性または半導
体材料からなることができる。多くの場合、導電性材料
は金属、例えば、銅系材料からなり、これは、半導体材
料層上にメッキされると共に、パッド及び配線を形成す
るようにフォトリソグラフィによってこの金属を除去す
ることによりパターン化される。マザーボード３４に近
い熱膨張特性を提供すると共に、ボード組み立ての信頼
性を改善するため、有機材料が銅系材料と組み合わされ
る場合は、基板１４は有機基板として言及可能である。
ント回路ボードを製造するために使用される公知のプロ
セスにより形成される。個々の層は、導電性または半導
体材料からなることができる。多くの場合、導電性材料
は金属、例えば、銅系材料からなり、これは、半導体材
料層上にメッキされると共に、パッド及び配線を形成す
るようにフォトリソグラフィによってこの金属を除去す
ることによりパターン化される。マザーボード３４に近
い熱膨張特性を提供すると共に、ボード組み立ての信頼
性を改善するため、有機材料が銅系材料と組み合わされ
る場合は、基板１４は有機基板として言及可能である。
【０００８】配線（図示せず）は、基板１４の頂面２４
または底面３０上でパッド２０、２８を電気的に相互
に、或いは基板１４の種々の層の電気的な相互接続に寄
与する孔であるビア（図示せず）に接続する。例えば、
ビアは、基板１４の単一若しくは複数の層を通してビア
ホールを機械的に若しくはレーザにより穿孔することに
より形成することができる。ビアホールを包囲して各レ
ベルには、導電性材料からなる円形のランド（図示せ
ず）を配設することができる。典型的には、基板の種々
の層上でビアホールを包囲するビアランドが電気的に相
互接続されるように、ビアホールには導電性材料が充填
される。
または底面３０上でパッド２０、２８を電気的に相互
に、或いは基板１４の種々の層の電気的な相互接続に寄
与する孔であるビア（図示せず）に接続する。例えば、
ビアは、基板１４の単一若しくは複数の層を通してビア
ホールを機械的に若しくはレーザにより穿孔することに
より形成することができる。ビアホールを包囲して各レ
ベルには、導電性材料からなる円形のランド（図示せ
ず）を配設することができる。典型的には、基板の種々
の層上でビアホールを包囲するビアランドが電気的に相
互接続されるように、ビアホールには導電性材料が充填
される。
【０００９】ビアは基板１４の底面３０まで貫通すると
共に、パッド２８に接続されることも可能である。従っ
て、基板１４の頂面２４及び底面３０夫々の上のパッド
２０及びパッド２８が、配線及びビアによって互いに接
続される。マザーボード３４上の対応のパッド（図示せ
ず）に、基板１４の底面３０上のパッド２８を半田付け
するため、半田ボール３２が各パッド２８に個々に接続
される。基板１４の底面３０上のパッド２８に接続され
た半田ボール３２は、ボールグリッドアレイ３６と総称
される。
共に、パッド２８に接続されることも可能である。従っ
て、基板１４の頂面２４及び底面３０夫々の上のパッド
２０及びパッド２８が、配線及びビアによって互いに接
続される。マザーボード３４上の対応のパッド（図示せ
ず）に、基板１４の底面３０上のパッド２８を半田付け
するため、半田ボール３２が各パッド２８に個々に接続
される。基板１４の底面３０上のパッド２８に接続され
た半田ボール３２は、ボールグリッドアレイ３６と総称
される。
【００１０】基板１４の設計時に種々の電気的特性が考
慮され、これらには、ダイ１２に対する双方向の電力及
びグラウンド接続を行う部分の低ＤＣ抵抗及び低ＡＣイ
ンダクタンスを維持すること、及びクロストークや電気
的短絡の可能性を最小化するように、配線（図示せ
ず）、パッド２０、２８、及びビアランド（図示せず）
の各部材間に広い間隔を維持すること、が含まれる。ダ
イ１２のための配電に関し、コア電力配電のための基板
１４の頂面２４上のパッド２０と、電力を実際に消費す
るロジック回路との間の距離は、できる限り短くすべき
である。
慮され、これらには、ダイ１２に対する双方向の電力及
びグラウンド接続を行う部分の低ＤＣ抵抗及び低ＡＣイ
ンダクタンスを維持すること、及びクロストークや電気
的短絡の可能性を最小化するように、配線（図示せ
ず）、パッド２０、２８、及びビアランド（図示せず）
の各部材間に広い間隔を維持すること、が含まれる。ダ
イ１２のための配電に関し、コア電力配電のための基板
１４の頂面２４上のパッド２０と、電力を実際に消費す
るロジック回路との間の距離は、できる限り短くすべき
である。
【００１１】近年、多くの半導体パッケージが、Ｃ４フ
リップチップボンディング技術を使用して設計されてい
る。図３は代表的なＣ４ボンディング技術パッド配列３
８を示す平面図である。更に図１及び図２を参照して説
明すると、Ｃ４ボンディング技術は、基板１４の頂面２
４上のダイボンディング領域２２内にエリアアレイとし
て配列されたパッド４０を使用し、これらは互いにピッ
チ「Ｐ」だけ離間される。図３において、パッド４０は
格子点４１（１行及び１列に沿ったものだけに符号を付
してある）に配置され、ここで、各格子点４１は各パッ
ド４０の中心点の下に位置する。
リップチップボンディング技術を使用して設計されてい
る。図３は代表的なＣ４ボンディング技術パッド配列３
８を示す平面図である。更に図１及び図２を参照して説
明すると、Ｃ４ボンディング技術は、基板１４の頂面２
４上のダイボンディング領域２２内にエリアアレイとし
て配列されたパッド４０を使用し、これらは互いにピッ
チ「Ｐ」だけ離間される。図３において、パッド４０は
格子点４１（１行及び１列に沿ったものだけに符号を付
してある）に配置され、ここで、各格子点４１は各パッ
ド４０の中心点の下に位置する。
【００１２】図３において、ダイのエッジに隣接するパ
ッド４０の上側の２行４２、４４は、ダイ１２に対して
双方向に種々の電気的信号の転送を行う信号パッド４６
の行である。ダイのエッジ４８に隣接するパッド４０の
上側の２行４２、４４が信号パッド４６を含むのは、ダ
イ１２内のロジック回路の大部分がダイのエッジ４８に
近接して配設されると共に、基板１４の頂面２４上の信
号配線（図示せず）が典型的にはダイボンディング領域
２２の外側に引き回されるからである。
ッド４０の上側の２行４２、４４は、ダイ１２に対して
双方向に種々の電気的信号の転送を行う信号パッド４６
の行である。ダイのエッジ４８に隣接するパッド４０の
上側の２行４２、４４が信号パッド４６を含むのは、ダ
イ１２内のロジック回路の大部分がダイのエッジ４８に
近接して配設されると共に、基板１４の頂面２４上の信
号配線（図示せず）が典型的にはダイボンディング領域
２２の外側に引き回されるからである。
【００１３】ダイのエッジ４８から数えて、パッド４０
の第３及び第４の行５０、５２は、ダイ１２内のロジッ
ク回路に対して電力を転送するためのコア電力パッド５
４、ダイ１２内のＩ／Ｏインターフェイスに対して電力
を転送するためのＩ／Ｏ電力パッド５６、及びダイに対
するグラウンド接続を提供するためのグラウンドパッド
５８を含む。ダイのエッジ４８から数えて、パッド４０
の第５及び第６の行６０、６２は、再び信号パッド４６
の行となる。パッド４０の第７及び第８の行６４、６６
は、コア電力パッド５４及びグラウンドパッド５８であ
る。
の第３及び第４の行５０、５２は、ダイ１２内のロジッ
ク回路に対して電力を転送するためのコア電力パッド５
４、ダイ１２内のＩ／Ｏインターフェイスに対して電力
を転送するためのＩ／Ｏ電力パッド５６、及びダイに対
するグラウンド接続を提供するためのグラウンドパッド
５８を含む。ダイのエッジ４８から数えて、パッド４０
の第５及び第６の行６０、６２は、再び信号パッド４６
の行となる。パッド４０の第７及び第８の行６４、６６
は、コア電力パッド５４及びグラウンドパッド５８であ
る。
【００１４】従って、電力及びグラウンドパッド５４、
５８は夫々信号パッド４６と混ざり合う。これにより、
電力及びグラウンドパッド５４、５８がダイのエッジか
ら３乃至４行より離れて配設されるような状態が多数の
信号パッド４６によりもたらされた場合に発生する問題
を回避するようにする。図３の上側左手コーナ、上側右
手コーナ、及び底部の３つのドット６８は、パッド配列
３８内に含まれるパッド４０の数及び間隔が、これらの
方向において基板１４の頂面２４に沿って変更可能であ
ることを示している。
５８は夫々信号パッド４６と混ざり合う。これにより、
電力及びグラウンドパッド５４、５８がダイのエッジか
ら３乃至４行より離れて配設されるような状態が多数の
信号パッド４６によりもたらされた場合に発生する問題
を回避するようにする。図３の上側左手コーナ、上側右
手コーナ、及び底部の３つのドット６８は、パッド配列
３８内に含まれるパッド４０の数及び間隔が、これらの
方向において基板１４の頂面２４に沿って変更可能であ
ることを示している。
【００１５】図３は、ロジック回路が配設されたと仮定
されるダイのエッジ４８と、コア電力パッド５４及びＩ
／Ｏ電力パッド５６との間の最大距離の例を示す。ダイ
のエッジ及びコア電力パッド間の最大距離は約３．３５
４ｐ（３．３５４×ｐ）で、ここで、ｐは隣接パッド４
０の中心点間のピッチ若しくは距離である。また、ダイ
のエッジ及びＩ／Ｏ電力パッド間の最大距離は約４．２
７２ｐ（４．２７２×ｐ）である。ｐが０．２５ｍｍの
場合、ダイのエッジ及びコア電力パッド間の距離は約
０．８３８５ｍｍに到達し、ダイのエッジ及びＩ／Ｏ電
力パッド間の距離は約１．０６８ｍｍに到達する。これ
らの距離は、増大したＤＣ抵抗及びＡＣインダクタンス
値をもたらす可能性がある。
されるダイのエッジ４８と、コア電力パッド５４及びＩ
／Ｏ電力パッド５６との間の最大距離の例を示す。ダイ
のエッジ及びコア電力パッド間の最大距離は約３．３５
４ｐ（３．３５４×ｐ）で、ここで、ｐは隣接パッド４
０の中心点間のピッチ若しくは距離である。また、ダイ
のエッジ及びＩ／Ｏ電力パッド間の最大距離は約４．２
７２ｐ（４．２７２×ｐ）である。ｐが０．２５ｍｍの
場合、ダイのエッジ及びコア電力パッド間の距離は約
０．８３８５ｍｍに到達し、ダイのエッジ及びＩ／Ｏ電
力パッド間の距離は約１．０６８ｍｍに到達する。これ
らの距離は、増大したＤＣ抵抗及びＡＣインダクタンス
値をもたらす可能性がある。
【００１６】図４は図３図示のパッド４０に接続された
ビア７０の下側層を示す平面図である。ビア７０もま
た、基板１４の頂面２４より下の層に対して、電気的信
号、コア電力、Ｉ／Ｏ電力、及びグラウンド電位を送る
ために使用される。各ビア７０は内側の円７３によって
示されたビアホール７２を含み、ビアホール７２は、第
２の同心状の円７５によって示されるようにリング状ビ
アランド７４によって包囲される。各下側層内のビア７
０は、基板１４の頂面上の格子点４１において、対応の
パッド４０の直下に配設され、即ち、パッド−オン−ビ
ア構造を利用する。
ビア７０の下側層を示す平面図である。ビア７０もま
た、基板１４の頂面２４より下の層に対して、電気的信
号、コア電力、Ｉ／Ｏ電力、及びグラウンド電位を送る
ために使用される。各ビア７０は内側の円７３によって
示されたビアホール７２を含み、ビアホール７２は、第
２の同心状の円７５によって示されるようにリング状ビ
アランド７４によって包囲される。各下側層内のビア７
０は、基板１４の頂面上の格子点４１において、対応の
パッド４０の直下に配設され、即ち、パッド−オン−ビ
ア構造を利用する。
【００１７】従って、ダイのエッジ４８に隣接するビア
７０の上側の２行７６、７８は、種々の電気的信号の転
送を行う信号ビア８０の行である。ダイのエッジ４８か
ら数えて、ビア７０の第３及び第４の行８２、８４は、
コア電力ビア８６、Ｉ／Ｏ電力ビア８８、及びグラウン
ドビア９０を含む。ダイのエッジ４８から数えて、ビア
７０の第５及び第６の行９２、９４は、再び信号ビア８
０の行となる。ビア７０の第７及び第８の行９６、９８
は、コア電力ビア８６及びグラウンドビア９０である。
図４の上側左手コーナ、上側右手コーナ、及び底部の３
つのドット６８は、ビア７０の配列内に含まれるビア７
０の数及び間隔が、これらの方向において各層に沿って
変更可能であることを示している。
７０の上側の２行７６、７８は、種々の電気的信号の転
送を行う信号ビア８０の行である。ダイのエッジ４８か
ら数えて、ビア７０の第３及び第４の行８２、８４は、
コア電力ビア８６、Ｉ／Ｏ電力ビア８８、及びグラウン
ドビア９０を含む。ダイのエッジ４８から数えて、ビア
７０の第５及び第６の行９２、９４は、再び信号ビア８
０の行となる。ビア７０の第７及び第８の行９６、９８
は、コア電力ビア８６及びグラウンドビア９０である。
図４の上側左手コーナ、上側右手コーナ、及び底部の３
つのドット６８は、ビア７０の配列内に含まれるビア７
０の数及び間隔が、これらの方向において各層に沿って
変更可能であることを示している。
【００１８】図５は図３図示のパッド配列３８に基づく
他のＣ４ボンディング構成パッド配列１００を示す平面
図である。ここで、追加のコア電力パッド５４及び追加
のグラウンドパッド５８が、格子間点１０６において、
コア電力パッド１０２の列及びグラウンドパッド１０４
の列として交互に配置される（１行及び１列に沿ったも
のだけに符号を付してある）。各格子間点１０６は４つ
の隣接格子点４１の間の中心点である。図３と同様に、
図５は、信号パッド４６、コア電力パッド５４、Ｉ／Ｏ
電力パッド５６、及びグラウンドパッド５８を含む。図
５の上側左手コーナ、上側右手コーナ、及び底部の３つ
のドット６８は、パッド配列１００内に含まれるパッド
４０の数及び間隔が、これらの方向において基板１４の
頂面２４に沿って変更可能であることを示している。
他のＣ４ボンディング構成パッド配列１００を示す平面
図である。ここで、追加のコア電力パッド５４及び追加
のグラウンドパッド５８が、格子間点１０６において、
コア電力パッド１０２の列及びグラウンドパッド１０４
の列として交互に配置される（１行及び１列に沿ったも
のだけに符号を付してある）。各格子間点１０６は４つ
の隣接格子点４１の間の中心点である。図３と同様に、
図５は、信号パッド４６、コア電力パッド５４、Ｉ／Ｏ
電力パッド５６、及びグラウンドパッド５８を含む。図
５の上側左手コーナ、上側右手コーナ、及び底部の３つ
のドット６８は、パッド配列１００内に含まれるパッド
４０の数及び間隔が、これらの方向において基板１４の
頂面２４に沿って変更可能であることを示している。
【００１９】図５図示のように、コア電力パッド５４
と、おそらくダイのエッジ４８に近接して配設されるダ
イのロジック回路との間の最大距離は、たった約１．８
０３ｐ（１．８０３×ｐ）である。ｐが０．２５ｍｍの
場合、コア電力パッド及びロジック回路間の距離は約
０．４５０８ｍｍとなる。従って、格子間点１０６にコ
ア電力パッド５４及びグラウンドパッド５８を追加する
ことにより、図５図示のパッド配列１００は、図３図示
のパッド配列３８と比較して、改善された配電性能を提
供する。
と、おそらくダイのエッジ４８に近接して配設されるダ
イのロジック回路との間の最大距離は、たった約１．８
０３ｐ（１．８０３×ｐ）である。ｐが０．２５ｍｍの
場合、コア電力パッド及びロジック回路間の距離は約
０．４５０８ｍｍとなる。従って、格子間点１０６にコ
ア電力パッド５４及びグラウンドパッド５８を追加する
ことにより、図５図示のパッド配列１００は、図３図示
のパッド配列３８と比較して、改善された配電性能を提
供する。
【００２０】図３及び図４図示のＣ４ボンディング構成
と同様に、図５図示のＣ４ボンディング構成は、図６で
提供される下側層の平面図に示すようなパッド−オン−
ビア構造を利用する。ここでも、信号ビア８０、コア電
力ビア８６、Ｉ／Ｏ電力ビア８８、及びグラウンドビア
９０が、基板１４の頂面２４より下の層に対して、電気
的信号、コア電力、Ｉ／Ｏ電力、及びグラウンド電位を
送るために使用される。図６の上側左手コーナ、上側右
手コーナ、及び底部の３つのドット６８は、このビア配
列内に含まれるビアの数及び間隔が、これらの方向にお
いて各層に沿って変更可能であることを示している。
と同様に、図５図示のＣ４ボンディング構成は、図６で
提供される下側層の平面図に示すようなパッド−オン−
ビア構造を利用する。ここでも、信号ビア８０、コア電
力ビア８６、Ｉ／Ｏ電力ビア８８、及びグラウンドビア
９０が、基板１４の頂面２４より下の層に対して、電気
的信号、コア電力、Ｉ／Ｏ電力、及びグラウンド電位を
送るために使用される。図６の上側左手コーナ、上側右
手コーナ、及び底部の３つのドット６８は、このビア配
列内に含まれるビアの数及び間隔が、これらの方向にお
いて各層に沿って変更可能であることを示している。
【００２１】図６図示のＣ４ボンディング構成に関連す
る１つの問題は、隣接ビア間の最小ピッチがたった約
０．７０７ｐ（０．７０７×ｐ）、即ち、ｐが０．２５
ｍｍの場合に約０．１７６７ｍｍとなることである。こ
のビア間のピッチは、図４図示のＣ４ボンディング構成
よりも小さい。ビアピッチが小さいと、下記のように、
ビア間に配線（図示せず）通す場合に懸念が生じる。
る１つの問題は、隣接ビア間の最小ピッチがたった約
０．７０７ｐ（０．７０７×ｐ）、即ち、ｐが０．２５
ｍｍの場合に約０．１７６７ｍｍとなることである。こ
のビア間のピッチは、図４図示のＣ４ボンディング構成
よりも小さい。ビアピッチが小さいと、下記のように、
ビア間に配線（図示せず）通す場合に懸念が生じる。
【００２２】半導体パッケージングの設計において、隣
接金属性領域同士の配置を制限し、従って半導体デバイ
ス内にショート回路及び／またはオープン回路が発生し
ないようにするため、プロセス設計ルールが使用され
る。プロセス設計ルール値は、少なくとも部分的に、基
板１４の金属性層を形成する際に使用されるフォトリソ
グラフィ及び／またはエッチング技術の精度における固
有の制限に基づいて決定される。
接金属性領域同士の配置を制限し、従って半導体デバイ
ス内にショート回路及び／またはオープン回路が発生し
ないようにするため、プロセス設計ルールが使用され
る。プロセス設計ルール値は、少なくとも部分的に、基
板１４の金属性層を形成する際に使用されるフォトリソ
グラフィ及び／またはエッチング技術の精度における固
有の制限に基づいて決定される。
【００２３】図７は、図３及び図４図示のＣ４ボンディ
ング構成のために、２つの隣接ビア７０間に通される２
つの信号配線１０８を示す拡大平面図である。図７図示
のように、ビアランド７４の直径が約０．１１ｍｍで、
プロセス設計ルールが２８μｍの場合、２８μｍ配線幅
を有する２つの配線１０８は、隣接金属間に２８μｍス
ペースを残すようにビア７０間を通すことができる。
ング構成のために、２つの隣接ビア７０間に通される２
つの信号配線１０８を示す拡大平面図である。図７図示
のように、ビアランド７４の直径が約０．１１ｍｍで、
プロセス設計ルールが２８μｍの場合、２８μｍ配線幅
を有する２つの配線１０８は、隣接金属間に２８μｍス
ペースを残すようにビア７０間を通すことができる。
【００２４】図８は、図５及び図６図示のＣ４ボンディ
ング技術構成のために、２つの隣接ビア７０間に通され
る信号配線１１０を示す拡大平面図である。ここで、図
７とは対照的に、１本の配線１１０だけをビア７０間に
通すことができる。また、図８においては、２８μｍの
代わりに、約２２μｍという、より微細な設計間隔値が
要求される。
ング技術構成のために、２つの隣接ビア７０間に通され
る信号配線１１０を示す拡大平面図である。ここで、図
７とは対照的に、１本の配線１１０だけをビア７０間に
通すことができる。また、図８においては、２８μｍの
代わりに、約２２μｍという、より微細な設計間隔値が
要求される。
【００２５】このため、図５、図６、及び図８図示のＣ
４ボンディング構成が使用される場合、より多くの層及
びより微細な設計間隔ルールが必要となり、これらは基
板１４全体のコストを増加させる。従って、より多くの
層及びより微細な設計間隔ルールが必要となって基板全
体のコストを増加させることのないように、コア電力パ
ッド５４及びダイのロジック回路間の距離を減少させる
必要がある。
４ボンディング構成が使用される場合、より多くの層及
びより微細な設計間隔ルールが必要となり、これらは基
板１４全体のコストを増加させる。従って、より多くの
層及びより微細な設計間隔ルールが必要となって基板全
体のコストを増加させることのないように、コア電力パ
ッド５４及びダイのロジック回路間の距離を減少させる
必要がある。
【００２６】
【発明が解決しようとする課題】本発明は、従来のボン
ディングパッド及びビア構成と比較して、改善された性
能を提供し、従来の設計間隔規則を維持しながら、改善
された配電を実現することを目的とする。
ディングパッド及びビア構成と比較して、改善された性
能を提供し、従来の設計間隔規則を維持しながら、改善
された配電を実現することを目的とする。
【００２７】
【課題を解決するための手段】本発明のある視点におい
て、格子点及び格子間点を有する基板が提供される。前
記基板は、前記基板の表面上で前記格子点及び前記格子
間点とに配設された複数のパッドと、前記基板内で、前
記格子点に配設されるとともに前記格子間点の少なくと
も一部には配設されないように形成された複数のビア
と、を含む。
て、格子点及び格子間点を有する基板が提供される。前
記基板は、前記基板の表面上で前記格子点及び前記格子
間点とに配設された複数のパッドと、前記基板内で、前
記格子点に配設されるとともに前記格子間点の少なくと
も一部には配設されないように形成された複数のビア
と、を含む。
【００２８】本発明の別の視点において、ダイエッジを
有する半導体ダイと、前記半導体ダイに接続されると共
に格子点及び格子間点を有する基板と、を含む半導体パ
ッケージが提供される。前記基板は、前記基板の表面上
で前記格子点及び前記格子間点とに配設された複数のパ
ッドと、前記基板内で、前記格子点に配設されるととも
に前記格子間点の少なくとも一部には配設されないよう
に形成された複数のビアと、を含む。
有する半導体ダイと、前記半導体ダイに接続されると共
に格子点及び格子間点を有する基板と、を含む半導体パ
ッケージが提供される。前記基板は、前記基板の表面上
で前記格子点及び前記格子間点とに配設された複数のパ
ッドと、前記基板内で、前記格子点に配設されるととも
に前記格子間点の少なくとも一部には配設されないよう
に形成された複数のビアと、を含む。
【００２９】本発明の別の視点において、格子点及び格
子間点を有する基板内に複数のビアを配設すると共に、
前記基板の表面上に複数のパッド配設するための方法が
提供される。前記方法は、前記基板の前記表面上で格子
間点にパッドを配設する工程と、前記基板内で格子点の
みにビアを配設する工程と、を含む。
子間点を有する基板内に複数のビアを配設すると共に、
前記基板の表面上に複数のパッド配設するための方法が
提供される。前記方法は、前記基板の前記表面上で格子
間点にパッドを配設する工程と、前記基板内で格子点の
みにビアを配設する工程と、を含む。
【００３０】更に、本発明の実施の形態には種々の段階
の発明が含まれており、開示される複数の構成要件にお
ける適宜な組み合わせにより種々の発明が抽出され得
る。例えば、実施の形態に示される全構成要件から幾つ
かの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
の発明が含まれており、開示される複数の構成要件にお
ける適宜な組み合わせにより種々の発明が抽出され得
る。例えば、実施の形態に示される全構成要件から幾つ
かの構成要件が省略されることで発明が抽出された場
合、その抽出された発明を実施する場合には省略部分が
周知慣用技術で適宜補われるものである。
【００３１】
【発明の実施の形態】図９は本発明の代表的な実施の形
態に係る基板１４の頂面２４上のダイボンディング領域
２２を示す平面図である。図１０は対応の下側ビア層を
示す平面図である。図９は格子点１１８に配置されたパ
ッド１１６の垂直な列１１４を示す（１行及び１列に沿
ったものだけに符号を付してある）。
態に係る基板１４の頂面２４上のダイボンディング領域
２２を示す平面図である。図１０は対応の下側ビア層を
示す平面図である。図９は格子点１１８に配置されたパ
ッド１１６の垂直な列１１４を示す（１行及び１列に沿
ったものだけに符号を付してある）。
【００３２】格子点に配置されたパッド１１６は、同様
に格子点１１８に配置されたビア１２０（１行及び１列
に沿ったものだけに符号を付してある）に電気的に接続
される。ビア１２０は、図１０図示のように、基板１４
の下側の層を貫通する。ビア１２０上のパッド１１６は
「パッド−オン−ビア」として言及されると共に、３つ
の同心状の円１２２によって示される。下側のビア１２
０のないパッド１４０が格子間点１４２に配置され（１
行及び１列に沿ったものだけに符号を付してある）、こ
れらは単一の円によって示される。
に格子点１１８に配置されたビア１２０（１行及び１列
に沿ったものだけに符号を付してある）に電気的に接続
される。ビア１２０は、図１０図示のように、基板１４
の下側の層を貫通する。ビア１２０上のパッド１１６は
「パッド−オン−ビア」として言及されると共に、３つ
の同心状の円１２２によって示される。下側のビア１２
０のないパッド１４０が格子間点１４２に配置され（１
行及び１列に沿ったものだけに符号を付してある）、こ
れらは単一の円によって示される。
【００３３】図９図示の代表的な実施の形態において、
ダイのエッジ４８に隣接するパッド−オン−ビアの上側
の２行１２４、１２６は、ダイ１２に対して双方向に種
々の電気的信号の転送を行う信号パッド４６の行であ
る。ダイのエッジ４８から数えて、パッド−オン−ビア
１１６の第３及び第４の行１２８、１３０は、ダイ１２
内のロジック回路に対して電力を転送するためのコア電
力パッド５４、ダイ１２内のＩ／Ｏインターフェイスに
対して電力を転送するためのＩ／Ｏ電力パッド５６、及
びダイ１２に対するグラウンド接続を提供するためのグ
ラウンドパッド５８を含む。ダイのエッジ４８から数え
て、パッド−オン−ビア１１６の第５及び第６の行１３
２、１３４は、再び信号パッド４６の行となる。パッド
−オン−ビア１１６の第７及び第８の行１３６、１３８
は、コア電力パッド５４及びグラウンドパッド５８であ
る。
ダイのエッジ４８に隣接するパッド−オン−ビアの上側
の２行１２４、１２６は、ダイ１２に対して双方向に種
々の電気的信号の転送を行う信号パッド４６の行であ
る。ダイのエッジ４８から数えて、パッド−オン−ビア
１１６の第３及び第４の行１２８、１３０は、ダイ１２
内のロジック回路に対して電力を転送するためのコア電
力パッド５４、ダイ１２内のＩ／Ｏインターフェイスに
対して電力を転送するためのＩ／Ｏ電力パッド５６、及
びダイ１２に対するグラウンド接続を提供するためのグ
ラウンドパッド５８を含む。ダイのエッジ４８から数え
て、パッド−オン−ビア１１６の第５及び第６の行１３
２、１３４は、再び信号パッド４６の行となる。パッド
−オン−ビア１１６の第７及び第８の行１３６、１３８
は、コア電力パッド５４及びグラウンドパッド５８であ
る。
【００３４】図９図示のパッド配列１１２はまた、格子
間点１４２に配置された、下側のビア１２０のないパッ
ド１４０の垂直な列１３９を含む（１行及び１列に沿っ
たものだけに符号を付してある）。パッド１４０は、コ
ア電力パッド５４若しくはグラウンドパッド５８とする
ことができる。図９図示のように、下側のビア１２０の
ないパッド１４０の幾つかは、広い配線１４４により電
気的に相互接続される。また、下側のビア１２０のない
パッド１４０の幾つかは、広い配線１４６若しくは３角
形状の金属性層１４８のいずれかにより、パッド−オン
−ビア１１６に電気的に相互接続される。
間点１４２に配置された、下側のビア１２０のないパッ
ド１４０の垂直な列１３９を含む（１行及び１列に沿っ
たものだけに符号を付してある）。パッド１４０は、コ
ア電力パッド５４若しくはグラウンドパッド５８とする
ことができる。図９図示のように、下側のビア１２０の
ないパッド１４０の幾つかは、広い配線１４４により電
気的に相互接続される。また、下側のビア１２０のない
パッド１４０の幾つかは、広い配線１４６若しくは３角
形状の金属性層１４８のいずれかにより、パッド−オン
−ビア１１６に電気的に相互接続される。
【００３５】この構成により、コア電力及びグラウンド
が、ビア１２０を介して基板１４の下側層に至ることが
できる。図９の上側左手コーナ、上側右手コーナ、及び
底部の３つのドット６８は、パッド配列１１２内に含ま
れるパッド１１６の数及び間隔が、これらの方向におい
て基板１４の頂面２４に沿って変更可能であることを示
している。
が、ビア１２０を介して基板１４の下側層に至ることが
できる。図９の上側左手コーナ、上側右手コーナ、及び
底部の３つのドット６８は、パッド配列１１２内に含ま
れるパッド１１６の数及び間隔が、これらの方向におい
て基板１４の頂面２４に沿って変更可能であることを示
している。
【００３６】換言すれば、格子点１１８に配置されたパ
ッド１１６及び格子間１４２点に配置されたパッド１４
０は、例えば、次のような態様で配設することができ
る。即ち、格子間点１４２に配設された少なくとも１つ
のコア電力パッド５４が、格子点１１８に配設されたパ
ッド１１６に電気的に結合される。格子間点１４２に配
設された少なくとも１つのグラウンドパッド５８が、格
子点１１８に配設されたパッド１１６に電気的に結合さ
れる。格子間点１４２に配設された少なくとも１つのコ
ア電力パッド５４が、格子間点１４２に配設された他の
コア電力パッド５４に配線１４４により電気的に結合さ
れる。格子間点１４２に配設された少なくとも１つのグ
ラウンドパッド５８が、格子間点１４２に配設された他
のグラウンドパッド５８に配線１４４により電気的に結
合される。
ッド１１６及び格子間１４２点に配置されたパッド１４
０は、例えば、次のような態様で配設することができ
る。即ち、格子間点１４２に配設された少なくとも１つ
のコア電力パッド５４が、格子点１１８に配設されたパ
ッド１１６に電気的に結合される。格子間点１４２に配
設された少なくとも１つのグラウンドパッド５８が、格
子点１１８に配設されたパッド１１６に電気的に結合さ
れる。格子間点１４２に配設された少なくとも１つのコ
ア電力パッド５４が、格子間点１４２に配設された他の
コア電力パッド５４に配線１４４により電気的に結合さ
れる。格子間点１４２に配設された少なくとも１つのグ
ラウンドパッド５８が、格子間点１４２に配設された他
のグラウンドパッド５８に配線１４４により電気的に結
合される。
【００３７】更に、図１０を参照して説明すると、基板
１４の頂面２４の下にビア１２０が配設され、これらは
パッド−オン−ビア１１６が配設された格子点１１８の
下のビア配列１４９として配置される（１行及び１列に
沿ったものだけに符号を付してある）。ここでも、格子
点１１８に配置されたビア１２０が、基板１４の頂面２
４より下の層に対して、電気的信号、コア電力、Ｉ／Ｏ
電力、及びグラウンド電位を送るために使用される。各
ビアホール７２は内側の円７３によって示され、ビアホ
ール７２は、第２の同心状の円７５によって示されるよ
うにリング状ビアランド７４によって包囲される。
１４の頂面２４の下にビア１２０が配設され、これらは
パッド−オン−ビア１１６が配設された格子点１１８の
下のビア配列１４９として配置される（１行及び１列に
沿ったものだけに符号を付してある）。ここでも、格子
点１１８に配置されたビア１２０が、基板１４の頂面２
４より下の層に対して、電気的信号、コア電力、Ｉ／Ｏ
電力、及びグラウンド電位を送るために使用される。各
ビアホール７２は内側の円７３によって示され、ビアホ
ール７２は、第２の同心状の円７５によって示されるよ
うにリング状ビアランド７４によって包囲される。
【００３８】図１０図示の代表的な実施の形態におい
て、ダイのエッジ４８に隣接したビアの上側の２行１５
０、１５２は、種々の電気的信号の転送を行う信号ビア
８０の行である。ダイのエッジから数えて、ビアの第３
及び第４の行１５４、１５６は、コア電力ビア８６、Ｉ
／Ｏ電力ビア８８、及びグラウンドビア９０を含む。ダ
イのエッジから数えて、ビアの第５及び第６の行１５
８、１６０は、再び信号ビア８０の行となる。ビア１２
０の第７及び第８の行１６２、１６４は、コア電力ビア
８６及びグラウンドビア９０である。図１０の上側左手
コーナ、上側右手コーナ、及び底部の３つのドット６８
は、ビア配列１４９内に含まれるビア１２０の数及び間
隔が、これらの方向において各層に沿って変更可能であ
ることを示している。
て、ダイのエッジ４８に隣接したビアの上側の２行１５
０、１５２は、種々の電気的信号の転送を行う信号ビア
８０の行である。ダイのエッジから数えて、ビアの第３
及び第４の行１５４、１５６は、コア電力ビア８６、Ｉ
／Ｏ電力ビア８８、及びグラウンドビア９０を含む。ダ
イのエッジから数えて、ビアの第５及び第６の行１５
８、１６０は、再び信号ビア８０の行となる。ビア１２
０の第７及び第８の行１６２、１６４は、コア電力ビア
８６及びグラウンドビア９０である。図１０の上側左手
コーナ、上側右手コーナ、及び底部の３つのドット６８
は、ビア配列１４９内に含まれるビア１２０の数及び間
隔が、これらの方向において各層に沿って変更可能であ
ることを示している。
【００３９】更に図１及び図２を参照して説明すると、
操作中、ダイ１２は基板１４の頂面２４に機械的に接続
され、これは、例えば、ダイ１２の底面１８上の金属バ
ンプ（図示せず）を、基板１４の頂面２４のダイボンデ
ィング領域２２内に配設されたパッド２０に対して半田
付けすることにより行われる。基板１４の底面３０はマ
ザーボード３４に機械的に接続することができ、これ
は、例えば、基板１４の底面３０上のパッド２８を、マ
ザーボード３４上のパッド（図示せず）に対して半田付
けすることにより行われる。
操作中、ダイ１２は基板１４の頂面２４に機械的に接続
され、これは、例えば、ダイ１２の底面１８上の金属バ
ンプ（図示せず）を、基板１４の頂面２４のダイボンデ
ィング領域２２内に配設されたパッド２０に対して半田
付けすることにより行われる。基板１４の底面３０はマ
ザーボード３４に機械的に接続することができ、これ
は、例えば、基板１４の底面３０上のパッド２８を、マ
ザーボード３４上のパッド（図示せず）に対して半田付
けすることにより行われる。
【００４０】ダイ１２、基板１４、及びマザーボード３
４は電気的に相互接続されるため、電気的信号、コア電
力、Ｉ／Ｏ電力、及びグラウンドが、基板の頂面２４及
び底面３０上のパッド２０、２８及び基板のビア１２０
によって、基板１４を通して、ダイの内部回路、即ち、
ロジック回路及びＩ／Ｏ回路に対して双方向に電気的に
結合することができる。
４は電気的に相互接続されるため、電気的信号、コア電
力、Ｉ／Ｏ電力、及びグラウンドが、基板の頂面２４及
び底面３０上のパッド２０、２８及び基板のビア１２０
によって、基板１４を通して、ダイの内部回路、即ち、
ロジック回路及びＩ／Ｏ回路に対して双方向に電気的に
結合することができる。
【００４１】本発明の実施の形態は、コア電力、Ｉ／Ｏ
電力、及びグラウンドのパッド５４、５６、５８と、ダ
イのエッジ４８の近傍に配設されたロジック回路との間
の距離を削減できるという利点を有する。本発明の実施
の形態はまた、図４及び図７図示のビア間隔を維持し、
従って、少なくとも２つの配線１０８を隣接ビアランド
７４間に通せるようにすることができると共に、基板１
４全体のコストを増加させる追加の層及びより狭い設計
間隔を不必要とする。更に、本発明の実施の形態は、コ
ア電力及びグラウンドの配電のための広い配線１４４を
提供し、これらはＤＣ抵抗及びＡＣインダクタンスを低
減させる。
電力、及びグラウンドのパッド５４、５６、５８と、ダ
イのエッジ４８の近傍に配設されたロジック回路との間
の距離を削減できるという利点を有する。本発明の実施
の形態はまた、図４及び図７図示のビア間隔を維持し、
従って、少なくとも２つの配線１０８を隣接ビアランド
７４間に通せるようにすることができると共に、基板１
４全体のコストを増加させる追加の層及びより狭い設計
間隔を不必要とする。更に、本発明の実施の形態は、コ
ア電力及びグラウンドの配電のための広い配線１４４を
提供し、これらはＤＣ抵抗及びＡＣインダクタンスを低
減させる。
【００４２】従って、本発明の実施の形態は、図３乃至
図８図示のＣ４ボンディングパッド及びビア構成と比較
して、改善された性能を提供する。その結果、本発明の
実施の形態は、従来の設計間隔規則を維持しながら、改
善された配電を実現することができる。
図８図示のＣ４ボンディングパッド及びビア構成と比較
して、改善された性能を提供する。その結果、本発明の
実施の形態は、従来の設計間隔規則を維持しながら、改
善された配電を実現することができる。
【００４３】本発明の思想の範疇において、当業者であ
れば、各種の変更例及び修正例に想到し得るものであ
り、それら変更例及び修正例についても本発明の範囲に
属するものと了解される。
れば、各種の変更例及び修正例に想到し得るものであ
り、それら変更例及び修正例についても本発明の範囲に
属するものと了解される。
【００４４】
【発明の効果】本発明によれば、従来のボンディングパ
ッド及びビア構成と比較して、改善された性能を提供
し、従来の設計間隔規則を維持しながら、改善された配
電を実現することができる。
ッド及びビア構成と比較して、改善された性能を提供
し、従来の設計間隔規則を維持しながら、改善された配
電を実現することができる。
【図面の簡単な説明】
【図１】従来のフリップチップボンディングの構成を示
す斜視図である。
す斜視図である。
【図２】基板に半田付けされたダイを示す側面図であ
る。
る。
【図３】従来のパッド配列を示す平面図であり、ここで
パッドは各格子点に配置される。
パッドは各格子点に配置される。
【図４】従来のビア配列を示す平面図であり、ここでビ
アは各格子点に配置される。
アは各格子点に配置される。
【図５】従来のパッド配列を示す平面図であり、ここで
パッドは各格子点及び各格子間点に配置される。
パッドは各格子点及び各格子間点に配置される。
【図６】従来のビア配列を示す平面図であり、ここでビ
アは各格子点及び各格子間点に配置される。
アは各格子点及び各格子間点に配置される。
【図７】図４図示のビア配列に従う２つのビア及び２つ
の配線を示す平面図である。
の配線を示す平面図である。
【図８】図６図示のビア配列に従う２つのビア及び１つ
の配線を示す平面図である。
の配線を示す平面図である。
【図９】本発明の代表的な実施の形態に係るパッド配列
を示す平面図である。
を示す平面図である。
【図１０】本発明の代表的な実施の形態に係るビア配列
を示す平面図である。
を示す平面図である。
１０…半導体パッケージ、１２…半導体ダイ、１４…支
持基板、１６…金属性バンプ、２０…金属性パッド、２
２…ダイボンディング領域、２６…半田、２８…パッ
ド、３２…半田、３４…マザーボード、４６…信号パッ
ド、４８…ダイのエッジ、５４…コア電力パッド、５６
…Ｉ／Ｏ電力パッド、５８…グラウンドパッド、７０…
ビア、７２…ビアホール、８０…信号ビア、８６…コア
電力ビア、８８…Ｉ／Ｏ電力ビア、９０…グラウンドビ
ア、１０８、１１０…信号配線、１１６…パッド、１１
８…格子点、１２０…ビア、１４０…パッド、１４２…
格子間点、１４４、１４６…広い配線、１４８…３角形
状の金属性層１４８。
持基板、１６…金属性バンプ、２０…金属性パッド、２
２…ダイボンディング領域、２６…半田、２８…パッ
ド、３２…半田、３４…マザーボード、４６…信号パッ
ド、４８…ダイのエッジ、５４…コア電力パッド、５６
…Ｉ／Ｏ電力パッド、５８…グラウンドパッド、７０…
ビア、７２…ビアホール、８０…信号ビア、８６…コア
電力ビア、８８…Ｉ／Ｏ電力ビア、９０…グラウンドビ
ア、１０８、１１０…信号配線、１１６…パッド、１１
８…格子点、１２０…ビア、１４０…パッド、１４２…
格子間点、１４４、１４６…広い配線、１４８…３角形
状の金属性層１４８。
Claims (21)
- 【請求項１】格子点及び格子間点を有する基板であっ
て、 前記基板の表面上で前記格子点及び前記格子間点とに配
設された複数のパッドと、 前記基板内で、前記格子点に配設されるとともに前記格
子間点の少なくとも一部には配設されないように形成さ
れた複数のビアと、を具備することを特徴とする基板。 - 【請求項２】前記基板はダイエッジを有する半導体ダイ
に相互接続するためのものであり、前記複数のパッド
は、前記表面上で前記ダイエッジに隣接する格子間点に
配設されることを特徴とする請求項１に記載の基板。 - 【請求項３】前記半導体ダイに対して電気的信号を電気
的に結合するため、前記表面上で前記格子間点よりも前
記ダイエッジに近い格子点に配設された少なくとも１つ
の信号パッドを更に具備することを特徴とする請求項２
に記載の基板。 - 【請求項４】各ビアは格子点に配設されたパッドに電気
的に結合されることを特徴とする請求項１に記載の基
板。 - 【請求項５】前記格子間点に配設された前記パッドはコ
ア電力パッド若しくはグラウンドパッドであることを特
徴とする請求項１に記載の基板。 - 【請求項６】格子間点に配設された少なくとも１つのコ
ア電力パッドは、格子点に配設されたパッドに電気的に
結合されることを特徴とする請求項５に記載の基板。 - 【請求項７】格子間点に配設された少なくとも１つのグ
ラウンドパッドは、格子点に配設されたパッドに電気的
に結合されることを特徴とする請求項５に記載の基板。 - 【請求項８】格子間点に配設された少なくとも１つのコ
ア電力パッドは、格子間点に配設された他のコア電力パ
ッドに配線により電気的に結合されることを特徴とする
請求項５に記載の基板。 - 【請求項９】格子間点に配設された少なくとも１つのグ
ラウンドパッドは、格子間点に配設された他のグラウン
ドパッドに配線により電気的に結合されることを特徴と
する請求項５に記載の基板。 - 【請求項１０】隣接ビア間を通される少なくとも２つの
信号配線を更に具備することを特徴とする請求項１に記
載の基板。 - 【請求項１１】ダイエッジを有する半導体ダイと、 格子点及び格子間点を有すると共に前記半導体ダイに接
続された基板と、 を具備し、前記基板は、 前記基板の表面上で前記格子点及び前記格子間点とに配
設された複数のパッドと、 前記基板内で、前記格子点に配設されるとともに前記格
子間点の少なくとも一部には配設されないように形成さ
れた複数のビアと、を具備することを特徴とする半導体
パッケージ。 - 【請求項１２】前記複数のパッドは、前記表面上で前記
ダイエッジに隣接する格子間点に配設されることを特徴
とする請求項１１に記載の半導体パッケージ。 - 【請求項１３】前記半導体ダイに対して電気的信号を電
気的に結合するため、前記表面上で前記格子間点よりも
前記ダイエッジに近い格子点に配設された少なくとも１
つの信号パッドを更に具備することを特徴とする請求項
１１に記載の半導体パッケージ。 - 【請求項１４】前記格子間点に配設された前記パッドは
コア電力パッド若しくはグラウンドパッドであることを
特徴とする請求項１１に記載の半導体パッケージ。 - 【請求項１５】格子間点に配設された少なくとも１つの
コア電力パッドは、格子点に配設されたパッドに電気的
に結合されることを特徴とする請求項１４に記載の半導
体パッケージ。 - 【請求項１６】格子間点に配設された少なくとも１つの
グラウンドパッドは、格子点に配設されたパッドに電気
的に結合されることを特徴とする請求項１４に記載の半
導体パッケージ。 - 【請求項１７】格子間点に配設された少なくとも１つの
コア電力パッドは、格子間点に配設された他のコア電力
パッドに配線により電気的に結合されることを特徴とす
る請求項１４に記載の半導体パッケージ。 - 【請求項１８】格子間点に配設された少なくとも１つの
グラウンドパッドは、格子間点に配設された他のグラウ
ンドパッドに配線により電気的に結合されることを特徴
とする請求項１４に記載の半導体パッケージ。 - 【請求項１９】隣接ビア間を通される少なくとも２つの
信号配線を更に具備することを特徴とする請求項１１に
記載の半導体パッケージ。 - 【請求項２０】前記基板内で、前記格子間点には前記ビ
アが形成されていないことを特徴とする請求項１に記載
の基板。 - 【請求項２１】前記基板内で、前記格子間点には前記ビ
アが形成されていないことを特徴とする請求項１１に記
載の半導体パッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/141,685 US6768206B2 (en) | 2002-05-07 | 2002-05-07 | Organic substrate for flip chip bonding |
| US10/141,685 | 2002-05-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003332377A true JP2003332377A (ja) | 2003-11-21 |
| JP3730625B2 JP3730625B2 (ja) | 2006-01-05 |
Family
ID=29249820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003009853A Expired - Fee Related JP3730625B2 (ja) | 2002-05-07 | 2003-01-17 | フリップチップボンディングのための有機基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6768206B2 (ja) |
| EP (1) | EP1361612B1 (ja) |
| JP (1) | JP3730625B2 (ja) |
| DE (1) | DE60323003D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013111194A1 (ja) * | 2012-01-27 | 2013-08-01 | パナソニック株式会社 | 多層プリント基板 |
| KR102254166B1 (ko) * | 2019-12-27 | 2021-05-20 | 주식회사 텔레칩스 | 볼 그리드 어레이 인쇄회로기판 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4170137B2 (ja) * | 2003-04-24 | 2008-10-22 | 新光電気工業株式会社 | 配線基板及び電子部品実装構造 |
| US7105926B2 (en) * | 2003-11-24 | 2006-09-12 | Lsi Logic Corporation | Routing scheme for differential pairs in flip chip substrates |
| US7057284B2 (en) * | 2004-08-12 | 2006-06-06 | Texas Instruments Incorporated | Fine pitch low-cost flip chip substrate |
| US7081672B1 (en) * | 2005-03-07 | 2006-07-25 | Lsi Logic Corporation | Substrate via layout to improve bias humidity testing reliability |
| US7368667B2 (en) * | 2005-08-10 | 2008-05-06 | Alcatel | Using rows/columns of micro-vias to create PCB routing channels in BGA interconnect grid (micro-via channels) |
| US7671450B2 (en) * | 2007-12-17 | 2010-03-02 | Agere Systems Inc. | Integrated circuit package for high-speed signals |
| US8186051B2 (en) | 2008-03-28 | 2012-05-29 | Intel Corporation | Method for fabricating package substrate and die spacer layers having a ceramic backbone |
| US8552563B2 (en) | 2009-04-07 | 2013-10-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional semiconductor architecture |
| US8561004B2 (en) * | 2010-02-04 | 2013-10-15 | Advanced Micro Devices, Inc. | Ring power gating with distributed currents using non-linear contact placements |
| US8338948B2 (en) | 2010-06-30 | 2012-12-25 | International Business Machines Corporation | Ball grid array with improved single-ended and differential signal performance |
| EP2503594A1 (en) * | 2011-03-21 | 2012-09-26 | Dialog Semiconductor GmbH | Signal routing optimized IC package ball/pad layout |
| US9955605B2 (en) * | 2016-03-30 | 2018-04-24 | Intel Corporation | Hardware interface with space-efficient cell pattern |
| US11398415B2 (en) * | 2018-09-19 | 2022-07-26 | Intel Corporation | Stacked through-silicon vias for multi-device packages |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917229A (en) * | 1994-02-08 | 1999-06-29 | Prolinx Labs Corporation | Programmable/reprogrammable printed circuit board using fuse and/or antifuse as interconnect |
| JPH07245343A (ja) | 1994-03-03 | 1995-09-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3412942B2 (ja) * | 1995-01-11 | 2003-06-03 | 株式会社東芝 | 半導体装置 |
| KR970053805A (ko) | 1995-12-04 | 1997-07-31 | 김광호 | 반도체 메모리 장치의 파워라인 배치방법 |
| JPH09199587A (ja) | 1996-01-12 | 1997-07-31 | Nec Corp | 半導体装置 |
| US5763947A (en) * | 1996-01-31 | 1998-06-09 | International Business Machines Corporation | Integrated circuit chip package having configurable contacts and a removable connector |
| US5889326A (en) | 1996-02-27 | 1999-03-30 | Nec Corporation | Structure for bonding semiconductor device to substrate |
| JP3504421B2 (ja) | 1996-03-12 | 2004-03-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5686764A (en) | 1996-03-20 | 1997-11-11 | Lsi Logic Corporation | Flip chip package with reduced number of package layers |
| US6160705A (en) * | 1997-05-09 | 2000-12-12 | Texas Instruments Incorporated | Ball grid array package and method using enhanced power and ground distribution circuitry |
| US5959348A (en) | 1997-08-18 | 1999-09-28 | International Business Machines Corporation | Construction of PBGA substrate for flip chip packing |
| US6031258A (en) | 1998-03-06 | 2000-02-29 | S3 Incorporated | High DC current stagger power/ground pad |
| US6323118B1 (en) | 1998-07-13 | 2001-11-27 | Taiwan Semiconductor For Manufacturing Company | Borderless dual damascene contact |
| US6084779A (en) | 1998-10-02 | 2000-07-04 | Sigrity, Inc. | Ground and power patches on printed circuit board signal planes in the areas of integrated circuit chips |
| US6166441A (en) | 1998-11-12 | 2000-12-26 | Intel Corporation | Method of forming a via overlap |
| DE19908428C2 (de) | 1999-02-26 | 2000-12-07 | Siemens Ag | Halbleiterspeicheranordnung mit Bitleitungs-Twist |
| US6140710A (en) * | 1999-05-05 | 2000-10-31 | Lucent Technologies Inc. | Power and ground and signal layout for higher density integrated circuit connections with flip-chip bonding |
| US6177732B1 (en) | 1999-05-27 | 2001-01-23 | Intel Corporation | Multi-layer organic land grid array to minimize via inductance |
| US6037677A (en) * | 1999-05-28 | 2000-03-14 | International Business Machines Corporation | Dual-pitch perimeter flip-chip footprint for high integration asics |
| JP2000349191A (ja) * | 1999-06-04 | 2000-12-15 | Toshiba Corp | 半導体装置および配線回路装置 |
| US6207476B1 (en) * | 1999-06-10 | 2001-03-27 | Vlsi Technology, Inc. | Methods of packaging an integrated circuit and methods of forming an integrated circuit package |
| US6150729A (en) * | 1999-07-01 | 2000-11-21 | Lsi Logic Corporation | Routing density enhancement for semiconductor BGA packages and printed wiring boards |
| US6340631B1 (en) | 2000-05-31 | 2002-01-22 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for laying out wide metal lines with embedded contacts/vias |
| US6542377B1 (en) * | 2000-06-28 | 2003-04-01 | Dell Products L.P. | Printed circuit assembly having conductive pad array with in-line via placement |
-
2002
- 2002-05-07 US US10/141,685 patent/US6768206B2/en not_active Expired - Lifetime
-
2003
- 2003-01-17 JP JP2003009853A patent/JP3730625B2/ja not_active Expired - Fee Related
- 2003-01-30 DE DE60323003T patent/DE60323003D1/de not_active Expired - Lifetime
- 2003-01-30 EP EP03002079A patent/EP1361612B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013111194A1 (ja) * | 2012-01-27 | 2013-08-01 | パナソニック株式会社 | 多層プリント基板 |
| JPWO2013111194A1 (ja) * | 2012-01-27 | 2015-05-11 | パナソニックＩｐマネジメント株式会社 | 多層プリント基板 |
| US9549459B2 (en) | 2012-01-27 | 2017-01-17 | Panasonic Intellectual Property Management Co., Ltd. | Multilayer printed circuit board |
| KR102254166B1 (ko) * | 2019-12-27 | 2021-05-20 | 주식회사 텔레칩스 | 볼 그리드 어레이 인쇄회로기판 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3730625B2 (ja) | 2006-01-05 |
| EP1361612A2 (en) | 2003-11-12 |
| EP1361612A3 (en) | 2006-05-17 |
| DE60323003D1 (de) | 2008-10-02 |
| US20030209807A1 (en) | 2003-11-13 |
| US6768206B2 (en) | 2004-07-27 |
| EP1361612B1 (en) | 2008-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10134663B2 (en) | Semiconductor device | |
| US11088064B2 (en) | Fine pitch copper pillar package and method | |
| US9177899B2 (en) | Semiconductor package and method for fabricating base for semiconductor package | |
| US7230332B2 (en) | Chip package with embedded component | |
| US7253526B2 (en) | Semiconductor packaging substrate and method of producing the same | |
| US20120013003A1 (en) | Bga package with traces for plating pads under the chip | |
| JP3730625B2 (ja) | フリップチップボンディングのための有機基板 | |
| KR20060079754A (ko) | 반도체 패키지용 칩 패드가 라우트된 리드 프레임 | |
| JPWO2009048154A1 (ja) | 半導体装置及びその設計方法 | |
| KR20120104387A (ko) | 비아 트레이스 연결을 갖는 회로 보드 및 그 제조 방법 | |
| JP2002299512A (ja) | 半導体装置及びその製造方法 | |
| KR20240017393A (ko) | 반도체 장치 및 이의 제조 방법 | |
| US7271495B2 (en) | Chip bond layout for chip carrier for flip chip applications | |
| KR20020016867A (ko) | 라우팅층에 대한 신호 라인수를 최대화하기 위한 가변피치 콘택 어레이를 가진 집적 회로 다이 및/또는 패키지 | |
| JP4494249B2 (ja) | 半導体装置 | |
| JP2007520888A (ja) | 回路基板のための経路指定密度を増大する方法及びそのような回路基板 | |
| JP5282005B2 (ja) | マルチチップモジュール | |
| JP2004221600A (ja) | 突出した（ｒａｉｓｅｄ）ハンダ・ボール・パッドを備えるボール・グリッド・アレイ・パッケージ構造 | |
| JP2009071157A (ja) | 配線基板及びその製造方法ならびに半導体装置 | |
| KR102647476B1 (ko) | 패키지 구조물들 내의 전원 접지의 배열 | |
| KR100732123B1 (ko) | 고밀도 플립-칩 상호접속 | |
| JP6105773B2 (ja) | 半導体装置 | |
| CN116190342A (zh) | 半导体封装 | |
| JP2006319237A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050412 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050613 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050712 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050907 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050912 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051004 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051006 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081014 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131014 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |