JP3412942B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、例えば半導体素子の
能動素子面を基板に向けて接続するフリップチップ接続
方式の半導体装置に関する。
能動素子面を基板に向けて接続するフリップチップ接続
方式の半導体装置に関する。
【０００２】
【従来の技術】この種のフリップチップ接続の場合、半
導体チップの能動素子面に低融点金属からなる複数の突
起電極（以下、バンプと称す）を形成し、これらバンプ
が形成された面を基板の所定の位置に合わせ、この後、
これらバンプを溶して一度に基板に接続する。Ｐｂ、Ｓ
ｎを主成分とするハンダ合金に代表されるような低融点
金属をバンプとして使用する場合、熱サイクルによって
バンプと半導体チップとの接続部やバンプと基板との接
続部が疲労し破壊する。この理由は、半導体チップと基
板との熱膨張係数が相違するためと考えられている。こ
の疲労破壊が発生する位置は、半導体チップの中央、正
確にはチップ上の前バンプの重心から離れた位置、特に
半導体チップのコーナー部や最外周部が多いことが知ら
れている。そこで、この疲労破壊の影響を減少するた
め、例えば半導体チップのコーナー部のバンプを取り除
いたり、コーナー部に電気的に機能しないダミーバンプ
を配置したり、コーナー部に位置するバンプを他の部分
のバンプより大きくする等の工夫がなされていた。
導体チップの能動素子面に低融点金属からなる複数の突
起電極（以下、バンプと称す）を形成し、これらバンプ
が形成された面を基板の所定の位置に合わせ、この後、
これらバンプを溶して一度に基板に接続する。Ｐｂ、Ｓ
ｎを主成分とするハンダ合金に代表されるような低融点
金属をバンプとして使用する場合、熱サイクルによって
バンプと半導体チップとの接続部やバンプと基板との接
続部が疲労し破壊する。この理由は、半導体チップと基
板との熱膨張係数が相違するためと考えられている。こ
の疲労破壊が発生する位置は、半導体チップの中央、正
確にはチップ上の前バンプの重心から離れた位置、特に
半導体チップのコーナー部や最外周部が多いことが知ら
れている。そこで、この疲労破壊の影響を減少するた
め、例えば半導体チップのコーナー部のバンプを取り除
いたり、コーナー部に電気的に機能しないダミーバンプ
を配置したり、コーナー部に位置するバンプを他の部分
のバンプより大きくする等の工夫がなされていた。
【０００３】
【発明が解決しようとする課題】しかし、上記のような
対策を施した場合、半導体チップが微細化されたり、多
ピン化の必要が生じた場合、バンプの数が不足するため
対応することができず、コーナー部のバンプも他の部分
のバンプと同様の設計を余儀無くされる可能性が大き
い。特に、電気的に機能しないダミーバンプは多ピン化
を阻害するだけであるため、使用しないことが望まし
い。このため、半導体チップの微細化や多ピン化とバン
プの不良発生の低減とを調和させ、半導体チップの長期
信頼性を確保することが困難となっている。
対策を施した場合、半導体チップが微細化されたり、多
ピン化の必要が生じた場合、バンプの数が不足するため
対応することができず、コーナー部のバンプも他の部分
のバンプと同様の設計を余儀無くされる可能性が大き
い。特に、電気的に機能しないダミーバンプは多ピン化
を阻害するだけであるため、使用しないことが望まし
い。このため、半導体チップの微細化や多ピン化とバン
プの不良発生の低減とを調和させ、半導体チップの長期
信頼性を確保することが困難となっている。
【０００４】さらに、半導体チップの多ビット化に伴
い、複数の出力端に同時に発生するスイッチング・ノイ
ズが問題となっている。このスイッチング・ノイズは主
として、出力バッファの出力端とバンプとを接続する配
線のインダクタンス、及び出力バッファの電源端子とバ
ンプとを接続する配線のインダクタンスが原因となって
発生する。このスイッチング・ノイズは半導体チップの
動作が高速化された場合、一層大きな問題となるため、
スイッチング・ノイズの低減が望まれている。
い、複数の出力端に同時に発生するスイッチング・ノイ
ズが問題となっている。このスイッチング・ノイズは主
として、出力バッファの出力端とバンプとを接続する配
線のインダクタンス、及び出力バッファの電源端子とバ
ンプとを接続する配線のインダクタンスが原因となって
発生する。このスイッチング・ノイズは半導体チップの
動作が高速化された場合、一層大きな問題となるため、
スイッチング・ノイズの低減が望まれている。
【０００５】この発明は、上記課題を解決するものであ
り、その目的とするところは、半導体チップの微細化や
多ピン化に容易に対応することが可能であるとともに、
スイッチング・ノイズを低減でき、しかも、長期信頼性
を確保し得る半導体装置を提供しようとするものであ
る。
り、その目的とするところは、半導体チップの微細化や
多ピン化に容易に対応することが可能であるとともに、
スイッチング・ノイズを低減でき、しかも、長期信頼性
を確保し得る半導体装置を提供しようとするものであ
る。
【０００６】
【課題を解決するための手段】この発明の半導体装置
は、能動素子が形成され、複数のコーナー部を有する周
辺部を持つ半導体チップと、前記半導体チップ内に配置
された電源配線と、前記半導体チップ内に配置された信
号配線と、前記半導体チップの周辺部の表面に沿って配
置され、前記半導体チップを基板に接続するための複数
の突起電極とを具備し、前記複数の突起電極のうち前記
コーナー部に形成された突起電極は前記電源配線に接続
され、前記コーナー部以外に形成された突起電極は前記
信号配線に接続される。
は、能動素子が形成され、複数のコーナー部を有する周
辺部を持つ半導体チップと、前記半導体チップ内に配置
された電源配線と、前記半導体チップ内に配置された信
号配線と、前記半導体チップの周辺部の表面に沿って配
置され、前記半導体チップを基板に接続するための複数
の突起電極とを具備し、前記複数の突起電極のうち前記
コーナー部に形成された突起電極は前記電源配線に接続
され、前記コーナー部以外に形成された突起電極は前記
信号配線に接続される。
【０００７】また、この発明の半導体装置は、能動素子
が形成され、複数のコーナー部を有する周辺部を持つ半
導体チップと、前記半導体チップ内に配置された電源配
線と、前記半導体チップ内に配置された信号配線と、前
記半導体チップの表面に亘って行及び列方向に配置さ
れ、前記半導体チップを基板に接続するため使用される
複数の突起電極とを具備し、前記複数の突起電極のうち
前記コーナー部に形成された突起電極は前記電源配線に
接続され、前記周辺部のコーナー部以外に形成された突
起電極は前記信号配線に接続される。
が形成され、複数のコーナー部を有する周辺部を持つ半
導体チップと、前記半導体チップ内に配置された電源配
線と、前記半導体チップ内に配置された信号配線と、前
記半導体チップの表面に亘って行及び列方向に配置さ
れ、前記半導体チップを基板に接続するため使用される
複数の突起電極とを具備し、前記複数の突起電極のうち
前記コーナー部に形成された突起電極は前記電源配線に
接続され、前記周辺部のコーナー部以外に形成された突
起電極は前記信号配線に接続される。
【０００８】さらに、本発明の半導体装置において、突
起電極の前記コーナー部に位置する３つは、前記電源配
線に接続される。前記突起電極の前記コーナー部から少
なくとも３番目までは、前記電源配線に接続される。前
記コーナー部に配置された突起電極は、インダクタンス
を低減するため前記電源配線に並列接続される。前記半
導体チップ内に配置された接地配線をさらに有し、前記
電源配線と接地配線は前記半導体チップの周辺に沿って
配置され、前記コーナー部に形成された突起電極は、前
記電源配線及び接地配線の一方に接続される。
起電極の前記コーナー部に位置する３つは、前記電源配
線に接続される。前記突起電極の前記コーナー部から少
なくとも３番目までは、前記電源配線に接続される。前
記コーナー部に配置された突起電極は、インダクタンス
を低減するため前記電源配線に並列接続される。前記半
導体チップ内に配置された接地配線をさらに有し、前記
電源配線と接地配線は前記半導体チップの周辺に沿って
配置され、前記コーナー部に形成された突起電極は、前
記電源配線及び接地配線の一方に接続される。
【０００９】さらに、前記信号配線は、出力バッファの
出力端に接続される。 また、前記突起電極は、低融点金
属により形成されている。
出力端に接続される。 また、前記突起電極は、低融点金
属により形成されている。
【００１０】さらに、前記電源配線に接続される複数の
前記突起電極は、３×３のマトリクスパターンに配置さ
れる。
前記突起電極は、３×３のマトリクスパターンに配置さ
れる。
【００１１】また、本発明の半導体装置は、能動素子が
形成され、複数のコーナー部を有する周辺部を持つ半導
体チップと、前記半導体チップ内に配置された第１の電
源配線と、前記半導体チップ内に配置された第２の電源
配線と、前記半導体チップ内に配置された信号配線と、
前記半導体チップの１つのコーナー部の表面に配置さ
れ、前記第１、第２の電源配線に交互に接続され、前記
半導体チップを基板に接続するための複数の突起電極か
らなる第１の突起電極群と、前記半導体チップの前記コ
ーナー部以外の表面に配置され、前記信号配線に接続さ
れた複数の突起電極からなる第２の突起電極群とを具備
している。
形成され、複数のコーナー部を有する周辺部を持つ半導
体チップと、前記半導体チップ内に配置された第１の電
源配線と、前記半導体チップ内に配置された第２の電源
配線と、前記半導体チップ内に配置された信号配線と、
前記半導体チップの１つのコーナー部の表面に配置さ
れ、前記第１、第２の電源配線に交互に接続され、前記
半導体チップを基板に接続するための複数の突起電極か
らなる第１の突起電極群と、前記半導体チップの前記コ
ーナー部以外の表面に配置され、前記信号配線に接続さ
れた複数の突起電極からなる第２の突起電極群とを具備
している。
【００１２】本発明において、前記第１の突起電極群の
前記コーナー部から３番目までの突起電極は、前記第
１、第２の電源配線に接続される。前記電源配線に接続
される前記第１の突起電極群の突起電極は、３×３のマ
トリクスパターンに配置される。
前記コーナー部から３番目までの突起電極は、前記第
１、第２の電源配線に接続される。前記電源配線に接続
される前記第１の突起電極群の突起電極は、３×３のマ
トリクスパターンに配置される。
【００１３】さらに、本発明において、前記第１、第２
の突起電極群の突起電極は、低融点金属により形成され
ている。前記第１の電源配線は接地配線であり、前記第
２の電源配線は高電位配線であり、前記第１、第２の電
源配線は、前記半導体チップの周辺に沿って配置され、
前記コーナー部に形成された突起電極は、前記第１、第
２の電源配線に接続される。
の突起電極群の突起電極は、低融点金属により形成され
ている。前記第１の電源配線は接地配線であり、前記第
２の電源配線は高電位配線であり、前記第１、第２の電
源配線は、前記半導体チップの周辺に沿って配置され、
前記コーナー部に形成された突起電極は、前記第１、第
２の電源配線に接続される。
【００１４】
【作用】前述したように、突起電極の疲労破壊が発生す
る位置は、半導体チップの中央から離れた位置、特に半
導体素子のコーナー部や最外周部が多い。こうした場所
に位置する突起電極を信号系の出力端、特に、クロック
信号系の出力端として使用した場合、この突起電極が破
壊すると半導体素子は致命的な動作不良に陥る虞があ
る。また、この突起電極が破壊するまでに至らないにし
ても、欠陥が生じている場合、半導体素子やシステムの
信頼性が低下することとなる。
る位置は、半導体チップの中央から離れた位置、特に半
導体素子のコーナー部や最外周部が多い。こうした場所
に位置する突起電極を信号系の出力端、特に、クロック
信号系の出力端として使用した場合、この突起電極が破
壊すると半導体素子は致命的な動作不良に陥る虞があ
る。また、この突起電極が破壊するまでに至らないにし
ても、欠陥が生じている場合、半導体素子やシステムの
信頼性が低下することとなる。
【００１５】そこで、この発明では、半導体素子のコー
ナー部や少なくとも最外周部に位置する複数の突起電極
を電源系の突起電極として使用することにより、突起電
極の破壊による半導体素子やシステムの信頼性の低下を
防止している。
ナー部や少なくとも最外周部に位置する複数の突起電極
を電源系の突起電極として使用することにより、突起電
極の破壊による半導体素子やシステムの信頼性の低下を
防止している。
【００１６】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１は、この発明の第１の実施例を示す
ものである。半導体チップ１１の表面（能動素子面）且
つ周辺部には、複数のバンプ１２が配置されている。こ
れらバンプ１２は、例えばＰｂ、Ｓｎを主成分とするハ
ンダ合金に代表される低融点金属によって構成されてい
る。これらバンプ１２のうち、半導体チップ１１の各コ
ーナー部に位置する例えば３つのバンプ１２00、１
２01、１２10は電源系として使用され、他のバンプ１２
02〜１２0n、１２10〜１２n0は信号系として使用される
（以下、図において電源系のバンプには斜線を付す）。
すなわち、これらバンプ１２が配置された層より下方の
層には例えばバンプ１２の配列に沿って第１、第２の電
源配線としての接地配線１３、及び電源配線１４が配設
されている。つまり、これら接地配線１３、電源配線１
４は半導体チップ１１の４辺に沿って配置されている。
前記バンプ１２00は前記接地配線１３に接続され、前記
バンプ１２01、１２10は電源配線１４に接続されてい
る。
して説明する。図１は、この発明の第１の実施例を示す
ものである。半導体チップ１１の表面（能動素子面）且
つ周辺部には、複数のバンプ１２が配置されている。こ
れらバンプ１２は、例えばＰｂ、Ｓｎを主成分とするハ
ンダ合金に代表される低融点金属によって構成されてい
る。これらバンプ１２のうち、半導体チップ１１の各コ
ーナー部に位置する例えば３つのバンプ１２00、１
２01、１２10は電源系として使用され、他のバンプ１２
02〜１２0n、１２10〜１２n0は信号系として使用される
（以下、図において電源系のバンプには斜線を付す）。
すなわち、これらバンプ１２が配置された層より下方の
層には例えばバンプ１２の配列に沿って第１、第２の電
源配線としての接地配線１３、及び電源配線１４が配設
されている。つまり、これら接地配線１３、電源配線１
４は半導体チップ１１の４辺に沿って配置されている。
前記バンプ１２00は前記接地配線１３に接続され、前記
バンプ１２01、１２10は電源配線１４に接続されてい
る。
【００１７】また、バンプ１２が配置された層より下方
の層には、複数の出力バッファ１５1 〜１５n が配設さ
れている。これら出力バッファ１５1 〜１５n の各電源
端子は前記電源配線１４に接続され、各接地端子は接地
配線１３に接続されている。これら出力バッファ１５1
〜１５n の各出力端は前記バンプ１２20〜１２n0にそれ
ぞれ接続されている。
の層には、複数の出力バッファ１５1 〜１５n が配設さ
れている。これら出力バッファ１５1 〜１５n の各電源
端子は前記電源配線１４に接続され、各接地端子は接地
配線１３に接続されている。これら出力バッファ１５1
〜１５n の各出力端は前記バンプ１２20〜１２n0にそれ
ぞれ接続されている。
【００１８】上記構成の半導体チップ１１は、バンプ１
２が形成された面を図示せぬ実装基板の所定の位置に合
わされ、この後、これらバンプ１２を溶して一度に実装
基板に接続される。
２が形成された面を図示せぬ実装基板の所定の位置に合
わされ、この後、これらバンプ１２を溶して一度に実装
基板に接続される。
【００１９】尚、図１は、半導体チップ１１の１つのコ
ーナー部のみを示しているが、実際は残り３つのコーナ
ー部に位置するバンプもバンプ１２00、１２01、１２10
と同様に電源系として使用され、接地配線１３、電源配
線１４に接続されている。
ーナー部のみを示しているが、実際は残り３つのコーナ
ー部に位置するバンプもバンプ１２00、１２01、１２10
と同様に電源系として使用され、接地配線１３、電源配
線１４に接続されている。
【００２０】上記第１の実施例によれば、半導体チップ
１１の各コーナー部に位置する３つのバンプ１２00、１
２01、１２10を電源系として使用している。したがっ
て、各コーナー部に位置する電源系の複数のバンプの一
部が破壊した場合においても、残りの電源系のバンプか
ら半導体チップ１１に電源を供給することができるた
め、半導体チップ１１は通常動作を続行でき、フェイル
セイフ機能を得ることができる。
１１の各コーナー部に位置する３つのバンプ１２00、１
２01、１２10を電源系として使用している。したがっ
て、各コーナー部に位置する電源系の複数のバンプの一
部が破壊した場合においても、残りの電源系のバンプか
ら半導体チップ１１に電源を供給することができるた
め、半導体チップ１１は通常動作を続行でき、フェイル
セイフ機能を得ることができる。
【００２１】しかも、信号系のバンプは半導体チップ１
１のコーナー部以外の位置に配置されているため、これ
らバンプの破壊する確率は低くなる。したがって、従来
と同一のバンプ数、同一のバンプサイズにも拘らず、バ
ンプの配置を考慮しない従来の半導体チップに比べて、
実質的な信頼性保証期間を長く設定でき、且つ、従来と
同一保証期間であれば、信頼性に対するマージンの大な
きシステムを提供できる。
１のコーナー部以外の位置に配置されているため、これ
らバンプの破壊する確率は低くなる。したがって、従来
と同一のバンプ数、同一のバンプサイズにも拘らず、バ
ンプの配置を考慮しない従来の半導体チップに比べて、
実質的な信頼性保証期間を長く設定でき、且つ、従来と
同一保証期間であれば、信頼性に対するマージンの大な
きシステムを提供できる。
【００２２】さらに、接地配線１３、及び電源配線１４
は複数のバンプに接続されているため、各出力バッファ
の電源端子、及び接地端子には複数のインダクタが並列
に接続されたこととなる。したがって、電源端子、及び
接地端子のインダクタンスは実質的に低下するため、各
出力バッファが動作する際に発生するスイッチング・ノ
イズを低減することができる。
は複数のバンプに接続されているため、各出力バッファ
の電源端子、及び接地端子には複数のインダクタが並列
に接続されたこととなる。したがって、電源端子、及び
接地端子のインダクタンスは実質的に低下するため、各
出力バッファが動作する際に発生するスイッチング・ノ
イズを低減することができる。
【００２３】次に、この発明の他の実施例について説明
する。これら実施例において、第１の実施例と同一部分
には同一符号を付す。また、これら実施例において、出
力バッファは省略する。
する。これら実施例において、第１の実施例と同一部分
には同一符号を付す。また、これら実施例において、出
力バッファは省略する。
【００２４】図２は、この発明の第２の実施例を示すも
のである。図２において、半導体チップ１１の各コーナ
ー部から少なくとも３番目までのバンプ、すなわち、合
計５つのバンプ１２00、１２01、１２02、１２10、１２
20は電源系として使用され、他のバンプは信号系として
使用される。これらバンプ１２が配置された層より下方
の層には例えばバンプ１２の配列に沿って接地配線１
３、及び電源配線１４が配設されている。前記バンプ１
２00、１２02、１２20は前記接地配線１３に接続され、
前記バンプ１２01、１２10は電源配線１４に接続されて
いる。
のである。図２において、半導体チップ１１の各コーナ
ー部から少なくとも３番目までのバンプ、すなわち、合
計５つのバンプ１２00、１２01、１２02、１２10、１２
20は電源系として使用され、他のバンプは信号系として
使用される。これらバンプ１２が配置された層より下方
の層には例えばバンプ１２の配列に沿って接地配線１
３、及び電源配線１４が配設されている。前記バンプ１
２00、１２02、１２20は前記接地配線１３に接続され、
前記バンプ１２01、１２10は電源配線１４に接続されて
いる。
【００２５】この実施例によっても第１の実施例と同様
の効果を得ることができる。しかも、この実施例の構成
によれば、コーナー部に他の部分より大きなサイズのバ
ンプを配置したと同様の効果を得ることができ、且つ、
第１の実施例と比較して、電源系のバンプの数が多いた
め、電源系のノイズを低減できる。
の効果を得ることができる。しかも、この実施例の構成
によれば、コーナー部に他の部分より大きなサイズのバ
ンプを配置したと同様の効果を得ることができ、且つ、
第１の実施例と比較して、電源系のバンプの数が多いた
め、電源系のノイズを低減できる。
【００２６】図３は、この発明の第３の実施例を示すも
のであり、バンプを所謂エリア配置した場合を示してい
る。すなわち、図３において、半導体チップ１１の表面
全体には、所定間隔離間して複数のバンプが配置されて
いる。これらバンプのうち、半導体チップ１１のコーナ
ー部から少なくとも３番目までのバンプ１２00、１
２01、１２02、１２10、１２20は電源系として使用さ
れ、他のバンプは信号系として使用される。
のであり、バンプを所謂エリア配置した場合を示してい
る。すなわち、図３において、半導体チップ１１の表面
全体には、所定間隔離間して複数のバンプが配置されて
いる。これらバンプのうち、半導体チップ１１のコーナ
ー部から少なくとも３番目までのバンプ１２00、１
２01、１２02、１２10、１２20は電源系として使用さ
れ、他のバンプは信号系として使用される。
【００２７】この実施例によれば、バンプをエリア配置
した半導体チップにおいて、第２の実施例と同様の効果
を得ることができる。図４は、この発明の他の例を示す
ものである。この例は第３の実施例と同様に、バンプを
エリア配置し、半導体チップ１１の最外周部に位置する
全バンプ１２00〜１２0n、１２01〜１２n0（バンプ１２
0n、１２n0は図示していない）を電源系として使用し、
これらバンプより内側のバンプを信号系として使用して
いる。
した半導体チップにおいて、第２の実施例と同様の効果
を得ることができる。図４は、この発明の他の例を示す
ものである。この例は第３の実施例と同様に、バンプを
エリア配置し、半導体チップ１１の最外周部に位置する
全バンプ１２00〜１２0n、１２01〜１２n0（バンプ１２
0n、１２n0は図示していない）を電源系として使用し、
これらバンプより内側のバンプを信号系として使用して
いる。
【００２８】すなわち、図４において、前記最外周部に
位置するバンプのうち、例えばバンプ１２00、１２02、
１２04、１２06、１２20、１２40、１２60は接地配線１
３に接続され、バンプ１２01、１２03、１２05、１
２10、１２30、１２50は電源配線１４に接続されてい
る。尚、各バンプと接地配線１３、電源配線１４との接
続関係はこれに限定されない。
位置するバンプのうち、例えばバンプ１２00、１２02、
１２04、１２06、１２20、１２40、１２60は接地配線１
３に接続され、バンプ１２01、１２03、１２05、１
２10、１２30、１２50は電源配線１４に接続されてい
る。尚、各バンプと接地配線１３、電源配線１４との接
続関係はこれに限定されない。
【００２９】この例によれば、半導体チップ１１の最外
周部に位置する全バンプを電源系として使用しているた
め、フェイルセーフ機能を一層高めることができる。す
なわち、バンプをエリア配置した場合、半導体チップ１
１のコーナー部に配置されたバンプ以外に、周辺部に配
置されたバンプも疲労破壊が発生する確率が高くなる。
このため、周辺部のバンプを信号系とした場合、これら
バンプの破壊に伴い誤動作が発生し、システムレベルで
の信頼性を低下することとなる。しかし、この実施例の
ように、半導体チップ１１の最外周部に位置する全バン
プを電源系とした場合、周辺部のバンプに破壊が発生し
た場合においても、これが致命的な不良とはならない。
したがって、システムの信頼性を向上できる。
周部に位置する全バンプを電源系として使用しているた
め、フェイルセーフ機能を一層高めることができる。す
なわち、バンプをエリア配置した場合、半導体チップ１
１のコーナー部に配置されたバンプ以外に、周辺部に配
置されたバンプも疲労破壊が発生する確率が高くなる。
このため、周辺部のバンプを信号系とした場合、これら
バンプの破壊に伴い誤動作が発生し、システムレベルで
の信頼性を低下することとなる。しかし、この実施例の
ように、半導体チップ１１の最外周部に位置する全バン
プを電源系とした場合、周辺部のバンプに破壊が発生し
た場合においても、これが致命的な不良とはならない。
したがって、システムの信頼性を向上できる。
【００３０】さらに、半導体チップ１１の最外周部より
内側に電源系のバンプを配置する場合に比較して、電源
系の配線の引き回しが容易且つ短くなり、電源系のノイ
ズを低減できる。
内側に電源系のバンプを配置する場合に比較して、電源
系の配線の引き回しが容易且つ短くなり、電源系のノイ
ズを低減できる。
【００３１】図５は、この発明の第４の実施例を示すも
のである。この実施例はエリア配置した複数のバンプの
うち、半導体チップ１１の各コーナー部に位置する少な
くとも３×３個のバンプを電源系として使用し、これら
以外のバンプを信号系として使用している。
のである。この実施例はエリア配置した複数のバンプの
うち、半導体チップ１１の各コーナー部に位置する少な
くとも３×３個のバンプを電源系として使用し、これら
以外のバンプを信号系として使用している。
【００３２】すなわち、図５において、コーナー部に位
置する３×３個のバンプ１２00、１２01、１２02、１２
10、１２11、１２12、１２20、１２21、１２22のうち、
例えばバンプ１２00、１２02、１２20は接地配線１３に
接続され、バンプ１２01、１２10、１２11、１２12、１
２21、１２22は電源配線１４に接続されている。
置する３×３個のバンプ１２00、１２01、１２02、１２
10、１２11、１２12、１２20、１２21、１２22のうち、
例えばバンプ１２00、１２02、１２20は接地配線１３に
接続され、バンプ１２01、１２10、１２11、１２12、１
２21、１２22は電源配線１４に接続されている。
【００３３】第４の実施例によれば、半導体チップ１１
の各コーナー部に他の部分よりサイズの大きなダミーバ
ンプを配置した場合より、バンプの破壊に効果があり、
且つ、ダミーバンプと比較して、電源系のバンプの数を
多くできるため、電源系のノイズを低減できる。
の各コーナー部に他の部分よりサイズの大きなダミーバ
ンプを配置した場合より、バンプの破壊に効果があり、
且つ、ダミーバンプと比較して、電源系のバンプの数を
多くできるため、電源系のノイズを低減できる。
【００３４】図６は、この発明の他の例を示すものであ
り、図４の例を変形したものである。図６において、図
４と同一部分には同一符号を付す。図４の例は半導体チ
ップ１１の最外周部に位置する全バンプを電源系として
使用し、これらバンプより内側のバンプを信号系として
使用している。これに対して、この実施例は最外周部及
び第２周部の全バンプを電源系として使用し、その他の
バンプを信号系として使用している。
り、図４の例を変形したものである。図６において、図
４と同一部分には同一符号を付す。図４の例は半導体チ
ップ１１の最外周部に位置する全バンプを電源系として
使用し、これらバンプより内側のバンプを信号系として
使用している。これに対して、この実施例は最外周部及
び第２周部の全バンプを電源系として使用し、その他の
バンプを信号系として使用している。
【００３５】すなわち、図６において、前記最外周部に
位置するバンプのうち、例えばバンプ１２00、１２02、
１２04、１２06、１２20、１２40、１２60、１２02は接
地配線１３に接続され、バンプ１２01、１２03、１
２05、１２10、１２30、１２50は電源配線１４に接続さ
れている。さらに、最外周部より内側のバンプのうち、
バンプ１２14、１２16、１２21、１２41、１２61は接地
配線１３に接続され、バンプ１２11、１２13、１２15、
１２31、１２51は電源配線１４に接続されている。
位置するバンプのうち、例えばバンプ１２00、１２02、
１２04、１２06、１２20、１２40、１２60、１２02は接
地配線１３に接続され、バンプ１２01、１２03、１
２05、１２10、１２30、１２50は電源配線１４に接続さ
れている。さらに、最外周部より内側のバンプのうち、
バンプ１２14、１２16、１２21、１２41、１２61は接地
配線１３に接続され、バンプ１２11、１２13、１２15、
１２31、１２51は電源配線１４に接続されている。
【００３６】図６の例によれば、図４の例に比べて一層
フェイルセーフ機能を向上できる。さらに、半導体チッ
プの内側に電源系のバンプを設置する場合に比べて、チ
ップ上の電源系の配線の引き回しを短くでき、且つ配線
が容易となる。したがって、電源系のノイズを低減でき
る。
フェイルセーフ機能を向上できる。さらに、半導体チッ
プの内側に電源系のバンプを設置する場合に比べて、チ
ップ上の電源系の配線の引き回しを短くでき、且つ配線
が容易となる。したがって、電源系のノイズを低減でき
る。
【００３７】図７は、この発明の他の例を示すものであ
り、図５の例と図６の例を組み合わせたものである。図
７において、図５、図６と同一部分には同一符号を付
す。すなわち、この例は半導体チップ１１の各コーナー
部に位置する３×３個のバンプを含み、且つ最外周部及
び第２周部の全バンプを電源系として使用し、その他の
バンプを信号系として使用している。
り、図５の例と図６の例を組み合わせたものである。図
７において、図５、図６と同一部分には同一符号を付
す。すなわち、この例は半導体チップ１１の各コーナー
部に位置する３×３個のバンプを含み、且つ最外周部及
び第２周部の全バンプを電源系として使用し、その他の
バンプを信号系として使用している。
【００３８】図７の例によれば、図５、図６の例に比べ
て一層フェイルセーフ機能を向上できるとともに、電源
系のノイズを低減でき、システムレベルの信頼性を向上
できる。
て一層フェイルセーフ機能を向上できるとともに、電源
系のノイズを低減でき、システムレベルの信頼性を向上
できる。
【００３９】図８は前記第４の実施例を変形したこの発
明の第５の実施例を示すものである。この実施例はバン
プ１２00、１２01、１２02、１２10、１２11、１２12を
電源系とし、残りのバンプを信号系としたものである。
すなわち、半導体チップ１１の各コーナー部に、コーナ
ーを頂点とする三角形状に電源系のバンプを配置してい
る。このような構成とした場合においても、第４の実施
例と同様の効果を得ることができる。
明の第５の実施例を示すものである。この実施例はバン
プ１２00、１２01、１２02、１２10、１２11、１２12を
電源系とし、残りのバンプを信号系としたものである。
すなわち、半導体チップ１１の各コーナー部に、コーナ
ーを頂点とする三角形状に電源系のバンプを配置してい
る。このような構成とした場合においても、第４の実施
例と同様の効果を得ることができる。
【００４０】尚、上記各実施例において、半導体チップ
の形状は正方形であっても長方形であってもよい。さら
に、電源系としたバンプにおいて、それを設置配線に接
続するか電源配線に接続するかは、電源系のバンプの総
数、ノイズマージン、及び他の回路配線との整合性等、
基本設計の容易性を考慮して決定すればよい。
の形状は正方形であっても長方形であってもよい。さら
に、電源系としたバンプにおいて、それを設置配線に接
続するか電源配線に接続するかは、電源系のバンプの総
数、ノイズマージン、及び他の回路配線との整合性等、
基本設計の容易性を考慮して決定すればよい。
【００４１】また、バンプの材質は、例えばＰｂ／Ｓｎ
＝９５／５％組成、共晶組成等のハンダ合金に限定され
るものではなく、Ｐｂ／Ｓｎを主成分とし、Ａｇ、Ｐ
ｄ、Ｓｂ、Ｂｉ等の添加合金を含むハンダ合金、又は合
金の主成分として、Ｐｂを含まない低融点金属等、半導
体チップの用途、長期信頼性、形成プロセスを考慮して
適宜選択すればよい。その他、この発明の要旨を変えな
い範囲において、種々変形実施可能なことは勿論であ
る。
＝９５／５％組成、共晶組成等のハンダ合金に限定され
るものではなく、Ｐｂ／Ｓｎを主成分とし、Ａｇ、Ｐ
ｄ、Ｓｂ、Ｂｉ等の添加合金を含むハンダ合金、又は合
金の主成分として、Ｐｂを含まない低融点金属等、半導
体チップの用途、長期信頼性、形成プロセスを考慮して
適宜選択すればよい。その他、この発明の要旨を変えな
い範囲において、種々変形実施可能なことは勿論であ
る。
【００４２】
【発明の効果】以上、詳述したようにこの発明によれ
ば、複数の突起電極を電源系の突起電極として使用して
いるため、その一部が破壊した場合においても、残りの
電源系の突起電極から半導体素子に電源を供給すること
ができるため、フェイルセイフ機能を得ることができ
る。
ば、複数の突起電極を電源系の突起電極として使用して
いるため、その一部が破壊した場合においても、残りの
電源系の突起電極から半導体素子に電源を供給すること
ができるため、フェイルセイフ機能を得ることができ
る。
【００４３】しかも、半導体素子のコーナー部に位置す
る複数の突起電極を電源系の突起電極として使用してい
るため、電源系配線のインダクタンスを実質的に低下で
き、電源系のノイズを低減できる。
る複数の突起電極を電源系の突起電極として使用してい
るため、電源系配線のインダクタンスを実質的に低下で
き、電源系のノイズを低減できる。
【００４４】さらに、信号系の突起電極は半導体素子の
コーナー部以外の位置に配置されている。したがって、
従来と同数の突起電極、従来と同一サイズの突起電極に
よって信号系の突起電極の破壊を防止でき、長期信頼性
を確保できるとともに信頼性に対するマージンを大きく
することができる。
コーナー部以外の位置に配置されている。したがって、
従来と同数の突起電極、従来と同一サイズの突起電極に
よって信号系の突起電極の破壊を防止でき、長期信頼性
を確保できるとともに信頼性に対するマージンを大きく
することができる。
【００４５】また、半導体素子のコーナー部に他の部分
よりサイズの大きなダミーバンプを配置した場合と比較
して、不要なバンプの数を削減できるため、半導体素子
の微細化や多ピン化に容易に対応することが可能であ
る。
よりサイズの大きなダミーバンプを配置した場合と比較
して、不要なバンプの数を削減できるため、半導体素子
の微細化や多ピン化に容易に対応することが可能であ
る。
【図１】この発明の第１の実施例を示す要部の構成図。
【図２】この発明の第２の実施例を示す要部の構成図。
【図３】この発明の第３の実施例を示す要部の構成図。
【図４】この発明の他の例を示す要部の構成図。
【図５】この発明の第４の実施例を示す要部の構成図。
【図６】この発明の他の例を示す要部の構成図。
【図７】この発明の他の例を示す要部の構成図。
【図８】この発明の第５の実施例を示す要部の構成図。
【符号の説明】
１１…半導体チップ、１２、１２00〜１２61…バンプ、
１３…接地配線、１４…電源配線。
１３…接地配線、１４…電源配線。
フロントページの続き
(56)参考文献 特開 平４−162649（ＪＰ，Ａ)
特開 平４−196464（ＪＰ，Ａ)
特開 平５−82735（ＪＰ，Ａ)
特開 平６−112319（ＪＰ，Ａ)
特開 平６−224259（ＪＰ，Ａ)
特開 平４−302443（ＪＰ，Ａ)
特開 昭58−33864（ＪＰ，Ａ)
特開 昭58−53837（ＪＰ，Ａ)
特開 昭62−224034（ＪＰ，Ａ)
実開 平１−139437（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/60
H01L 27/04
Claims (15)
- 【請求項１】 能動素子が形成され、複数のコーナー部
を有する周辺部を持つ半導体チップと、 前記半導体チップ内に配置された電源配線と、 前記半導体チップ内に配置された信号配線と、 前記半導体チップの周辺部の表面に沿って配置され、前
記半導体チップを基板に接続するための複数の突起電極
とを具備し、 前記複数の突起電極のうち前記コーナー部に形成された
複数の突起電極は前記電源配線に接続され、前記コーナ
ー部以外に形成された突起電極は前記信号配線に接続さ
れることを特徴とする半導体装置。 - 【請求項２】 能動素子が形成され、複数のコーナー部
を有する周辺部を持つ半導体チップと、 前記半導体チップ内に配置された電源配線と、 前記半導体チップ内に配置された信号配線と、 前記半導体チップの表面に亘って行及び列方向に配置さ
れ、前記半導体チップを基板に接続するため使用される
複数の突起電極とを具備し、 前記複数の突起電極のうち前記コーナー部に形成された
複数の突起電極は前記電源配線に接続され、前記周辺部
のコーナー部以外に形成された突起電極は前記信号配線
に接続されることを特徴とする半導体装置。 - 【請求項３】 前記突起電極の前記コーナー部に位置す
る３つは、前記電源配線に接続されることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 前記突起電極の前記コーナー部から少な
くとも３番目までは、前記電源配線に接続されることを
特徴とする請求項２記載の半導体装置。 - 【請求項５】 前記コーナー部に配置された前記複数の
突起電極は、インダクタンスを低減するため前記電源配
線に並列接続されていることを特徴とする請求項１又は
２記載の半導体装置。 - 【請求項６】 前記半導体チップ内に配置された接地配
線をさらに有し、前記電源配線と接地配線は前記半導体
チップの周辺に沿って配置され、前記コーナー部に形成
された複数の突起電極は、前記電源配線及び接地配線の
一方に接続されることを特徴とする請求項１又は２記載
の半導体装置。 - 【請求項７】 前記信号配線は、出力バッファの出力端
に接続されることを特徴とする請求項１又は２記載の半
導体装置。 - 【請求項８】 前記突起電極は、低融点金属により形成
されていることを特徴とする請求項１又は２記載の半導
体装置。 - 【請求項９】 前記電源配線に接続される複数の前記突
起電極は、３×３のマトリクスパターンに配置されるこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項１０】 能動素子が形成され、複数のコーナー
部を有する周辺部を持つ半導体チップと、 前記半導体チップ内に配置された第１の電源配線と、 前記半導体チップ内に配置された第２の電源配線と、 前記半導体チップ内に配置された信号配線と、 前記半導体チップのコーナー部の表面に配置され、前記
第１、第２の電源配線に接続され、前記半導体チップを
基板に接続するための複数の突起電極からなる第１の突
起電極群と、 前記半導体チップの前記コーナー部以外の表面に配置さ
れ、前記信号配線に接続された複数の突起電極からなる
第２の突起電極群とを具備することを特徴とする半導体
装置。 - 【請求項１１】 前記第１の突起電極群の前記コーナー
部から３番目までの突起電極は、前記第１、第２の電源
配線に接続されることを特徴とする請求項１０記載の半
導体装置。 - 【請求項１２】 前記第１、第２の電源配線に接続され
る前記第１の突起電極群の突起電極は、３×３のマトリ
クスパターンに配置されることを特徴とする請求項１０
記載の半導体装置。 - 【請求項１３】 前記信号配線は、出力バッファの出力
端に接続されることを特徴とする請求項１０記載の半導
体装置。 - 【請求項１４】 前記第１、第２の突起電極群の突起電
極は、低融点金属により形成されていることを特徴とす
る請求項１０記載の半導体装置。 - 【請求項１５】 前記第１の電源配線は接地配線であ
り、前記第２の電源配線は高電位配線であり、前記第
１、第２の電源配線は、前記半導体チップの周辺に沿っ
て配置され、前記コーナー部に形成された突起電極は、
前記第１、第２の電源配線に接続されることを特徴とす
る請求項１０記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00250995A JP3412942B2 (ja) | 1995-01-11 | 1995-01-11 | 半導体装置 |
| US08/582,580 US5814891A (en) | 1995-01-11 | 1996-01-03 | Flip-chip connecting type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00250995A JP3412942B2 (ja) | 1995-01-11 | 1995-01-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08191071A JPH08191071A (ja) | 1996-07-23 |
| JP3412942B2 true JP3412942B2 (ja) | 2003-06-03 |
Family
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