KR20120104387A - 비아 트레이스 연결을 갖는 회로 보드 및 그 제조 방법 - Google Patents

비아 트레이스 연결을 갖는 회로 보드 및 그 제조 방법 Download PDF

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앤드류 케이더블유 룽
닐 맥렐란
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에이티아이 테크놀로지스 유엘씨
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Abstract

다양한 회로 보드들 및 그 제조 방법들이 개시된다. 일 양상에서, 회로 보드(320)의 제 1 배선층(interconnect layer)을 형성하는 단계를 포함하는 제조 방법이 제공된다. 제 1 배선층은, 비아 랜드를 포함하지 않는 제 1 세그먼트(530)를 갖는 제 1 전도체 트레이스(420)를 포함한다. 제 1 비아(440)가 제 1 세그먼트(530) 상에 형성된다.

Description

비아 트레이스 연결을 갖는 회로 보드 및 그 제조 방법{CIRCUIT BOARD WITH VIA TRACE CONNECTION AND METHOD OF MAKING THE SAME}
본 발명은 일반적으로 반도체 프로세싱에 관한 것으로서, 보다 특정하게는, 비아들을 갖는 회로 보드들(circuit boards) 및 그 제조 방법들에 관한 것이다.
반도체 칩 패키지 기판들 및 회로 카드들을 포함하는 다양한 타입들의 회로 보드들은 하나의 지점으로부터 다른 지점으로 신호들, 전력 및 접지를 전달하기 위해 전도체 라인들 또는 트레이스들을 이용한다. 통상의 많은 회로 보드 설계들은 다수의 배선 층들 또는 레벨들을 이용한다. 하나의 층은 전도성 비아들에 의해 다른 층에 전기적으로 연결된다. 비아들 자체는, 전도성 물질의 형상화된 패드들(shaped pads)인 소위 비아 랜드들(via lands) 상에 종종 형성된다. 전형적으로, 통상의 많은 회로 보드 비아들은 원형의 풋프린트를 갖는다. 통상의 비아 패드의 하나의 타입은 원형의 풋프린트를 가지며, 다른 타입은 직사각형의 풋프린트를 이용한다.
현재, 회로 보드들, 특히 반도체 칩 패키지 기판들 내에 더 많은 라우팅(routing)을 스퀴징(squeezing)하는 추세가 있다. 더 큰 라우팅 복잡성에 대한 요구는, 특히 항상 복잡한 반도체 다이 설계들의 입/출력들의 개수의 증가에 의해 야기된다. 회로 보드 레이아웃 내에 더 많은 트레이스들 및 비아들을 끼워넣는 것은 사소한 문제가 아니다. 실제로, 증가되는 라우팅의 목적은, 회로 보드를 형성하는 데에 이용되는 제조 프로세스들이 실제로 신뢰성있게 이루어질 수 있도록 적절하게 만들어지는 설계 룰 들과 경쟁해야 한다.
통상의 비아 및 비아 랜드들은 종종 하나의 배선층으로부터 다른 배선층까지 수직으로 정렬된다. 따라서, 라우팅 트레이스들의 패킹 밀도를 증가시키기 위한 하나의 통상의 모드는 바아들과 랜드들 모두를 축소시키는 것을 포함한다. 하지만, 부가적인 트레이스 라우팅을 수용하기 위해 비아 크기를 축소시키고자 하는 임의의 시도는 그 비아 내에서의 전류 밀도의 부수적인 증가를 고려할 필요가 있다. 만일 전류 밀도들이 임계 레벨들을 넘는 다면, 디바이스 고장(device failure)이 일어날 수 있다. 통상의 많은 설계들은 비아 홀 레이저 드릴링 프로세스를 본질적으로 오버 설계(over design)함으로써 이러한 문제를 피하고자 시도한다. 홀들은 넉넉한(generous) 크기들을 갖도록 레이저 드릴링된다. 하지만, 큰 비아 크기들은 설계 룰들을 만족시키기 위해, 비아들에 인접하는 트레이스들의 배치를 막는 경향이 있다.
본 발명은 상기 말한 단점들 중 하나 이상의 영향들을 극복하거나 또는 감소시키는 것에 관한 것이다.
본 발명의 일 실시예의 일 양상에 따르면, 회로 보드의 제 1 배선층(interconnect layer)을 형성하는 단계를 포함하는 제조 방법이 제공된다. 제 1 배선층은, 비아 랜드를 포함하지 않는 제 1 세그먼트를 갖는 제 1 전도체 트레이스를 포함한다. 제 1 비아가 제 1 세그먼트 상에 형성된다.
본 발명의 일 실시예의 다른 양상에 따르면, 회로 보드 내에서 전류를 전달(convey)하는 방법이 제공되는 바, 이 방법은 회로 보드의 제 1 배선층 내의 제 1 전도체 트레이스의 제 1 세그먼트 상에 제 1 비아를 위치시키는 단계를 포함하며, 상기 제 1 세그먼트는 비아 랜드를 포함하지 않는다. 제 1 전류는 제 1 전도체 트레이스 및 제 1 비아를 통해 전달된다.
본 발명의 일 실시예의 다른 양상에 따르면, 제 1 전도체 트레이스를 갖는 제 1 배선층을 포함하는 회로 보드가 제공되는 바, 제 1 전도체 트레이스는 비아 랜드를 포함하지 않는 제 1 세그먼트를 갖는다. 제 1 비아가 제 1 세그먼트 상에 위치된다.
도면들을 참조하여 하기의 상세한 설명을 읽음으로써, 본 발명의 상기 및 다른 장점들이 명백해질 것이다.
도 1은 회로 보드 상에 장착되는 반도체 칩을 포함하는 예시적인 통상의 반도체 칩 디바이스를 도시한다.
도 2는 2-2 섹션을 따라 절취한 도 1의 단면도이다.
도 3은 회로 보드 상에 장착되는 반도체 칩을 포함하는 예시적인 통상의 반도체 칩 디바이스의 작은 부분의 단면도이다.
도 4는 보다 크게 확대하여 나타낸 도 3의 일부이다.
도 5는 예시적인 전도체 트레이스의 세그먼트 상에 위치되는 예시적인 비아를 도시한다.
도 6은 대안적인 예시적인 전도체 트레이스의 세그먼트 상에 위치되는 대안적인 예시적인 비아를 도시한다.
도 7은 대안적인 예시적인 전도체 트레이스의 세그먼트 상에 위치되는 대안적인 예시적인 비아의 분해도이다.
도 8은 대안적인 예시적인 전도체 트레이스의 세그먼트 상에 위치되는 대안적인 예시적인 비아의 분해도이다.
도 9는 대안적인 예시적인 전도체 트레이스의 세그먼트 상에 위치되는 대안적인 예시적인 비아의 분해도이다.
도 10은 전도체 트레이스들을 확립하기 위한 예시적인 프로세싱 단계들을 도시하는 도 3에 나타낸 회로 보드의 일부의 단면도이다.
도 11은 도 9와 같은 단면도이지만, 전도체 트레이스들을 확립하기 위한 부가적인 예시적인 프로세싱 단계들을 도시한다.
도 12는 도 10과 같은 단면도이지만, 빌드업(build-up) 층의 형성을 도시한다.
도 13은 도 11과 같은 단면도이지만, 빌드업 층 내의 비아 개구부들의 레이저 드릴링을 도시한다.
도 14는 도 12와 같은 단면도이지만, 예시적인 비아 형성을 도시한다.
도 15는 도 11과 같은 단면도이지만, 비아 개구부들 및 트레이스 개구부들의 대안적인 예시적인 레이저 드릴링을 도시한다.
도 16은 도 13과 같은 단면도이지만, 프리솔더 부착(presolder attachment)을 도시한다.
본원에서는, 이를 테면 반도체 칩 패키지 캐리어 기판과 같은 프린트 회로 보드의 다양한 실시예들이 개시된다. 일 예는 전도체 트레이스의 세그먼트 상에 위치되는 적어도 하나의 비아를 갖는 다수의 배선 층들을 포함하며, 이러한 세그먼트는 비아 랜드를 포함하지 않는다. 또한, 인접하는 비아가 다른 전도체 트레이스의 다른 세그먼트 상에 위치될 수 있는 바, 이러한 부가적인 세그먼트 역시 비아 랜드를 포함하지 않는다. 부가적인 트레이스들은 세그먼트들 사이에 내포(nest)될 수 있다. 비아 랜드들없이, 비아 트레이스간 연결들(via-to-trace connections)을 이용함으로써, 다수의 트레이스들이 인접하는 트레이스들 사이에 내포될 수 있으며, 패키지 기판 크기를 증가시키지 않으면서 트레이스 패킹 밀도가 증가하게 된다. 이제, 부가적인 상세사항들에 대해 설명할 것이다.
하기 설명되는 도면들에서, 하나 보다 많은 도면에서 동일한 요소들이 나오는 경우에는, 일반적으로 참조 부호들은 반복된다. 이제, 도면들을 참조하면, 특히 도 1을 참조하면, 도 1은 패키지 기판(20) 상에 장착되는 반도체 칩(15)을 포함하는 예시적인 통상의 반도체 칩 패키지(10)를 도시한다. 언더필 물질층(underfill material layer)(25)이 반도체 칩(15)과 패키지 기판(20) 사이에 위치된다. 패키지 기판(20)은, 반도체 칩(15)과 도시되지 않은 어떠한 다른 회로 디바이스 간에 전력, 접지 및 신호 전송들을 제공하기 위해, 다수의 전도체 트레이스들 및 비아들 및 다른 구조들을 가지며 제공된다. 이러한 전송들을 용이하게 하기 위해, 패키지 기판(20)은 복수의 솔더 볼들로 이루어지는 볼 그리드 어레이(30)의 형태로 입/출력들을 포함한다.
이제, 2-2 섹션을 따라 절취한 도 1의 단면도인 도 2를 참조한다. 2-2 섹션은 반도체 칩(15) 및 패키지 기판(20)의 다소 작은 부분 만을 포함한다는 것을 주목해야 한다. 나타낸 바와 같이, 반도체 칩(15)은, 회로 보드(20)에 장착되고, 복수의 솔더 접합부들(solder joints)(35 및 40)에 의해 회로 보드에 전기적으로 연결되는 플립-칩(flip-chip)이다. 단지 2개의 솔더 접합부들(35 및 40) 만이 도시되었지만, 반도체 칩(15) 및 패키지 기판(20)의 복잡성의 규모에 따라, 다수, 수백개 또는 심지어 수천개의 이러한 접합들이 있을 수 있다. 솔더 접합부들(35 및 40)은 각각의 솔더 범프들(45 및 50)로 이루어지는 바, 이러한 솔더 범프들은 반도체 칩(15) 및 프리솔더들(55 및 60)에 결합되고, 이러한 프리솔더들은 패키지 기판(20)의 각각의 전도체 패드들(65 및 70)에 야금술적으로(metallurgically) 본딩된다. 프리솔더들(55 및 60)은 솔더 마스크(75)에 의해 측면으로 분리된다. 솔더 범프들(45 및 50)은 리플로우 및 범프 컬랩스 프로세스(bump collapse process)에 의해 프리솔더들(55 및 60)에 야금술적으로 결합된다.
패키지 기판(20)은 2-2-2 빌드업 설계이다. 이 점에 있어서, 배선 또는 빌드업 층들(80, 85) 및 (90 및 95)은 코어(100)의 반대 측면들 상에 형성된다. 빌드업 층들(80, 85, 90 및 95), 코어(100), 솔더 마스크(75), 및 빌드업 층(95) 위에 형성되는 다른 솔더 마스크(105)가 패키지 기판(20)에 대한 배선 시스템을 구성한다. 도 2의 다양한 전도체 구조들에 대한 다음의 설명은 통상의 패키지 기판(20) 내의 다른 전도체 구조들을 예시할 것이다. 빌드업 층(80)은 각각의 비아 랜드들 또는 패드들(110 및 115)을 포함하는 바, 이들은 빌드업 층(80) 내에 형성된 각각의 비아들(130 및 135)에 의해 빌드업 층(85) 내의 다른 세트의 비아 랜드들(120 및 125)과 배선된다. 유사하게, 빌드업 층(85) 내의 비아 랜드들(120 및 125)은 각각의 비아들(140 및 145)에 의해 솔더 마스크(75) 내의 위에 있는(overlying) 전도체 패드들(65 및 70)에 전기적으로 연결된다. 유사하게, 빌드업 층들(90 및 95) 및 솔더 마스크(105)를 통한 전기적인 경로들은, 빌드업 층(90) 내의 비아 랜드들(150 및 155) 및 비아들(160 및 165), 빌드업 층(95) 내의 비아 랜드들(170 및 175) 및 해당하는 비아들(180 및 185), 및 비아들(180 및 185)에 연결되는 솔더 마스크(105) 내의 볼 패드들(190 및 195)에 의해 제공된다. 솔더 볼들(30)은 볼 패드들(190 및 195)에 야금술적으로 본딩된다. 코어(100)를 통한 전기적인 경로들은 도금된 쓰루홀들(200 및 205)에 의해 제공된다.
솔더 접합부들(35 및 40)은 범프 피치(x1)를 가지며 제조되는 바, 이러한 범프 피치의 크기는, 이를 테면 반도체 칩(15)의 크기, 반도체 칩(15)에 대해 요구되는 입/출력 경로들의 개수, 및 다른 고려사항들과 같은 다양한 요인들에 의존한다. 솔더 접합부(35)에 연결되는 배선구조들, 이를 테면 전도체 패드(65), 비아(140), 전도체 랜드(120), 비아(130) 및 전도체 랜드(110)는 솔더 접합부(35)와 수직으로 정렬되며, 위 또는 아래에서 봤을 때 원형의 풋프린트를 갖는다. 솔더 접합부(40)에 연결되는 배선구조들, 이를 테면 전도체 패드(70), 비아(145), 비아 랜드(125), 비아(135) 및 비아 랜드(115)에 대해서도 마찬가지이다.
빌드업 층(85)은 비아 랜드들(120 및 125) 사이에 위치되는 전도체 트레이스(210)를 포함하고, 빌드업 층(75)은 전도체 패드들(65 및 70) 사이에 위치되는 전도체 트레이스(215)를 포함한다. 전도체 트레이스들(210 및 215)은 전력, 접지 및 신호들의 라우팅을 제공한다. 전도체 패드들 및 비아들에 대한 전형적인 통상의 설계 룰은, 빌드업 층(85) 내의 비아 랜드들(120 및 125) 간의 최소 간격(x2)이 있도록 된다. 이러한 최소의 간격(x2)은, 전도체 트레이스(210)와 비아 랜드(120) 간의 갭(gap)(x3), 전도체 트레이스(210)와 전도체 패드(125) 간의 해당하는 갭, 및 전도체 트레이스(210)의 폭(x4)의 어떠한 결합이다. 이러한 통상의 설계에 따르면, 그리고 범프 피치(x1) 및 요구되는 최소 간격(x2)으로 인해, 단일의 전도체 트레이스(210) 만이 빌드업 층(85) 내의 비아 랜드들(120 및 125) 사이에 위치될 수 있다. 통상의 비아 랜드들(120 및 125)은 통상의 비아들(140 및 145)을 수용하도록 비교적 넓은 폭으로 만들어진다. 이러한 폭(x5)은 랜드들(120 및 125) 간의 라우팅에 한계를 부과한다.
도 3은 회로 보드(320)에 장착되는 반도체 칩(315)을 포함하는 반도체 칩 디바이스(300)의 예시적인 실시예의 작은 부분의 단면도이다. 열 팽창 계수(CTE)의 차이의 영향들을 줄이기 위해, 언더필 물질층(325)이 반도체 칩(315)과 회로 보드(320) 사이에 배치된다. 반도체 칩(315)은, 예를 들어 마이크로프로세서들, 그래픽 프로세서들, 결합된 마이크로프로세서/그래픽 프로세서, 주문형 집적 회로(ASIC), 메모리 디바이스들 등과 같은, 전자장치들에서 이용되는 무수히 다른 타입들의 회로 디바이스들 중 의의의 것일 수 있으며, 단일 또는 다중-코어이거나, 또는 심지어 부가적인 다이들과 스택(stack)될 수 있다. 반도체 칩(315)은 벌크 반도체(이를 테면, 실리콘 또는 게르마늄) 또는 절연물 상의 반도체 물질들(이를 테면, 실리콘-온-인슐레이터 물질들)로 구성될 수 있다. 반도체 칩(315)은, 회로 보드(320)에 장착되어, 솔더 접합부들 또는 다른 구조들에 의해 그 회로 보드에 전기적으로 연결되는 플립 칩일 수 있다. 플립 칩 솔더 접합부들 이외의 배선 방식들이 이용될 수 있다.
회로 보드(320)는 반도체 칩 패키지 기판, 회로 카드, 또는 실질적으로는 임의의 다른 타입의 프린트 회로 보드일 수 있다. 비록 회로 보드(320)에 대해 모놀리식(monolithic) 구조가 이용될 수 있기는 하지만, 보다 전형적인 구성은 빌드업 설계를 이용할 것이다. 이 점에 있어서, 회로 보드(320)는 중심 코어(central core)로 이루어지는 바, 이 중심 코어 위에는 하나 이상의 빌드업 층들이 형성되고, 이 중심 코어 아래에는 부가적인 하나 이상의 빌드업 층들이 형성된다. 코어 자체는 하나 이상의 층들의 스택으로 이루어질 수 있다. 이러한 배열의 하나의 예는, 2개의 빌드업 층들의 세트들 사이에 단일층 코어가 라미네이트(laminate)되는 2-2-2 배열이다. 반도체 칩 패키지 기판으로서 구현되는 경우, 회로 보드(320) 내의 층들의 개수는 4개에서부터 16개 또는 그 이상까지 달라질 수 있지만, 4개 미만도 이용될 수 있다. 소위 "코드리스(cordless)" 설계들도 이용될 수 있다. 회로 보드(320)의 층들은, 금속 배선들과 함께 산재(intersperse)되는, 잘 알려진 다양한 에폭시들 또는 다른 폴리머들과 같은 절연 물질로 이루어질 수 있다. 빌드업 이외의 다중층 구성이 이용될 수 있다. 선택적으로, 회로 보드(320)는 잘 알려진 세라믹, 또는 패키지 기판들 또는 다른 프린트 회로 보드들에 대해 적절한 다른 물질들로 구성될 수 있다.
회로 보드(320)는, 반도체 칩(315)과 도시되지 않은 다른 회로 디바이스 간에 전력, 접지 및 신호 전송들을 제공하기 위해, 다수의 전도체 트레이스들 및 비아들 및 다른 구조들을 가지며 제공된다. 이러한 전송들을 용이하게 하기 위해, 회로 보드(320)는 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이 또는 다른 타입의 배선 방식 형태의 입/출력들을 구비할 수 있다. 이러한 예시적인 실시예에서, 회로 보드(320)는 복수의 솔더 볼들(327)로 이루어지는 볼 그리드 어레이를 구비한다.
반도체 칩(315)은, 회로 보드(320)에 장착되어, 솔더 접합부들, 전도성 필러들 또는 다른 구조들에 의해 그 회로 보드에 전기적으로 배선되는 플립 칩일 수 있다. 이러한 예시적인 실시예에서는, 3개의 솔더 구조들 또는 접합부들(330, 335 및 340)이 도시된다. 단지 3개의 솔더 접합부들(330, 335 및 340) 만이 도시되었지만, 반도체 칩(315) 및 회로 보드(320)의 복잡성의 규모에 따라, 다수, 수백개 또는 심지어 수천개의 이러한 접합부들이 있을 수 있다. 솔더 접합부들(330, 335 및 340)은 각각의 솔더 범프들(345, 350 및 353)로 이루어질 수 있는 바, 이러한 솔더 범프들은 반도체 칩(315) 및 프리솔더들(355, 360 및 362)에 결합되고, 이러한 프리솔더들은 회로 보드(320)의 각각의 전도체 구조들 또는 패드들(365, 370 및 372)에 야금술적으로 본딩된다. 솔더 범프들(345, 350 및 353)은 리플로우 및 범프 컬랩스 프로세스에 의해 프리솔더들(355, 360 및 362)에 야금술적으로 결합된다.
솔더 범프들(345, 350 및 353) 및 솔더 볼들(327)은 다양한 납 기반의(lead-based) 또는 납이 없는(lead-free) 솔더들로 구성될 수 있다. 예시적인 납 기반의 솔더는, 이를 테면 약 63% Sn 및 37% Pb와 같이, 공융 비율(eutectic proportions)에서 또는 거의 공융 비율에 가까운 조성(composition)을 가질 수 있다. 납이 없는 예들은 주석-은(tin-silver)(약 97.3% Sn 및 2.7% Ag), 주석-구리(tin-copper)(약 99% Sn 및 1% Cu), 주석-은-구리(약 96.5% Sn, 3% Ag 및 0.5% Cu) 등을 포함한다. 프리솔더들(355, 360 및 362)은 동일한 타입들의 물질들로 구성될 수 있다. 선택적으로, 이러한 프리솔더들(355, 360 및 362)은 단일의 솔더 구조 또는 솔더 플러스(plus) 전도성 필러 배열을 위해 제거될 수 있다. 언더필 물질층(325)은, 예를 들어 실리카 필러들(silica fillers)과 혼합된 에폭시 수지 및 페놀 수지들(phenol resins)일 수 있으며, 솔더 접합부들(330, 335 및 340)을 확립하기 위해 리플로우 프로세스 이전 또는 이후에 증착될 수 있다. 프리솔더들(355, 360 및 362) 및 전도체 패드들(365, 370 및 372)은 솔더 마스크(375)에 의해 측면으로 둘러싸이는 바, 이러한 솔더 마스크는 다양한 프리솔더들, 예를 들어 프리솔더들(355, 360 및 362)을 수용하기 위해, 레이저 어블레이션(laser ablation) 등에 의해 리소그래피 패터닝되어, 복수의 개구부들을 형성한다. 솔더 볼들(327)의 부착을 용이하게 하기 위해, 다른 솔더 마스크(377)가 회로 보드(320)의 반대 측면에 위치된다. 솔더 마스크들(375 및 377)은, 예를 들어 Taiyo Ink Mfg. Co., Ltd.에 의해 제조되는 PSR-4000 AUS703, 또는 Hitachi Chemical Co., Ltd.에 의해 제조되는 SR7000과 같은, 솔더 마스크 제조에 적절한 다양한 물질들로부터 제조될 수 있다.
이러한 예시적인 실시예에서, 회로 보드(320)는 2-2-2 빌드업 설계를 갖는 반도체 칩 패키지로서 구현된다. 이점에 있어서, 배선 또는 빌드업 층들(380 및 385) 및 (390 및 395)이 코어(400)의 반대 측면들 상에 형성된다. 코어(400)는 요구에 따라, 모놀리식이거나, 또는 2개 이상의 층들의 라미네이트일 수 있다. 코더(400) 및 빌드업 층들(380, 385, 390 및 395)은, 이를 테면 Ajinomoto, Ltd.에 의해 공급되는 GX13과 같은 잘 알려진 폴리머 물질들로 구성될 수 있다. 빌드업 층들(380, 385, 390 및 395), 코어(400), 및 솔더 마스크들(375 및 377)이 회로 보드(320)에 대한 배선 시스템을 구성한다. 도 3의 다양한 전도체 구조들에 대한 다음의 설명은 회로 보드(320) 내의 전도체 구조들을 예시할 것이다. 빌드업 층(380)은 각각의 전도체 구조들 또는 비아 랜드들(410, 415 및 417)을 포함할 수 있다. 비아 랜드들(410 및 415)은, 빌드업 층(380) 내에 형성된 각각의 비아들(430 및 435)에 의해 빌드업 층(385) 내의 다른 세트의 전도체 구조들 또는 트레이스들(420 및 425)과 배선되거나 또는 오믹 컨택된다. 전도체 패드(417)는, 빌드업 층(380) 내에 형성된 비아(437)에 의해, 빌드업 층(385) 내에 형성된 다른 전도체 구조 또는 비아 랜드(427)에 전기적으로 연결될 수 있다. 유사하게, 빌드업 층(385) 내의 전도체 트레이스들(420, 425) 및 랜드(427)는 각각의 비아들(440, 445 및 447)에 의해 솔더 마스크(375) 내의 위에 있는(overlying) 전도체 패드들(365, 370 및 372)에 전기적으로 연결될 수 있다. 유사하게, 빌드업 층들(390 및 395) 및 솔더 마스크(377)를 통한 전기적인 경로들은, 빌드업 층(390) 내의 전도체 구조들 또는 비아 랜드들(450, 455 및 457) 및 비아들(460, 465 및 467), 전도체 트레이스들(470 및 475), 빌드업 층(395) 내의 전도체 구조 또는 비아 랜드(477) 및 해당하는 비아들(480, 485 및 487), 및 비아들(480, 485 및 487)에 연결되는 솔더 마스크(377) 내의 볼 패드들(490, 495 및 497)에 의해 제공될 수 있다. 솔더 볼들(327)은 볼 패드들(490, 495 및 497)에 야금술적으로 본딩된다. 코어(400)를 통한 전기적인 경로들은 쓰루 비아들(thru-vias)(500, 505 및 507)에 의해 제공될 수 있는 바, 이러한 쓰루 비아들은 도금된 쓰루홀들 또는 다른 타입들의 전도체들일 수 있다.
도 3을 계속 참조하면, 빌드업 층(385)은 복수의 전도체 트레이스들을 포함할 수 있는 바, 이들 중 3개를 볼 수 있으며, 각각 510, 515 및 517로 라벨이 붙어 있다. 빌드업 층(375)은 복수의 전도체 트레이스들(520 및 525)을 포함할 수 있고, 빌드업 층(395)은 전도체 트레이스들(530, 535 및 537)을 포함할 수 있다. 전도체 트레이스들(510 및 515)은 전도체 트레이스들(420 및 425) 사이에 내포되고, 전도체 트레이스들(530 및 535)은 전도체 트레이스들(470 및 475) 사이에 내포될 수 있다. 하기에서 보다 상세히 설명되는 바와 같이, 다수의 트레이스들(510 및 515)을 전도체 트레이스들(420 및 425) 사이에 내포시키고, 트레이스들(530 및 535)을 전도체 트레이스들(470 및 475) 사이에 유익하게 내포시키게 되면, 설계 룰들 및 통상의 배선 배치가 이러한 다수의 트레이스들의 내포를 막는 통상의 설계들을 이용하여 가능하게 되는 것 보다, 회로 보드(320) 내에서 전력, 접지 및/또는 신호들의 보다 복잡하고 유연한 라우팅을 제공한다.
도 4는, 점선으로 된 원(540)에 의해 경계가 정해지는 도 3의 부분을 더 크게 확대하여 나타낸다. 이제, 도 4를 참조한다. 이러한 예시적인 실시예의 기술적인 목표는, 솔더 접합부들(330 및 335) 사이의 범프 피치를 값(x1) 이상으로 증가시키지 않으면서, 전도체 트레이스들(420 및 425) 및 비아들(440 및 445) 사이에 2개의 트레이스들(510 및 515)을 내포할 수 있도록 하는 것이다. 이러한 내포를 달성하기 위해, 전도체 트레이스들(420 및 425)은 비아 랜드들로서 제조되는 것이 아니라, 트레이스들로서 제조되며, 해당하는 비아들(440 및 445)이 이러한 트레이스들(420 및 425) 상에 형성된다. 전도체 트레이스들(420 및 425)은 폭(x6)을 가지며 제조될 수 있는 바, 이러한 폭(x6)은 비아들(440 및 445) 보다 더 좁고, 도 2에 도시된 통상의 비아 랜드들(120 및 125)의 폭(x5) 보다는 더욱 좁다. 빌드업 층(380) 내의 비아들(430 및 435)은 이들 각각의 비아 랜드들(410 및 415) 및 아래에 있는 코어(400) 내의 도금된 쓰루홀들(500 및 505)과 실질적으로 수직으로 정렬될 수 있다. 유사하게, 솔더 범프(345), 프리솔더(355) 및 전도체 패드(365)가 수직으로 정렬될 수 있고, 솔더 범프(350), 프리솔더(360) 및 전도체 패드(370)가 수직으로 정렬될 수 있다. 전도체 트레이스들(420 및 425)의 좁은 폭(x6)은 폭(x7)을 갖는 갭을 제공한다. 총 갭(x7)은, 전도체 트레이스(420)와 트레이스(510) 간의 그리고 트레이스(515)와 전도체 트레이스(425) 간의 갭들(x8), 트레이스들(510 및 515)의 결합된 측면 치수들(x9), 및 트레이스들(510 및 515) 간의 갭(x10)의 합일 수 있다. 요구에 따라, 양들(quantities)(x8, x9 및 x10)은 같거나, 또는 같지 않을 수도 있다. 이러한 방식으로, 범프 피치(x1)를 확장하지 않으면서, 내포된 트레이스들을 제공하면서, 트레이스와 랜드 간의 어떠한 최소의 설계 룰 간격(이를 테면, 간격(x8)) 및 어떠한 최소의 트레이스간 간격(inter trace spacing)(이를 테면, x10)이 유지될 수 있다. 전도체 트레이스(520)는 통상의 방식으로 전도체 패드들(365 및 370) 사이에 위치될 수 있다. 선택적으로, 요구되는 경우, 다수의 트레이스들이 다수의 빌드업 층들 상에, 이를 테면, 빌드업 층(385) 뿐 아니라, 솔더 마스크(375) 내에 내포될 수 있다. 따라서, 범프 피치를 x1 이상으로 확장시키지 않으면서, 반도체 칩(315)으로부터의 입/출력들의 보다 큰 복잡성을 용이하게 하기 위한 복잡한 라우팅이 제공될 수 있다.
이제, 비아, 및 트레이스와 비아 양자 모두로서 기능하는 아래의 전도체 트레이스의 배열에 대한 부가적인 상세 사항들이 도 5를 참조하여 이해될 수 있는 바, 도 5는 전도체 트레이스(420) 및 비아(440)의 일부를 도시한다. 여기에서, 전도체 트레이스(420)는, 비아 랜드를 가지며 형성되지 않거나 또는 달리 제공되지도 않는 적어도 하나의 세그먼트(530)를 포함한다. 세그먼트(530)는 선형이거나, 구부러지거나, 또는 어떠한 다른 형상일 수 있다. 비아(440)는, 아래에 있는 트레이스(420), 특히 세그먼트(530)와 협력하는 텅(tongue) 또는 그루브(groove) 형태의 노치(notch)(550)를 포함할 수 있다. 이러한 배열은, 비아(440)와 트레이스(420) 간의 물리적인 연결이, 예를 들어 x-y 평면에서의 전단 응력(shear stress)을 견딜 수 있게 한다. 하기에서 보다 완전히 설명되는 바와 같이, 노치(550)는, 비아(440)가 형성될 때, 그 비아(440)에 대해 확립될 수 있다. 본원에서 설명되는 바와 같이, 비아 랜드가 없는 전도체 트레이스(420)의 세그먼트(530) 상에 비아(440)를 장착하게 되면, 더 조밀한 간격(tighter spacing) 및 여분의(extra) 내포된 트레이스들을 가능하게 한다. 물론, 요구되는 경우, 전도체 트레이스(420)의 다른 부분들은 통상의 비아 랜드들을 가지며 제공될 수 있다.
다양한 배열들을 이용하여, 비아와 (트레이스 및 비아 랜드 양자 모두로서 기능하는) 아래의 트레이스 간의 물리적인 컨택을 확립할 수 있다는 것을 이해해야 한다. 도 6은 전도체 트레이스(420') 상에 위치되는 비아(440')의 대안적인 예시적인 실시예를 도시한다. 전도체 트레이스(420')는 본원에서 개시되는 비아 랜드들로서 기능하는 다른 전도체 트레이스들과 실질적으로 동일하게 구성될 수 있다. 비아(440')는 다른 점들에 있어서는 개시되는 다른 비아들과 동일할 수 있다. 하지만, 본 예시적인 실시예에서, 비아(440')는 노치를 가지며 제공되는 것이 아니라, 대신에 전도체 트레이스(420')의 상부 표면(555) 위에 직접 놓여질 수 있다. 비아(440') 및 전도체 트레이스(420')의 조성들에 의존하여, 이러한 비아(440')와 트레이스(420') 사이에는 여전히 야금술적인 본딩이 확립될 것이다.
다른 대안적인 예시적인 실시예는 도 7에서 도해적으로 그리고 반 단면(half section)으로 도시된다. 여기에서, 전도체 트레이스(420")는 원형의 개구부들(557)을 가지며 제공될 수 있고, 비아(440")는 아랫쪽으로 돌출되는 원형의 보스(circular boss)(558)를 가지며 제공될 수 있는 바, 이러한 보스는 개구부(557) 내에 맞춰지도록 크기가 정해진다. 보스(558)와 개구부(557)가 맞물리게 되면, 비아(440")와 전도체 트레이스(420")의 딜라미네이션(delamination)을 피하기 위한, 응력을 견디는 접합부(shear stress resistant joint)를 제공한다.
도 8에서 도해적으로 그리고 반 단면으로 도시되는 또 다른 대안적인 예시적인 실시예에서, 전도체 트레이스(420''')는 직사각형 개구부(559)를 가지며 제공될 수 있고, 비아(440''')는 직사각형 보스(560)를 가지며 제공될 수 있는 바, 이러한 직사각형 보스는 전단 응력을 견디는 접합부를 유사하게 제공하기 위해 개구부(559) 내에 놓여지도록 설계된다. 당업자라면, 여기에서 개시되는 임의의 실시예들의 전도체 트레이스들 및 비아들에 대한 개구부들 및 보스들의 풋프린트들은 크게 달라질 수 있다는 것을 이해할 것이다.
도 9의 분해도에 도시된 또 다른 대안적인 예시적인 실시예에서, 전도체 트레이스(420'''')는 라운딩된 캡(rounded cap)(561)을 가지며 제공될 수 있고, 비아(440'''')는 라운딩된 노치(550'''')를 가지며 제공될 수 있는 바, 이러한 노치는 전단 응력을 견디는 접합부를 유사하게 제공하기 위해 라운딩된 캡(561) 위에 놓여지도록 설계된다. 라운딩된 캡(561)은 바람직하게는 비아(440'''') 보다 풋프린트가 더 작다.
이제, 전도체 트레이스들(420 및 425) 및 비아들(440 및 445), 및 배선 방식의 다른 구조들을 제조하기 위한 예시적인 방법이, 도 10, 11, 12 및 13을 참조하여, 먼저 도 10을 참조하여 이해될 수 있다. 도 10은 도 3과 같은 단면도이지만, 도시를 단순화하기 위해, 회로 보드(320)의 쓰루 비아들(500 및 505) 및 코어(400)의 상부 부분 만을 도시한다. 또한, 도 3 및 4에 도시된 위에 있는 반도체 칩(315)은 이러한 포인트에서는 부착되지 않으며, 이에 따라 도시되지 않는다. 비아 랜드들(410 및 415) 및 비아들(430 및 435)을 포함하는 빌드업 층(380)이 이미 구성되어 있다. 이러한 포인트에서, 전도체층(562)이 빌드업 층(380)에 도포될 수 있다. 이후의 프로세싱을 통해, 전도체층(562)은 전도체 트레이스들의 쌍들로 변환되는 바, 이러한 전도체 트레이스들의 쌍들은, 비아 랜드들을 포함하지 않지만 여전히 비아 랜드들로서 기능하는 세그먼트들, 및 라우팅 트레이스들로서 기능할 수 있는 비아 랜드들을 포함하며, 이에 대해서는 하기에서 보다 상세히 설명된다. 전도체층(562)은, 이를 테면 알루미늄, 구리, 은, 금, 티타늄, 내화 금속들(refractory metals), 내화 금속 화합물들, 이들의 합금들 등과 같은 다양한 전도체 물질들로부터 제조될 수 있다. 하나의 구조 대신, 전도체층(562)은, 이를 테면 티타늄층이 오고, 그 다음에 니켈-바나듐층이 오고, 그 다음에 구리층이 오는 것과 같이, 복수의 금속층들의 라미네이트로 이루어질 수 있다. 다른 실시예에서는, 티타늄층이 구리층에 의해 덮인 다음, 니켈의 상부 코팅이 이루어진다. 하지만, 당업자라면 매우 다양한 전도성 물질들이 전도체층(562)에 대해 이용될 수 있다는 것을 이해할 것이다. 예시적인 물질들은 개시되는 실시예들 중 임의의 실시예에 대해 이용될 수 있다. 금속 물질들을 도포하기 위한 잘 알려진 다양한 기술들, 이를 테면 물리 기상 증착, 화학 기상 증착, 도금 등이 이용될 수 있다. 예시적인 실시예에서, 전도체층(562)은 구리로 구성될 수 있으며, 잘 알려진 도금 프로세스들에 의해 증착될 수 있다.
이 단계에서, 마스크(565)가 전도체층(562) 상에 형성되고, 복수의 부분들(570a, 570b, 570c 및 570d)로 리소그래피에 의해 패터닝될 수 있다. 마스크 부분들(570a 및 570d)은 (도 3의 목표 폭들(x6)을 포함하는) 이후 형성되는 전도체 트레이스들의 요구되는 풋프린트를 갖도록 패터닝된다. 마스크 부분들(570b 및 570c)은 이후 형성되는 내포된 전도체 구조들의 요구되는 풋프린트들을 갖도록 패터닝된다. 이러한 마스크는 잘 알려져있는 레지스트 물질들로 구성될 수 있으며, 잘 알려져있는 리소그래피 프로세스를 이용하여 현상될 수 있다.
이제, 도 11을 또한 참조하면, 마스크(565)를 형성한 후, 전도체층(562)은, 그 노출된 부분들을 제거하고, 전도체 트레이스들(420, 425, 510 및 515)을 남기기 위해, 식각 프로세스를 받게 된다. 방향성(directional) 플라즈마 식각이 이용될 수 있다. 아래에 있는 비아들(430 및 435)의 과도한 제거를 피하기 위해서는, 종점(endpoint)이 모니터되어야 한다. 식각 프로세스 이후, 마스크(565)는 애싱(ashing), 솔벤트 스트리핑(solvent stripping), 또는 이 둘의 결합에 의해 제거될 수 있다. 마스크 스트립은 빌드업 층(380)에 대한 허용불가능한 손상을 피하도록 조정되어야 한다. 가시적인 트레이스들(420 및 425)의 부분들은, 도 5에 도시된 세그먼트(530)와 같은, 비아 랜드들을 포함하지 않는 세그먼트들을 포함할 것임을 주목해야 한다.
이제, 도 12를 참조한다. 전도체 트레이스들(420, 425, 510 및 515)을 패터닝한 후, 빌드업 층(380) 상에 빌드업 층(385)이 형성될 수 있다. 본원의 다른 곳에서 설명되는 타입(들)의 절연 물질이 스핀 코팅 또는 다른 기술들에 의해 증착되고, 가열 또는 다른 방법으로 경화될 수 있다. 이 단계에서, 빌드업 층(385)이 트레이스들(420, 425, 510 및 515)을 덮는다.
이제, 도 13을 참조하여, 이후 형성되는 비아들을 수용하기 위해 빌드업 층(385) 내에 개구부들을 형성하는 예시적인 프로세스에 대해 설명할 것이다. 예시적인 실시예에서, 레이저 커팅(laser cutting)에 의해 개구부들(575 및 580)이 전도체 트레이스들(420 및 425) 상에 형성될 수 있다. 레이저(585)는 레이저 방사(590)를 펄스들로 또는 연속적인 빔으로서 가할 수 있다. 레이저 방사(590)의 파장 및 스폿 크기(spot size)는, 요구되는 크기들 및 풋프린트들을 갖는 개구부들(575 및 580)을 생성하면서, 빌드업 층의 물질층(385)을 효과적으로 제거하도록 선택된다. 예를 들어, 2 내지 5 미크론 범위의 스폿 크기를 갖는, 자외선 범위의 방사(590)가 이용될 수 있다. 도 3, 4 및 5에 도시된 비아 텅-및-그루브 배열(via tongue-and-groove arrangement)에 대해 적절한 이러한 예시적인 실시예에서, 개구부들(575 및 580)은 전도체 트레이스들(420 및 425)의 상부들 약간 아래까지 아랫쪽으로 드릴링될 필요가 있다. 커팅 프로세스가 전도체 트레이스들(420 및 425)로부터 과도한 물질을 제거하지 않도록, 어느 정도의 주의를 해야 한다. 내포된 트레이스들(510 및 515)은 빌드업 층(385) 내에 내장(bury)된 채로 유지된다. 도 6에 도시된 타입의 비아 트레이스간 배열(via-to-trace arrangement)에 대해, 개구부들(575 및 580)은 전도체 트레이스들(420 및 425)의 상부들 아래로 드릴링되지 않을 것임을 이해해야 한다.
이제, 도 14를 참조하면, 개구부들(575 및 580)을 형성한 후, 비아들(440 및 445)이 이러한 개구부들 내에 형성될 수 있다. 비아들(440 및 445)은, 이를 테면 알루미늄, 구리, 은, 금, 티타늄, 내화 금속들, 내화 금속 화합물들, 이들의 합금들 등과 같은, 다양한 전도체 물질들로 구성될 수 있다. 하나의 구조 대신, 비아들(440 및 445)은, 이를 테면 티타늄층이 오고, 그 다음에 니켈-바나듐층이 오고, 그 다음에 구리층이 오는 것과 같이, 복수의 금속층들의 라미네이트로 이루어질 수 있다. 다른 실시예에서는, 티타늄층이 구리층에 의해 덮인 다음, 니켈의 상부 코팅이 이루어진다. 하지만, 당업자라면 매우 다양한 전도성 물질들이 비아들(440 및 445)에 대해 이용될 수 있다는 것을 이해할 것이다. 금속 물질들을 도포하기 위한 잘 알려진 다양한 기술들, 이를 테면 물리 기상 증착, 화학 기상 증착, 도금 등이 이용될 수 있다. 예시적인 실시예에서, 비아들은 2 단계들로 수행되는 구리 도금에 의해 형성될 수 있다. 제 1 단계는 개구부들(575 및 580) 내에 비교적 얇은 구리층을 도포하는 것을 포함한다. 제 2 단계에서, 벌크 도금 프로세스(bulk plating process)를 수행하여, 비아들(440 및 445)을 채운다.
빌드업 층(380) 상에, 전도체 트레이스들(420 및 425), 트레이스들(510 및 515) 및 비아들(440 및 445)을 포함하는 빌드업 층(385)을 확립하기 위한 본원에서 설명되는 프로세스들은 또한, 비아 랜드들(410 및 415) 및 그 비아들(430 및 435)을 포함하는 빌드업 층(380)을 확립하는 데에도 이용될 수 있다. 코어(400)의 반대 측면 상에 있는 임의의 다른 층들에 대해서도 마찬가지이다.
도 15는 도 13과 같은 단면도이지만, 도 7 또는 8에 도시된 비아 트레이스간 배열들에 대해 적절한 대안적인 예시적인 프로세스를 도시한다. 여기에서, 개구부들(575 및 580)은 본원의 다른 곳에서 설명된 바와 같이 빌드업 층(385) 내에 커팅될 수 있다. 전도체 트레이스들(420 및 425)이 처음에 노출된 후, 커팅 빔(cutting beam)(590)은 전도체 트레이스들(420 및 425) 내에 개구부들(557)(또는, 직사각형 개구부의 경우에는, 도 8의 559 참조)을 형성하는 데에 포커싱(focusing)된다. 여기에서 또한, 레이저 어블레이션이, 포커싱되는 물질 제거를 제공할 수 있다. 이후, 상기 설명한 기술들을 이용하여, 이를 테면 비아들(440" 또는 440''')과 같은 비아들이 형성될 수 있다.
이제, 도 16을 참조하면, 솔더 마스크(375), 전도체 패드들(365 및 370) 및 전도체 트레이스(520)로 이루어지는 빌드업 층이, 잘 알려진 물질 증착 및 패터닝 기술들에 의해 빌드업 층(385) 상에 형성될 수 있다. 예를 들어, 전도체 패드들(365 및 370)은, 본원의 다른 곳에서 설명된 비아 랜드들(410 및 415) 및 전도체 트레이스들(420, 425, 510 및 515)을 형성하는 데에 이용되는 것과 동일한 일반적인 전도체 증착 및 패터닝 기술들을 이용하여 제조될 수 있다. 솔더 마스크(375)는, 요구에 따라, 이를 테면 스핀 코팅 또는 다른 증착 기술들과 같은 잘 알려진 솔더 마스크 증착 기술들을 이용하여 증착될 수 있다. 적절한 개구부들(585 및 590)이, 잘 알려진 리소그래피 패터닝 기술들에 의해 솔더 마스크(375) 내에 형성될 수 있다. 이러한 개구부들(585 및 590)은 유익하게는 전도체 패드들(365 및 370) 상에 위치된다. 이러한 포인트에서, 나타낸 바와 같이, 프리솔더들(355 및 360)이 개구부들(585 및 590) 내에 위치되고 주조(coin)될 수 있다. 예를 들어, 솔더 페이스트(solder paste)가 스텐실(stencil) 등에 의해 도포될 수 있다. 이러한 포인트에서, 리플로우가 수행되어, 프리솔더들(355 및 360)을 아래에 있는 전도체 패드들(365 및 370)에 본딩시킬 수 있다. 프리솔더들(355 및 360)을 도포한 후, 도 1 및 2에 도시된 반도체 칩(315)이 회로 보드(320) 상에 위치되고, 프리솔더들(355 및 360)에 장착될 수 있다. 도 2에 도시된 솔더 접합부들(330 및 335)을 생성하기 위해, 리플로우 프로세스가 수행된다. 리플로우의 온도 및 지속 기간은 솔더들의 타입들, 및 회로 보드(320)와 반도체 칩(315)의 지오미트리에 의존할 것이다.
여기에서 설명되는 프로세스들은 개별적인 회로 보드에 대해 수행되거나, 또는 회로 보드들의 스트립(strip) 또는 다른 집합(aggregation)에 대해 집단으로 수행될 수 있다는 것을 이해해야 한다. 집단으로 이루어지는 경우, 개별적인 회로 보드들은 소잉(sawing) 또는 다른 기술들에 의해 어떠한 단계에서 싱귤레이트(singulate)될 수 있다.
여기에서 개시되는 임의의 예시적인 실시예들은, 예를 들어, 반도체, 자기 디스크, 광학 디스크, 또는 다른 저장 매체와 같은 컴퓨터 판독가능한 매체 내에 수록되는 명령들로, 또는 컴퓨터 데이터 신호로서 구현될 수 있다. 명령들 또는 소프트웨어는 여기에서 개시되는 회로 구조들을 합성(synthesize) 및/또는 시뮬레이트할 수 있다. 예시적인 실시예에서, 케이든스 에이피디(Cadence APD) 등과 같은 전자 설계 자동화 프로그램이, 개시되는 회로 구조들을 합성하는 데에 이용될 수 있다. 결과적인 코드가, 개시된 회로 구조들을 제조하는 데에 이용될 수 있다.
본 발명은 다양한 수정들 및 대안적인 형태들이 가능하지만, 특정의 실시예들이 도면들에 예로서 제시되어 본원에서 상세히 설명되었다. 하지만, 본 발명은 개시되는 특정의 형태들로 제한되는 것으로 의도되지 않는 다는 것을 이해해야 한다. 그렇다기 보다는, 본 발명은 하기에 첨부된 청구범위에 의해 정의되는 본 발명의 정신 및 범위 내에 있는 모든 수정들, 등가들 및 대안들을 포괄한다.

Claims (20)

  1. 회로 보드(circuit board)(320)의 제 1 배선층(interconnect layer)을 형성하는 단계 ?상기 제 1 배선층은, 비아 랜드(via land)를 포함하지 않는 제 1 세그먼트(530)를 갖는 제 1 전도체 트레이스(420)를 포함함?; 및
    상기 제 1 세그먼트(530) 상에 제 1 비아(440)를 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 배선층 내에, 상기 제 1 비아(440)에 대해 공간적으로 이격된 관계(spaced apart relation)를 가지며 상기 제 1 비아(440)로부터 측면으로 오프셋(offset)되는 제 2 및 제 3 전도체 트레이스들(510 및 515)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 배선층 내에, 상기 제 1 전도체 트레이스(420)에 대해 공간적으로 이격된 관계를 갖는 제 4 전도체 트레이스(425)를 형성하는 단계 ?상기 제 4 전도체 트레이스는 비아 랜드를 포함하지 않는 제 2 세그먼트를 포함함 ?; 및
    상기 제 2 세그먼트 상에 제 2 비아(445)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 비아(440)는 상기 제 1 세그먼트(530)와 맞물리도록(engage) 그루브(groove)(550)를 가지며 형성되는 것을 특징으로 하는 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 세그먼트는 개구부(559)를 가지며 형성되고, 상기 제 1 비아(440''')는 상기 개구부 내에 맞춰지도록(fit) 보스(boss)(560)를 가지며 형성되는 것을 특징으로 하는 제조 방법.
  6. 제 1 항에 있어서,
    상기 회로 보드에 반도체 칩을 결합시키는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  7. 제 1 항에 있어서,
    컴퓨터 판독가능한 매체 내에 저장된 명령들을 이용하여, 상기 제 1 전도체 트레이스(420) 및 상기 제 1 비아(440)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 배선층 상에 제 2 배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조 방법.
  9. 회로 보드(320) 내에서 전류를 전달(convey)하는 방법으로서,
    상기 회로 보드(320)의 제 1 배선층 내의 제 1 전도체 트레이스(420)의 제 1 세그먼트(530) 상에 제 1 비아(440)를 위치시키는 단계 ?상기 제 1 세그먼트(530)는 비아 랜드를 포함하지 않음?; 및
    상기 제 1 전도체 트레이스(420) 및 상기 제 1 비아(440)를 통해 제 1 전류를 전달하는 단계를 포함하는 것을 특징으로 하는 회로 보드 내에서 전류를 전달하는 방법.
  10. 제 9 항에 있어서,
    상기 제 1 전류는 전기 신호들(electrical signals)을 포함하는 것을 특징으로 하는 회로 보드 내에서 전류를 전달하는 방법.
  11. 제 9 항에 있어서,
    상기 제 1 배선층 내의 제 2 전도체 트레이스(425)의 제 2 세그먼트 상에 제 2 비아(445)를 위치시키는 단계 ?상기 제 2 세그먼트는 비아 랜드를 포함하지 않음?; 및
    상기 제 2 비아(445) 및 상기 제 2 전도체 트레이스(425)를 통해 제 2 전류를 전달하는 단계를 더 포함하는 것을 특징으로 하는 회로 보드 내에서 전류를 전달하는 방법.
  12. 제 9 항에 있어서,
    상기 제 1 비아와 상기 제 2 비아 사이에 공간적으로 이격된 관계를 갖는 제 3 및 제 4 전도체 트레이스들(510 및 515)을 위치시키는 단계; 및
    상기 제 3 및 제 4 전도체 트레이스들 중 적어도 하나를 통해 제 3 전류를 전달하는 단계를 더 포함하는 것을 특징으로 하는 회로 보드 내에서 전류를 전달하는 방법.
  13. 제 12 항에 있어서,
    상기 회로 보드(320)는 반도체 칩(315)을 포함하고,
    상기 방법은, 상기 반도체 칩과 상기 회로 보드 사이에 상기 제 3 전류를 전달하기 위해 상기 제 3 및 제 4 전도체 트레이스들을 이용하는 단계를 더 포함하는 것을 특징으로 하는 회로 보드 내에서 전류를 전달하는 방법.
  14. 회로 보드(320)로서,
    제 1 배선층 ?상기 제 1 배선층은 비아 랜드를 포함하지 않는 제 1 세그먼트(530)를 갖는 제 1 전도체 트레이스(420)를 포함함?; 및
    상기 제 1 세그먼트(530) 상의 제 1 비아(440)를 포함하는 것을 특징으로 하는 회로 보드.
  15. 제 14 항에 있어서,
    상기 제 1 전도체 트레이스(420)에 대해 공간적으로 이격된 관계를 갖는, 상기 제 1 배선층 내의 제 2 전도체 트레이스(425) ?상기 제 2 전도체 트레이스(425)는 비아 랜드를 포함하지 않는 제 2 세그먼트를 포함함?; 및
    상기 제 2 세그먼트 상의 제 2 비아(445)를 더 포함하는 것을 특징으로 하는 회로 보드.
  16. 제 14 항에 있어서,
    상기 제 1 비아(440)에 대해 공간적으로 이격된 관계를 가지며 상기 제 1 비아(440)로부터 측면으로 오프셋되는, 상기 제 1 배선층 내의 제 3 및 제 4 전도체 트레이스들(510 및 515)을 더 포함하는 것을 특징으로 하는 회로 보드.
  17. 제 14 항에 있어서,
    상기 제 1 비아(440)는 상기 제 1 세그먼트(530)와 맞물리기 위한 그루브(550)를 포함하는 것을 특징으로 하는 회로 보드.
  18. 제 14 항에 있어서,
    상기 제 1 세그먼트는 개구부(559)를 포함하고, 상기 제 1 비아(440''')는 상기 개구부 내에 맞춰지도록 보스(560)를 가지며 형성되는 것을 특징으로 하는 회로 보드.
  19. 제 14 항에 있어서,
    상기 제 1 배선층은 빌드업 층(build-up layer)을 포함하는 것을 특징으로 하는 회로 보드.
  20. 제 14 항에 있어서,
    상기 회로 보드(320)에 결합되는 반도체 칩(315)을 더 포함하는 것을 특징으로 하는 회로 보드.
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