KR100990618B1

KR100990618B1 - 랜드리스 비아홀을 갖는 인쇄회로기판 및 그 제조방법

Info

Publication number: KR100990618B1
Application number: KR1020080034874A
Authority: KR
Inventors: 이석원; 오창건; 황미선
Original assignee: 삼성전기주식회사
Priority date: 2008-04-15
Filing date: 2008-04-15
Publication date: 2010-10-29
Also published as: US20090255722A1; US8418361B2; US20120060369A1; KR20090109430A

Abstract

본 발명은, 제1 금속으로 이루어지는 비아 상부에 형성된, 비아홀 직경보다 작은 라인 폭을 갖는 회로패턴을 포함하고, 회로패턴은 제2 금속 시드층과, 제2 금속과 다른 제3 금속 도금층으로 구성되는 랜드리스 비아홀을 갖는 인쇄회로기판 및 그 제조방법을 제안한다. 본 발명에 따르면, 비아의 상부 랜드가 없으므로, 비아와 접속하는 회로패턴을 미세하게 형성하여 회로패턴의 고밀도화할 수 있다.

랜드리스, 상부랜드, 니켈, 시드층, 비아직경

Description

랜드리스 비아홀을 갖는 인쇄회로기판 및 그 제조방법{A PRINTED CIRCUIT BOARD COMPRISING LANDLESS VIAHOLE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 랜드리스 비아홀(landless via hole)를 갖는 인쇄회로기판(PCB; printed circuit board) 및 그 제조방법에 관한 것이며, 보다 구체적으로는 절연층에 형성된 비아홀을 도전성 금속으로 충전한 후, 비아에 충전된 금속과 선택적으로 에칭 가능한 금속 시드층을 형성함으로써 비아홀의 상부 랜드가 없는 랜드리스 비아홀을 구비한 인쇄회로기판을 제조하는 방법에 관한 것이다.

전자 산업의 발달에 따라 전자부품의 고기능화, 소형화에 대한 요구가 급증하고 있다. 이러한 추세에 대응하고자 인쇄회로기판 또한 회로 패턴의 고밀도화가 요구되고 있으며, 이에 다양한 미세 회로 패턴 구현 공법이 고안, 제시되어 적용되고 있다.

본 발명은 이러한 미세 회로 패턴(fine circuit pattern) 구현 방법들 중에서 비아홀의 상부 랜드를 제거함으로써 랜드리스 비아홀이 구비된 회로 패턴의 고밀도화를 구현하는 방법에 관하여 기술하고자 한다.

도 1은 종래의 일 예에 따른 비아의 상부 랜드가 형성된 인쇄회로기판의 평 면도이다. 도 1에 도시된 바와 같이, 기판의 표면에 형성된 회로패턴(105a)들이 미세한 폭으로 형성됨에도 불구하고, 비아홀(104a) 주변에서 비아홀(104a)의 상부 랜드(104b)를 포함하여 형성되기 때문에 해당 영역에서 미세화를 구현하지 못하는 예가 도시된다. 예컨대, 비아홀(104a)의 직경이 대략 65 ㎛ 인 경우에 그 주변의 상부 랜드는 가공 오차 등을 고려하여 대략 165 ㎛ 의 폭으로 형성된다. 이처럼, 상부 랜드를 형성함에 따라 기판 표면의 회로 패턴이 고밀도화를 이루기 어렵기 때문에, 랜드가 형성되는 부분이 겹치지 않도록 지그재그로(도 1 참조) 비아를 배열하는 방식으로 설계하였으나, 이 역시 폭이 큰 상부랜드로 인해 고밀도 회로패턴을 구현함에 한계가 있었다.

이에 따라, 상부 랜드를 배제한 형태의 랜드리스 비아홀에 관한 기술이 나타나고 있다. 대한민국등록특허 제688702호에는 비아홀 내부에 감광성 레지스트를 충진한 후 이를 이용하여 비아홀의 상부 랜드가 없는 랜드리스 비아홀을 구비한 인쇄회로기판을 제조하는 방법을 개시하고 있다.

도 2는 대한민국등록특허 제688702호에서 개시하는 랜드리스 비아홀의 사시도이다. 도 2를 참조하면, 회로패턴(1)이 비아홀(4)의 내벽 도금층에 접속하여 상부랜드가 없는 미세한 회로패턴의 형성이 가능한 랜드리스 비아홀의 구조가 도시된다. 그러나, 이처럼 비아홀(4)의 내벽 도금층에 회로패턴이 접속하는 경우 접촉 불량이 발생할 가능성이 높고, 이러한 구조를 제조하기 위한 공정이 복잡하다는 문제점이 있었다.

이에 따라, 비아의 상부랜드를 제거하여 미세한 회로패턴의 형성이 가능하 고, 비아와 회로패턴과의 접속이 양호한 랜드리스 비아홀을 구비한 인쇄회로기판 및 그 제조방법이 요구된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하고자 창출된 것으로서, 비아의 상부랜드를 제거하여 미세한 회로패턴의 형성이 가능하고, 비아와 접속하는 회로패턴과의 접속이 양호한 랜드리스 비아홀을 갖는 인쇄회로기판 및 그 제조방법을 제안한다.

본 발명에 따른 인쇄회로기판은, 제1 금속으로 이루어지는 비아 상부에 형성된 회로패턴을 포함하고, 상기 회로패턴의 상부는 라인 폭이 비아홀 직경보다 작고, 상기 회로패턴은 제2 금속 시드층과, 상기 제2 금속과 다른 제3 금속 도금층으로 구성되는 것을 그 특징으로 한다.

본 발명의 바람직한 한 특징으로서, 동일한 화학적 에칭조건에서, 상기 제2 금속은 에칭되고 상기 제1 금속 및 상기 제3 금속은 에칭되지 않도록, 상기 제2 금속은 제1 금속 및 제3 금속과 다른 화학적 에칭에 대한 내성(resistibility)을 가지는 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 제1 금속 및 제3 금속은 구리이고, 상기 제2 금속은 금, 은, 아연, 팔라듐, 루테늄, 니켈, 로듐, 납-주석계 납땜 합금, 또는 니켈-금 합금 중 어느 하나인 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 회로패턴은 상기 비아를 가로질러 상기 비아와 면접하는 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 회로패턴은 폭방향 단면이 직사각형 형상인 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 회로패턴은 폭방향 단면이 "ㅗ" 형상인 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 회로패턴은 비아홀과 면접하는 하부회로패턴과 상기 하부회로패턴 위에 형성되며, 상기 하부회로패턴의 폭보다 작은 폭은 갖는 상부회로패턴으로 구성되는 것에 있다.

본 발명에 따른 인쇄회로기판의 제조방법은, (A) 비아의 하부랜드를 포함하는 제1 회로층이 형성된 기판을 제공하는 단계; (B) 상기 제1 회로층 위에 절연층을 적층하는 단계; (C) 상기 하부랜드가 노출되도록 상기 절연층에 비아홀을 형성하는 단계; (D) 상기 비아홀 내부에 제1 금속으로 구성되는 비아를 충전하는 단계; (E) 상기 절연층 및 상기 비아의 노출면 위에 제2 금속으로 구성되는 시드층을 형성하는 단계; (F) 상기 시드층 위에 제2 회로층 형성용 개구부를 구비하며, 상기 비아 위에 형성되는 상기 개구부의 폭은 상기 비아의 폭보다 작은 레지스트 패턴을 형성하는 단계; (G) 상기 개구부에 의해 형성된 회로영역을 제3 금속으로 도금하여 제3 금속 도금층을 형성하는 단계; 및 (H) 상기 레지스트 필름을 제거하고, 상기 시드층의 노출된 부분을 선택적으로 제거하여 제2 회로층을 형성하는 단계를 포함하는 것을 그 특징으로 한다.

본 발명의 바람직한 또 다른 특징으로서, 상기 (D) 단계는, (D-1) 비아홀을 포함하는 상기 절연층 상에 제1 금속으로 필도금하여 제1 금속 도금층을 형성하는 단계; 및 (D-2) 에칭량 조절에 의해 상기 절연층의 상면이 노출되고, 상기 절연층의 상면과 상기 비아홀에 충전된 상기 제1 금속 도금층의 상면의 높이가 일치하도록 상기 제1 금속 도금층의 일부를 두께 방향으로 에칭하는 단계;를 포함하는 것에 있다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 발명에 따른 랜드리스 비아홀을 갖는 인쇄회로기판은 비아의 상부 랜드가 없으므로, 비아와 접속하는 회로패턴을 미세하게 형성하여 회로패턴을 고밀도화할 수 있고, 이로 인하여 인쇄회로기판 크기의 축소 및 층(layer) 수 감소를 실현할 수 있는 이점이 있다.

또한, 본 발명에 다른 랜드리스 비아홀을 갖는 인쇄회로기판의 제조방법에 따르면, 비아를 형성하는 제1 금속과 다른 제2 금속으로 시드층을 형성하고, 시드층을 선택적으로 에칭하는 공정을 사용하여 비아의 손상 없이 비아와 양호하게 접속하는 회로패턴을 형성할 수 있다는 이점이 있다.

이하, 본 발명에 따른 랜드리스 비아홀을 갖는 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 첨부된 도면의 전체에 걸쳐, 동일하거나 대응하는 구성요소는 동일한 도면부호로 지칭되며, 중복되는 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.

도 3a는 본 발명의 바람직한 실시예에 따른 랜드리스 비아홀을 갖는 인쇄회로기판의 단면도이고, 도 3b는 도 3a의 인쇄회로기판의 비아 형성 영역의 평면도이다. 도 3a 및 도 3b에 도시된 바와 같이, 본 발명은, 비아(10) 상부에 형성된, 비아홀 직경보다 작은 라인 폭을 갖는 회로패턴(30)을 포함하는 구성이다.

비아(10)는 하부랜드(55)와 회로패턴(30)을 전기적으로 연결하는 구성이며, 제1 금속으로 형성된다. 본 실시예에서 제1 금속은 구리이다.

회로패턴(30)은 비아(10)의 상면에 면접하는 전도성 라인으로, 동일한 폭을 가지는 제2 금속 시드층(31)과, 제3 금속 도금층(33)으로 구성된다. 본 실시예의 제2 금속 시드층(31)과 제3 금속 도금층(33)은 폭이 일정하고 서로 동일한 폭을 갖는다. 따라서, 회로패턴(30)은 직사각형 형상이며, 회로패턴(30)의 라인 폭은 접속하는 비아(10)의 직경보다 작다. 따라서, 비아(10)의 랜드가 없어 비아(10) 상부 회로층을 미세하게 형성할 수 있다.

도 3b를 참조하면, 본 실시예의 회로패턴(30)은 비아(10)의 상면을 가로질러 면접촉하는 구성이다. 따라서, 비아(10) 내벽 도금층에 접속하는 기존의 랜드리스에 비해 전기접속이 양호하다.

여기서 제2 금속은, 제1금속 및 제3 금속과 다른 화학적 에칭에 대한 내성(resistibility)을 가진다. 이는 동일한 화학적 에칭조건에서, 제2 금속은 에칭되고, 상기 제1 금속 및 상기 제3 금속은 에칭되지 않을 수 있음을 의미한다. 예를 들면, 제1 금속 및 제3 금속이 구리인 경우 제2 금속은 금, 은, 아연, 팔라듐(palladium), 루테늄(ruthenium), 니켈(nickel), 로듐(rhodium), 납-주석계 납땜 합금, 또는 니켈(nickel)-금 합금 중 어느 하나가 될 수 있다. 이에 대해서는 아래에서 상세하게 서술한다. 본 실시예에서 제2 금속은 니켈, 제3 금속은 구리를 사용한다.

도 3c는 본 발명의 다른 실시예에 따른 랜드리스 비아홀의 단면도이다. 도시 된 바와 같이, 본 실시예의 회로패턴(30)은 단면이 "ㅗ" 형상이며, 서술의 편의상 절연층(20)의 상면 아래에 위치하는 회로패턴(30)을 "하부회로패턴", 절연층(20)의 외부로 돌출되는 회로패턴(30)의 부분을 "상부회로패턴"이라 명명한다. 본 실시예에서 절연층의 외부로 돌출되는 상부회로패턴의 라인 폭은 비아(10)의 직경보다 작다. 따라서, 고밀도 회로패턴의 구현이 가능하다.

이하, 본 발명의 바람직한 실시예에 따른 랜드리스 비아홀을 갖는 인쇄회로기판의 제조방법에 대해 서술한다. 도 4는 본 발명의 실시예에 따른 랜드리스 비아홀을 갖는 인쇄회로기판의 제조방법을 공정순서대로 도시한 도면이다.

먼저, 도 4a에 도시된 바와 같이, 절연수지(50)의 양면에 비아(10)의 하부랜드(55) 및 회로패턴(57)을 포함하는 제1 회로층이 형성된 양면기판이 제공된다.

이후, 도 4b에 도시된 바와 같이 회로층 위에 절연층(20)을 적층하고, 도 4c에 도시된 바와 같이, 상기 하부랜드(55)가 노출되도록 절연층(20)에 비아홀을 형성한다. 비아홀(13)이 형성될 하부랜드(55) 상부에 적층된 절연층(20)에 레이저 드릴링, 보다 구체적으로는 CO₂ 레이저 가공을 수행하여 비아홀(13)을 형성한다.

이후, 도 4d에 도시된 바와 같이, 비아홀(13)의 내면을 포함하는 절연층(20)의 표면에 제1 금속 도금층(15)을 형성한다. 본 실시예에서는 구리 도금(copper fill plating)을 실시하여 제1 금속 도금층(15)을 형성한다. 무전해 및 전해 구리 도금에 의해 비아홀(13) 내부는 구리로 충전된다.

다음으로, 도 4e에 도시된 바와 같이, 에칭량을 조절하여 절연층(20)의 상면(23)이 노출되고, 절연층(20)의 상면(23)과 상기 비아홀(13)에 충전된 도금층의 상면(17)의 높이가 일치하도록 상기 제1 금속 도금층(15)의 일부를 두께 방향으로 에칭하여 비아(10)를 형성한다.

에칭공정은 제1 금속 도금층(15)이 형성된 기판을 이동가능한 컨베이어에 적재하고, 컨베이어에 의해 운송되는 기판이 에칭액이 담긴 수조를 통해 이동시킴으로써 이루어진다. 이때, 에칭되는 양은 에칭시간, 즉, 기판이 에칭액에 잠겨있는 시간에 의해 결정되며, 이는 컨베이어의 경로 및 속도를 제어하는 것으로 조절할 수 있다. 이러한 방식으로, 절연층(20)의 상부에 형성된 제1 금속 도금층(15)의 두께만큼만 에칭에 의해 제거함으로써 절연층(20)의 상면(23)과 상기 비아홀(13)에 충전된 도금층의 상면(17)의 높이를 일치시키는 것이 가능하다. 본 실시예의 방법으로 제1 금속 도금층(15)의 일부를 에칭으로 제거하는 경우 비아홀(13)에 충전된 도금층의 상면(17)의 높이가 절연층(20)의 상면(23)의 높이보다 약간 낮아질 수 있는데, 이는 본 발명의 실시에 장애가 되지 않으며, 이에 대해서는 도 5와 관련하여 후술한다.

이후, 도 4f에 도시된 바와 같이, 절연층(20)의 상면(23) 및 상기 비아(10)의 노출면(17) 위에 제2 금속으로 구성되는 시드층(31)을 무전해 도금으로 형성한다. 상술한 바와 같이, 제2 금속은, 제1 금속 및 제3 금속과 다른 화학적 에칭에 대한 내성(resistibility)을 가지는 금속이다. 무전해 도금 공정은 전해 동도금에 필요한 도전성 막을 형성시켜주기 위한 전처리 공정으로써 본 실시예에서는 니켈을 이용한 무전해 도금을 실행함으로써 시드층(31)을 형성한다. 니켈층은 전기화학적으로 석출 형성되는 경우 다른 금속에 비해 석출 안정성이 우수하고, 석출결함이 매우 적은 균일한 피막의 형성이 용이한 것으로서 알려져 있다.

그 다음, 도 4(g)에 도시된 바와 같이, 시드층(31)에 레지스트필름(70)을 도포한다. 본 실시예에서는 감광성 레지스트필름을 사용한다.

이후, 도 4(h)에 도시된 바와 같이, 레지스트 패턴을 형성한다. 시드층(31) 상에 도포된 레지스트필름(70)에 노광 및 현상 공정을 실시하여 비아(10)에 접속하는 회로패턴(30)을 포함하는 제2 회로층이 형성될 회로영역에 개구부(73)를 형성한다. 이때, 비아(10) 상부에 형성된 레지스트필름(70)의 개구부(73)의 폭은 비아(10)의 직경보다 작다.

이후, 도 4(i)에 도시된 바와 같이, 개구부(73)를 제3 금속으로 도금하여 비아(10) 위에 비아(10)의 직경보다 작은 라인폭을 갖는 제3 금속 도금층(33)을 형성한다. 본 실시예에서 제3 금속으로 구리를 사용한다. 제1 금속과 제3 금속은 구별되도록 도시되었으나, 제1 금속과 제3 금속은 제2 금속과 구별되는 금속이며, 제1 금속이 제3 금속과 다를 필요는 없다는 점을 이해하여야 한다.

그 다음, 도 4(j)에 도시된 바와 같이, 잔류한 레지스트필름(70)을 제거하고, 시드층(31)의 노출된 부분을 선택적 에칭에 의해 제거하여 제2 회로층(30)을 완성한다.

이때, 니켈로 이루어지는 시드층(31)을 구리로 이루어지는 제3 금속 도금층(33) 및 비아(10)와 선택적으로 에칭한다. 서로 다른 금속 중에서 특정금속만을 선택적으로 에칭하는 방법이 다수 공지되어 있으며, 본 실시예에서는, 니켈을 구리와 선택적으로 에칭할 수 있는 니켈 선택 에칭액을 사용한다.

여기서, 니켈 선택 에칭액이란, 구리를 용해시키지 않는 니켈 또는 니켈합금만을 용해시키는 용액을 말한다. 이러한 용액을 사용하여, 제3 금속 도금층(33) 및 비아(10)에 손상을 주는 일 없이, 니켈 도금층(31)만을 제거할 수 있다. 니켈의 선택 에칭액은, 550ml/1∼650ml/1 농도의 황산용액, 황산과 질산의 혼산(混酸)용액, 및 황산과 m - 니트로벤젠 설폰산의 혼합용액을 사용하는 것이 바람직하다.

니켈 도금층(31)을 선택적으로 제거함에 의해 랜드리스 비아홀을 구비하는 인쇄회로기판이 완성된다.

한편, 금, 은, 아연, 팔라듐, 루테늄, 로듐, 납-주석계 납땜 합금, 또는 니켈-금 합금을 구리와 선택적으로 에칭하는 방법이 공지되어 있으며, 본 기술분야의 당업자라면 이를 쉽게 이해할 수 있을 것이다.

도 5는 비아 상면의 높이가 절연층의 높이보다 낮게 에칭된 경우의 공정을 도시하는 도면이다.

도 5a를 참조하면, 도 4d에 도시된 제1 금속 도금층(15)의 일부를 에칭하여 제거하여 절연층(20)을 노출시키는 공정에서 과에칭으로 비아(10) 상면(17)의 높이가 절연층(20)의 상면(23)의 높이보다 낮아진 상태가 도시된다. 본 실시예에 따른 방법으로 절연층(20) 상부에 형성된 제1 금속 도금층(15)을 제거하는 공정에서 발생할 수 있는 결과이다. 이때, 도 5a에 도시된 바와 같이, 레지스트필름(70)과 비아(10) 상면(17) 사이에 간극이 발생할 수 있다. 이때 발생하는 간극은 제3 금속 도금층(33)의 도금에 의해 채워지게 되고, 도 5b에 도시된 바와 같은 랜드리스 비아가 형성될 수 있다. 따라서, 비아(10)의 상면(17)의 높이가 절연층(20)의 상면(23)의 높이보다 약간 낮게 에칭되어도 랜드리스 비아홀을 구현할 수 있으며, 완성된 랜드리스 비아(10)의 형상은 도 3c에 도시된 바와 같다.

본 발명은 상술한 공정으로, 비아(10)를 먼저 형성하고, 비아(10) 상부에 회로패턴(30)을 형성하여 비아(10)와 회로패턴(30)과의 신뢰성이 높은 랜드리스 비아홀을 구현할 수 있다. 도 3b를 참조하여 설명하면, 비아(10)의 직경(D1)이 대략 100㎛이고 회로패턴(30)의 라인의 폭(W1)이 30㎛이라고 한다면 회로층 형성시 정합 오차 범위(O)를 ±35㎛까지 확보 할 수 있는 장점을 가지고 있다. 따라서, 본 발명의 제조방법에 따르면, 기존 랜드리스 공법보다 비아(10)와 회로패턴(30)과의 신뢰성이 높은 랜드리스 비아홀을 갖는 인쇄회로기판 제작이 가능하다.

한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.

도 1은 종래의 비아와 접속하는 상부랜드를 포함하는 회로층을 구비한 인쇄회로기판의 평면도이다.

도 2는 종래의 랜드리스 비아홀의 사시도이다.

도 3은 본 발명의 바람직한 실시예에 따른 랜드리스 비아홀을 갖는 인쇄회로기판의 단면도이다.

도 4는 본 발명의 바람직한 실시예에 따른 랜드리스 비아홀을 갖는 인쇄회로기판의 제조방법은 공정순서대로 도시하는 도면이다.

<도면의 주요 부호에 대한 설명>

10 비아 13 비아홀

15 제1 금속 도금층 17 비아 상면

20 절연층 23 절연층 상면

30 제2 회로층의 회로패턴

31 제1 금속 시드층 33 제3 금속 도금층

50 절연수지 55 하부랜드

57 제1 회로층의 회로패턴

70 레지스트 필름

Claims

제1 금속으로 이루어지는 비아 상부에 형성된 회로패턴을 포함하고,

상기 회로패턴의 상부는 라인 폭이 비아홀 직경보다 작고, 상기 회로패턴은 제2 금속 시드층과, 상기 제2 금속과 다른 제3 금속 도금층으로 구성되며, 동일한 화학적 에칭조건에서, 상기 제2 금속은 에칭되고 상기 제1 금속 및 상기 제3 금속은 에칭되지 않도록, 상기 제2 금속은 제1 금속 및 제3 금속과 다른 화학적 에칭에 대한 내성(resistibility)을 가지는 것을 특징으로 하는 인쇄회로기판.
삭제
제1항에 있어서,

상기 제1 금속 및 제3 금속은 구리이고, 상기 제2 금속은 금, 은, 아연, 팔라듐, 루테늄, 니켈, 로듐, 납-주석계 납땜 합금, 또는 니켈-금 합금 중 어느 하나인 것을 특징으로 하는 인쇄회로기판.
제1항에 있어서,

상기 회로패턴은 상기 비아를 가로질러 상기 비아와 면접하는 것을 특징으로 인쇄회로기판.
제1항에 있어서,

상기 회로패턴은 폭방향 단면이 직사각형 형상인 것을 특징으로 하는 인쇄회로기판.
제1항에 있어서,

상기 회로패턴은 폭방향 단면이 "ㅗ" 형상인 것을 특징으로 하는 인쇄회로기판.
제1항에 있어서,

상기 회로패턴은 비아홀과 면접하는 하부회로패턴과 상기 하부회로패턴 위에 형성되며, 상기 하부회로패턴의 폭보다 작은 폭은 갖는 상부회로패턴으로 구성되는 것을 특징으로 하는 인쇄회로기판.
(A) 비아의 하부랜드를 포함하는 제1 회로층이 형성된 기판을 제공하는 단계;

(B) 상기 제1 회로층 위에 절연층을 적층하는 단계;

(C) 상기 하부랜드가 노출되도록 상기 절연층에 비아홀을 형성하는 단계;

(D) 상기 비아홀 내부에 제1 금속을 충전하여 비아를 형성하는 단계;

(E) 상기 절연층 및 상기 비아의 노출면 위에 제2 금속으로 구성되는 시드층을 형성하는 단계;

(F) 상기 시드층 위에 제2 회로층 형성용 개구부를 구비하며, 상기 비아 위에 형성되는 상기 개구부의 폭은 상기 비아의 폭보다 작은 레지스트 패턴을 형성하는 단계;

(G) 상기 개구부에 의해 형성되는 회로영역을 제3 금속으로 도금하여 제3 금속 도금층을 형성하는 단계; 및

(H) 상기 레지스트 필름을 제거하고, 상기 시드층의 노출된 부분을 선택적으로 제거하여 제2 회로층을 형성하는 단계;를 포함하고, 동일한 화학적 에칭조건에서, 상기 제2 금속은 에칭되고 상기 제1 금속 및 상기 제3 금속은 에칭되지 않도록, 상기 제2 금속은 제1 금속 및 제3 금속과 다른 화학적 에칭에 대한 내성(resistibility)을 가지는 것을 특징으로 하는 인쇄회로기판의 제조방법.
삭제
제8항에 있어서,

상기 제1 금속 및 제3 금속은 구리이고, 상기 제2 금속은 금, 은, 아연, 팔라듐, 루테늄, 니켈, 로듐, 납-주석계 납땜 합금, 또는 니켈-금 합금 중 어느 하나 인 것을 특징으로 하는 인쇄회로기판의 제조방법.
제8항에 있어서,

상기 (D) 단계는,

(D-1) 비아홀을 포함하는 상기 절연층 상에 제1 금속으로 도금하여 제1 금속 도금층을 형성하는 단계; 및

(D-2) 에칭량 조절에 의해 상기 절연층의 상면이 노출되도록 상기 제1 금속 도금층의 일부를 두께 방향으로 에칭하는 단계;

를 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
제11항에 있어서,

상기 (D-2) 단계의 상기 에칭량 조절은 에칭시간을 제어하여 이루어지는 것을 특징으로 하는 인쇄회로기판의 제조방법.