JP4401136B2 - 実装用回路基板とその製造方法 - Google Patents
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Description
その場合、バンプ端子と半導体素子パッケージの接合に関しては、通常、半導体素子パッケージの接合面におけるランド部(信号端子部)に、例えば湿式めっきではんだを電着したり、またはクリームはんだをパターン印刷してはんだ端子を形成し、このはんだ端子と実装用回路基板のバンプ端子を位置合わせして重ね合わせたのち、リフロー装置に導入し、両者を一括してはんだ付けする方法が採用されている。
すなわち、湿式めっきではんだ端子を形成する場合や、クリームはんだのパターン印刷ではんだ端子を形成する場合のいずれにおいても、形成されている多数のはんだ端子の大きさ(容量)にばらつきが生じて、半導体素子パッケージのランド部を高さ基準にしたときに、当該ランド部から突出しているはんだ端子の高さにばらつきが生ずることである。
しかも、一般にバンプ端子は、回路基板の最上層に位置する導体回路の表面所定箇所に例えば湿式めっきでバンプ端子用の材料を電着して形成されているので、その高さはやはりばらついているのが通例である。
本発明は上記した問題を解決することができ、寸法形状のばらつきが極めて小さいはんだ端子を自装し、また同じく寸法形状のばらつきが小さいバンプ端子を備えているので、部品実装を高い信頼性の下で実施することができる実装用回路基板とその製造方法の提供を目的とする。
前記部材Aの前記導体回路側の表面を絶縁基材に熱圧着して、前記導体回路が前記絶縁基材に埋設されている部材Bを製造する工程B;ならびに、
前記部材Bから前記導電基板を剥離したのち、前記導電薄層、前記第1電着層、および前記第2電着層をこの順序で除去して、先端部にはんだ端子が一体形成されているバンプ端子を前記絶縁基材の表面に表出させる工程C;
を備えていることを特徴とする実装用回路基板(基板I)の製造方法が提供される。
導電基板の少なくとも片面を被覆する導体薄層を、電気めっき法で形成する工程A1;
前記導体薄層の表面を被覆して第1レジスト層を形成したのち、前記第1レジスト層に露光・現像処理を施し、はんだ端子の形成予定箇所に位置する前記第1レジスト層は残置せしめ、他の箇所の前記第1レジスト層を除去して、そこに前記導体薄層の表面を露出させる工程A2;
導体薄層の前記露出表面に、残置せしめた前記第1レジスト層と面一に第1導電材料を電気めっき法で電着して第1電着層を積層する工程A3;
前記第1レジスト層を除去して、前記第1電着層に、前記導体薄層の表面にまで至る深さの第1凹孔を形成する工程A4;
前記第1凹孔に、前記第1電着層の表面と面一にはんだ材料を充填してはんだ端子を形成する工程A5;
前記第1電着層の表面および前記はんだ端子の表面を被覆して第2レジスト層を形成したのち、前記第2レジスト層に露光・現像処理を施し、前記はんだ端子の表面を被覆する前記第2レジスト層のみを残置せしめて他の第2レジスト層を除去して、そこに前記第1電着層の表面を露出させる工程A6;
第1電着層の前記露出表面に、残置せしめた第2レジスト層と面一に第2導電材料を電気めっき法で電着して第2電着層を積層する工程A7;
前記第2レジスト層を除去して、前記第2電着層に、前記はんだ端子の表面にまで至る深さの第2凹孔を形成する工程A8;
前記第2電着層の表面および前記第2凹孔の開口を被覆して第3レジスト層を形成したのち、前記第3レジスト層に露光・現像処理を施し、前記第3レジスト層に、前記第2凹孔と連通する第3凹孔、および形成すべき導体回路の平面パターンに相当する溝パターンを形成する工程A9;
無電解めっきと電気めっきを順次行って、前記第2凹孔、前記第3凹孔、および前記溝パターンのそれぞれに、共通する第3導電材料を充填してバンプ端子、導体回路のランド部、および導体回路を一括して形成する工程A10;ならびに、
前記第3レジスト層を除去して、前記第2電着層の表面を露出させると同時に、前記導体回路のランド部および前記導体回路を前記第2電着層の表面に突出させる工程A11;
を備えている実装用回路基板(基板I)の製造方法が提供される。
そして、本発明においては、導電基板と、前記導電基板の少なくとも片面に形成されている導体薄層と、前記導体薄層に積層され、かつ前記導体薄層の表面にまで至る深さの第1凹孔を有する第1電着層と、前記第1電着層の表面と面一に前記第1凹孔に充填されているはんだ材料から成るはんだ端子と、前記はんだ端子と接触するランド部を備え、かつ前記第1電着層の表面から突出して前記第1電着層の表面に配線されている導体回路とを有する部材aを製造する工程a;
前記部材aの前記導体回路側の表面を絶縁基材に熱圧着して、前記導体回路が前記絶縁基材に埋設されている部材bを製造する工程b;ならびに、
前記部材bから前記導電基板を剥離したのち、前記導体薄層および第1電着層をこの順序で除去して、前記はんだ端子を前記絶縁基材の表面から突出させる工程c;
を備えていることを特徴とする実装用回路基板(基板II)の製造方法が提供される。
導電基板の少なくとも片面を被覆する導体薄層を、電気めっき法で形成する工程a1;
前記導体薄層の表面を被覆して第1レジスト層を形成したのち、前記第1レジスト層に露光・現像処理を施し、はんだ端子の形成予定箇所に位置する前記第1レジスト層は残置せしめ、他の箇所の前記第1レジスト層を除去して、そこに前記導体薄層の表面を露出させる工程a2;
導体薄層の前記露出表面に、残置せしめた前記第1レジスト層と面一に第1導電材料を電気めっき法で電着して第1電着層を積層する工程a3;
前記第1レジスト層を除去して、前記第1電着層に、前記導体薄層の表面にまで至る深さの第1凹孔を形成する工程a4;
前記第1凹孔に、前記第1電着層の表面と面一にはんだ材料を充填してはんだ端子を形成する工程a5;
前記第1電着層の表面および前記はんだ端子の表面を被覆して第2レジスト層を形成したのち、前記第2レジスト層に露光・現像処理を施し、前記第2レジスト層に、前記はんだ端子の表面にまで至る深さの第2凹孔、および形成すべき導体回路の平面パターンに相当する溝パターンを形成する工程a6;
無電解めっきと電気めっきを順次行って、前記第2凹孔および前記溝パターンのそれぞれに、共通する第2導電材料を充填して導体回路のランド部、および導体回路を一括して形成する工程a7;ならびに、
前記第2レジスト層を除去して、前記第1電着層の表面を露出させると同時に、前記導体回路のランド部および前記導体回路を前記第1電着層の表面に突出させる工程a8;
を備えている実装用回路基板(基板II)の製造方法が提供される。
したがって、はんだ端子とバンプ端子の高さ、導体回路の厚みは、いずれも、ばらつきが極めて小さくなり、非常に均一になる。
そのため、例えばはんだ端子の場合、その位置座標とその容量の誤差は設計基準値に対比して極めて小さくなる。その結果、部品実装は設計基準を満たす状態で進行するので、実装部品との接合不良は起こりづらくなる。すなわち、実装時における信頼性は非常に高くなる。
更に、はんだ端子やバンプ端子を電気めっきで形成するときの導電路は、大きな面積の導電基板、導体薄層、各電着層であるため、大電流通電が可能であり、電気めっき時の電流密度を高めることができる。
最初に基板Iとその製造方法につき、図面に則して説明する。
図1,図2において、絶縁基板1の表面1aには、当該表面1aと面一状態で導体回路5の表面5Aが表出している。導体回路5の一端はランド部5aになっていて、ここに、所定の位置座標で配列するバンプ端子2とその先端部2cに電気めっきで形成されているはんだ端子3とから成る突起構造4が形成されている。
バンプ端子2とランド部5a、ランド部5aから面内方向に所定の配線パターンで延びている導体回路5とその終点である基板Iのランド部5bは、いずれも、別種の導電材料を順次電着して成る多層構造体(図では2層構造体)になっている。そして、ランド部5a、バンプ端子2、導体回路5およびランド部5bにおけるそれぞれの外側を構成する外層部2aはいずれも同じ導電材料から成り、また内側を構成する内層部2bは上記した導電材料とは別種の導電材料で形成されている。
なお、実装部品Sがベアチップであれば、この基板Iは半導体素子パッケージの組み立てに用いる実装用回路基板として使用することができ、実装部品Sが半導体素子パッケージであれば、基板Iをマザーボードとして使用することができる。
この製造方法における最大の特徴は、まず最初に例えば円柱形状をしたはんだ端子が形成され、このはんだ端子3の一方の表面に例えば円柱形状をしたバンプ端子2が電気めっきで形成されて、図1で示したような段付の突起構造4が形成され、更にこの突起構造4の他方の表面(はんだ端子側とは反対の表面)に、ランド部5a、導体回路5、および基板Iのランド部5bが同時に一括して形成されることである。
工程A1:
図3で示したように、比較的厚く、剛性を有する例えばステンレス鋼板や銅板のような導電基板6の片面6aに、通常の電気めっき法で、例えば銅を薄く電気めっきして厚みが2〜3μm程度の導体薄層7を形成する。
ついで、図4で示したように、導体薄層7の表面7aを被覆して第1レジスト層8Aを形成する。
この第1レジスト層8Aの形成に関しては、例えば公知のドライフィルムを使用したり、また液体レジストを印刷して形成することができる。
ついで、この第1レジスト層8Aに露光・現象処理を施し、はんだ端子3の形成予定箇所に位置している第1レジスト層8Aは残置せしめ、それ以外の第1レジスト層はエッチング除去して、図5で示したように、第1レジスト層を除去した箇所に導体薄層7の表面7aを露出させる。
ついで、導電基板6をマイナス極にした状態で電気めっきを行い、図6で示したように、導体薄層の露出表面7aに、残置せしめた第1レジスト層8Aの表面8aと面一に第1導電材料を電着して第1電着層9Aを形成する。
このときに用いる第1導電材料は格別限定されるものではなく、例えば銅、銀、アルミニウム、金などをあげることができる。通常、銅が用いられる。
ついで、第1レジスト層8Aをエッチング除去する。その結果、図7で示したように、第1電着層9Aには、導体薄層7の表面7aにまで至る深さの第1凹孔10Aが形成される。この第1凹孔は、はんだ端子3の形成予定箇所に位置し、その深さは形成すべきはんだ端子3の高さと略同じであり、その底面には導体薄層7の表面7aが表出している。
ついで、図8で示したように、第1凹孔10Aにはんだ材料を充填してはんだ端子3を形成する。このとき、はんだ材料は第1電着層9Aの表面9aと面一に充填されることが必要である。
そのためには、次のような方法が適用される。
このとき、第1電着層9Aの表面9aにもはんだ材料が電着するので、第1凹孔へのはんだ材料の充填が終了した時点で、全体の表面を薄く研削して、はんだ端子3の表面3aと第1電着層9Aの表面9aを面一状態にする。
第3の方法は、いわゆるフロート法を適用して第1凹孔10Aへはんだ材料を充填する方法である。
しかし、このままでは微粒子の堆積物でしかないので、その後、部材を取り出して乾燥し、ついで、加熱することにより、第1凹孔内に堆積しているはんだ微粒子の堆積物を溶融したのち冷却・凝固して鋳造組織のはんだ端子3にする。
工程A6:
ついで、はんだ端子3の表面3aと第1電着層9Aの表面9aを被覆して第2レジスト層8Bを形成する。この第2レジスト層8Bの形成に関しては、工程A2の場合と同様に、公知のドライフィルムを使用したり、または液体レジストを印刷して形成することができる。
ついで、この第2レジスト層8Bに露光・現像処理を施し、はんだ端子3の表面3aを被覆している第2レジスト層8Bのみを残置せしめ、それ以外の第2レジスト層はエッチング除去して、図9で示したように、第1電着層9Aの表面9aを露出させる。
工程A7:
ついで、導電基板6をマイナス極にした状態で電気めっきを行い、図10で示したように、第1電着層9Aの露出表面9aに、残置せしめた第2レジスト層8Bの表面8bと面一に第2導電材料を電着して第2電着層9Bを積層する。
工程A8:
ついで、第2レジスト層8Bをエッチング除去する。その結果、図11で示したように、第2電着層9Bには、はんだ端子3の表面3aにまで至る深さの第2凹孔10Bが形成される。
なお、第2凹孔10Bの断面形状の方がはんだ端子3の表面3aの断面形状よりも大きくなっているので、この第2凹孔10Bの場合、その底面の周縁部には、第1電着層9Aの表面9aの一部が例えば円環状に表出している。
ついで、第2電着層9Bの表面9bと第2凹孔10Bの開口を被覆して第3レジスト層8Cを形成し、この第3レジスト層8Cに露光・現像処理を施す。
なお、第3レジスト層8Cの形成に関しては、液体レジストを用いてもよいが、通常、ドライフィルムが用いられる。
その結果、図12で示したように、第2凹孔10Bと連通する第3凹孔10Cと、形成すべき導体回路の平面パターンと同じ平面パターンで前記第3凹孔10Cから面内方向に延在する所定幅の溝パターン11が形成される。
工程A10:
ついで、一旦、無電解めっきを行って、第3凹孔10Cの側面と溝パターン11の両側にある第3レジスト層8Cの表面に導電性を付与したのち、導電基板6をマイナス極にした状態で電気めっきを行う。
2回目の電気めっきで用いる導電材料は、導電性が優れているものであれば何であってもよく、例えば銅、アルミニウムなどが好適である。
工程A10の終了時点においては、図13で示したように、第2凹孔10Bの中には、互いに異なる導電材料から成る外層部2aと内層部2bの積層体が充填されることによりバンプ端子が形成されている。そしてこのバンプ端子2の先端部ははんだ端子3の表面3aと一体化している。
更に、溝パターン11にも同じ層構造の積層体が充填されて、導体回路5と基板Iのランド部5bが形成されている。そして、これら導体回路5とランド部5bも、上記したランド部5aと一体化物になっている。
工程A11:
工程A10で、第2凹孔10B、第3凹孔10C、および溝パターン11が導電材料の積層体(第3導電材料)で充填された時点、すなわち、第3レジスト層8Cの表面8cと全体のめっき面が面一状態になった時点で電気めっきを停止し、ついで第3レジスト層8Cをエッチング除去する。
本発明の基板Iは、図14で示した部材Aを用い、更に工程B、工程Cを順次進めることによって製造される。
図15で示したように、部材Aの導体回路側の表面を、絶縁基材1の一方の面1aと重ね合わせたのち両者を熱圧着する。その結果、図16で示したように、表面1aが部材Aの第2電着層9Bの表面9bに接着している絶縁基材1の中に、導体回路5、そのランド部5a、基板のランド部5bが埋設されている部材Bが製造される。
この部材Bに対し、工程Cが適用される。
まず、導電基板6を剥離する。その結果、図17で示したように、導体薄層7が表出している部材が得られる。
ついで、導体薄層7、第1電着層9A、および第2電着層を、それぞれにつき所定のエッチャントを用いて順次選択的にエッチング除去して絶縁基材1の表面1aを表出させる。
その結果、図2で示したように、絶縁基材1には、表面だけは絶縁基材1の表面1aに表出して面一状態にある導体回路5、そのランド部5a、および基板Iのランド部5bが埋設されていて、絶縁基材1の表面1aと面一なランド部5aの上から突出するバンプ端子3とその先端部に一体形成されているはんだ端子3とから成る突起構造4を有する基板Iが得られる。
図18は基板IIの1例を示す斜視図であり、図19は図18のX2−X2線に沿う断面図である。
基板IIは、絶縁基材1の表面1aに、当該表面1aと面一状態で導体回路5の表面5Aが表出していて、導体回路の一端はランド部5aになっており、そのランド部5aにはんだ端子3が一体形成されて突出した構造になっている。導体回路5の他端は基板IIそれ自体のランド部5bになっていて、そこにははんだ端子は形成されていない。
結局、基板IIは、基板Iの構造においてはんだ端子3とランド部5aの間にバンプ端子を形成することなく、はんだ端子3は導体回路のランド部の上に直接形成されて絶縁基材1の表面1aから突出した構造になっている。
この基板IIは、前記した工程a、工程b、および工程cをこの順序で進めることにより製造される。その場合の最大の特徴は、まず最初にはんだ端子が形成され、このはんだ端子の表面に、導体回路5、そのランド部5a、基板IIのランド部5bが一体形成されることである。
まず、部材aの製造工程である工程aについて説明する。
そして、工程a1〜工程a5は、基板Iの製造時における工程A1〜工程A5と同様に進められる。
したがって、工程a5が終了した時点では、第1導電材料a1の第1凹孔10A内にはんだ端子3を有する図8で示した部材が製造される。
工程a6:
図8の部材に対し、図20で示したように、第1電着層9Aの表面9aとはんだ端子3の表面3aを被覆して第2レジスト層8Bが形成される。
なお、この第2レジスト層8Bの厚みは、形成すべき導体回路(とそのランド部)の厚みと略同じ厚みとなるように制御される。
ここで、第2凹孔10Bの断面形状は、はんだ端子3の断面形状よりも大きくなっており、また溝パターン11の幅は形成すべき導体回路の線幅と同じになっている。
工程a7:
ついで、一旦、無電解めっきを行って、第2凹孔10Bと溝パターン11の側面に導電性を付与したのち、導電基板6をマイナス極にした状態で電気めっきを行う。
ついで、第2レジスト層8Bをエッチング除去する。その結果、図23で示したように、第1電着層9Aの表面9aから導体回路5、そのランド部5a、基板IIのランド部5bのみが突出している部材aが得られる。
この部材aに対し、工程bを適用して部材bが製造され、更に部材bに工程cを適用して目的とする基板IIが製造される。
基板Iの製造時における工程Bの場合と同様に、部材aの導体回路側の表面を絶縁基材1の表面1aと重ね合わせたのち両者を熱圧着する。その結果、図24で示したように、導体回路、そのランド部、基板IIのランド部のみが絶縁基材1に埋設されている部材bが得られる。
ついで、基板Iの製造時における工程Cの場合と同様に、部材bからまず導電基板6を剥離したのち、導体薄層7と第1電着層9Aを順次選択エッチングして除去する。この過程で、基板Iの製造時における工程Cに関して説明したように、耐食性に富む導電材料から成る外層部2aの働きで、導体回路5、そのランド部5a、基板IIのランド部5bがエッチング除去されることはない。
この基板IIの場合も、基板Iの場合と同様に、第1凹孔10Aの深さは第1レジスト層8Aの厚み制御で規定され、またその断面形状は露光・現像処理で規定されるので、形成されるはんだ端子の寸法形状におけるばらつきは極めて小さくなり、その結果、実装時の信頼性は向上する。
図25は、本発明の基板Iの変形例I’を示す断面図である。
この基板I’は、1枚の絶縁基材1の表面に、バンプ端子2とはんだ端子3から成る突起構造4が突出していることは図2で示した基板Iの場合と同じである。
したがって、この基板I’は、突起構造の高さ方向において、凹没部12内のはんだ端子と凹没部以外の箇所に位置しているはんだ端子との間に高低差が発生していることを構造上の特徴としている。
したがって、この基板I’を使用することにより、実装部品の間で高低差を確保することができるので、部品実装の態様に関する設計の自由度が大きくなる。
すなわち、工程A1では、導電基板として、図26で示したように、片面に凹没部12Aが形成されている導電基板6’を用い、その凹没部12Aの表面を含む片面を被覆して導体薄層7を形成する。
そして、この導電基板を用いて、前記した工程A2〜工程A11を順次行い、最終的には、図27で示したような構造の部材A’を製造する。
そして、この部材A’を用いて、前記した工程B、工程Cを進めることにより、図25で示した基板I’が得られる。
なお、この基板I’の構造は、基板IIに対しても適用することができる。その場合も、工程a1で、片面に凹没部が形成されている導電基板を用いて導体薄層を形成し、以後、工程a2〜工程a8を順次進めて、図28で示したような部材a’を製造し、更に工程b、工程cを順次進めればよい。
いずれの場合においても、はんだ端子の高さや形状のばらつきは極めて小さいので、実装不良は起こらず、高い実装信頼性を発揮する。
1a 絶縁基材1の表面
2 バンプ端子
2a 充填された導電材料の外層部
2b 充填された導電材料の内層部
2c バンプ端子の先端部
3 はんだ端子
3a はんだ端子3の表面
4 突起構造
5 導体回路
5A 導体回路5の表面
5a 導体回路のランド部
5b 基板Iそれ自体のランド部
6,6’ 導電基板
7 導体薄層
7a 導体薄層7の表面
8A 第1レジスト層
8a 第1レジスト層8Aの表面
8B 第2レジスト層
8b 第2レジスト層8Bの表面
8C 第3レジスト層
8c 第3レジスト層8Cの表面
9A 第1電着層
9a 第1電着層9Aの表面
9B 第2電着層
9b 第2電着層9Bの表面
10A 第1凹孔
10B 第2凹孔
10C 第3凹孔
11 溝パターン
12 凹没部
Claims (7)
- 絶縁基材と、
前記絶縁基材の表面に配線されている導体回路と、
前記導体回路のランド部表面から突出し、かつ前記導体回路の形成時にその導体回路の一体化物として電気めっきによって形成されているバンプ端子と、
前記バンプ端子の先端部の上に位置し、前記バンプ端子と一体化して形成されているはんだ端子とを備え、
前記導体回路と前記バンプ端子は、
導電材料から成る内層部と、
前記内層部の上面および側面を被覆する耐食性の導電材料から成る外層部との積層体であり、
該積層体は、前記バンプ端子及び前記導体回路の回路上面を露出した状態で前記絶縁基材に埋設されていて、
かつ前記積層体は、
前記導体回路の回路上面のみが前記積層体の埋設部分以外の前記絶縁基材の表面と面一状態に形成されていることを特徴とする実装用回路基板。 - 導電基板と、前記導電基板の少なくとも片面に形成されている導体薄層と、前記導体薄層に積層され、かつ前記導体薄層の表面にまで至る深さの第1凹孔を有する第1電着層と、前記第1電着層の表面と面一に前記第1凹孔に充填されているはんだ材料から成るはんだ端子と、前記第1電着層に積層され、かつ前記第1凹孔に連通して前記はんだ端子の表面にまで至る深さの第2凹孔を有する第2電着層と、前記第2電着層の表面と面一に前記第2凹孔に充填されている導電材料から成るバンプ端子と、前記バンプ端子と一体化したランド部を有し、前記バンプ端子の導電材料と同一の材料で形成され、かつ前記第2電着層の表面から突出して前記第2電着層に配線されている導体回路とを有する部材Aを製造する工程A;
前記部材Aの前記導体回路側の表面を絶縁基材に熱圧着して、前記導体回路が前記絶縁基材に埋設されている部材Bを製造する工程B;ならびに、
前記部材Bから前記導電基板を剥離したのち、前記導電薄層、前記第1電着層、および前記第2電着層をこの順序で除去して、先端部にはんだ端子が一体形成されているバンプ端子を前記絶縁基材の表面に表出させる工程C;
を備えていることを特徴とする実装用回路基板の製造方法。 - 前記工程Aは、
導電基板の少なくとも片面を被覆する導体薄層を、電気めっき法で形成する工程A1;
前記導体薄層の表面を被覆して第1レジスト層を形成したのち、前記第1レジスト層に露光・現像処理を施し、はんだ端子の形成予定箇所に位置する前記第1レジスト層は残置せしめ、他の箇所の前記第1レジスト層を除去して、そこに前記導体薄層の表面を露出させる工程A2;
導体薄層の前記露出表面に、残置せしめた前記第1レジスト層と面一に第1導電材料を電気めっき法で電着して第1電着層を積層する工程A3;
前記第1レジスト層を除去して、前記第1電着層に、前記導体薄層の表面にまで至る深さの第1凹孔を形成する工程A4;
前記第1凹孔に、前記第1電着層の表面と面一にはんだ材料を充填してはんだ端子を形成する工程A5;
前記第1電着層の表面および前記はんだ端子の表面を被覆して第2レジスト層を形成したのち、前記第2レジスト層に露光・現像処理を施し、前記はんだ端子の表面を被覆する前記第2レジスト層のみを残置せしめて他の第2レジスト層を除去して、そこに前記第1電着層の表面を露出させる工程A6;
第1電着層の前記露出表面に、残置せしめた第2レジスト層と面一に第2導電材料を電気めっき法で電着して第2電着層を積層する工程A7;
前記第2レジスト層を除去して、前記第2電着層に、前記はんだ端子の表面にまで至る深さの第2凹孔を形成する工程A8;
前記第2電着層の表面および前記第2凹孔の開口を被覆して第3レジスト層を形成したのち、前記第3レジスト層に露光・現像処理を施し、前記第3レジスト層に、前記第2凹孔と連通する第3凹孔、および形成すべき導体回路の平面パターンに相当する溝パターンを形成する工程A9;
無電解めっきと電気めっきを順次行って、前記第2凹孔、前記第3凹孔、および前記溝パターンのそれぞれに、共通する第3導電材料を充填してバンプ端子、導体回路のランド部、および導体回路を一括して形成する工程A10;ならびに、
前記第3レジスト層を除去して、前記第2電着層の表面を露出させると同時に、前記導体回路のランド部および前記導体回路を前記第2電着層の表面に突出させる工程A11;
を備えている請求項2の実装用回路基板の製造方法。 - 絶縁基材と、
前記絶縁基材の表面に配線されている電気めっきによって形成されている導体回路と、
前記導体回路のランド部表面に突出して形成されているはんだ端子とを備え、
前記導体回路は、
導電材料から成る内層部と、
前記内層部の上面および側面を被覆する耐食性の導電材料から成る外層部との積層体であり、
該積層体は、前記バンプ端子及び前記導体回路の回路上面を露出した状態で、前記絶縁基材に埋設されていて、
かつ前記積層体は、
前記導体回路の外層部の回路上面のみが前記積層体の埋設部分以外の前記絶縁基材の表面と面一状態に形成されていることを特徴とする実装用回路基板。 - 導電基板と、前記導電基板の少なくとも片面に形成されている導体薄層と、前記導体薄層に積層され、かつ前記導体薄層の表面にまで至る深さの第1凹孔を有する第1電着層と、前記第1電着層の表面と面一に前記第1凹孔に充填されているはんだ材料から成るはんだ端子と、前記はんだ端子と接触するランド部を備え、かつ前記第1電着層の表面から突出して前記第1電着層の表面に配線されている導体回路とを有する部材aを製造する工程a;
前記部材aの前記導体回路側の表面を絶縁基材に熱圧着して、前記導体回路が前記絶縁基材に埋設されている部材bを製造する工程b;ならびに、
前記部材bから前記導電基板を剥離したのち、前記導体薄層および第1電着層をこの順序で除去して、前記はんだ端子を前記絶縁基材の表面から突出させる工程c;
を備えていることを特徴とする実装用回路基板の製造方法。 - 前記工程aは、
導電基板の少なくとも片面を被覆する導体薄層を、電気めっき法で形成する工程a1;
前記導体薄層の表面を被覆して第1レジスト層を形成したのち、前記第1レジスト層に露光・現像処理を施し、はんだ端子の形成予定箇所に位置する前記第1レジスト層は残置せしめ、他の箇所の前記第1レジスト層を除去して、そこに前記導体薄層の表面を露出させる工程a2;
導体薄層の前記露出表面に、残置せしめた前記第1レジスト層と面一に第1導電材料を電気めっき法で電着して第1電着層を積層する工程a3;
前記第1レジスト層を除去して、前記第1電着層に、前記導体薄層の表面にまで至る深さの第1凹孔を形成する工程a4;
前記第1凹孔に、前記第1電着層の表面と面一にはんだ材料を充填してはんだ端子を形成する工程a5;
前記第1電着層の表面および前記はんだ端子の表面を被覆して第2レジスト層を形成したのち、前記第2レジスト層に露光・現像処理を施し、前記第2レジスト層に、前記はんだ端子の表面にまで至る深さの第2凹孔、および形成すべき導体回路の平面パターンに相当する溝パターンを形成する工程a6;
無電解めっきと電気めっきを順次行って、前記第2凹孔および前記溝パターンのそれぞれに、共通する第2導電材料を充填して導体回路のランド部、および導体回路を一括して形成する工程a7;ならびに、
前記第2レジスト層を除去して、前記第1電着層の表面を露出させると同時に、前記導体回路のランド部および前記導体回路を前記第1電着層の表面に突出させる工程a8;
を備えている請求項5の実装用回路基板の製造方法。 - 前記はんだ端子が位置している箇所と、他の前記はんだ端子が位置している箇所との間に高低差がある請求項1または4の実装用回路基板。
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