JP2899540B2 - フィルムキャリアおよびこれを用いた半導体装置 - Google Patents

フィルムキャリアおよびこれを用いた半導体装置

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    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フィルムキャリアおよ
びこれを用いた半導体装置に関する。
【０００２】
【従来の技術】半導体素子を実装する方法として、フィ
ルムキャリア方式が知られている。フィルムキャリア方
式は、搬送用、パッケージ部材として働くフィルムキャ
リアテープにバンプを介して半導体チップを接続する方
式である。バンプは導電体からなる突起状の微小接点で
あって、フィルムキャリア上のリードと半導体素子の電
極とのインナーボンディングの一つの手段として、半導
体素子の電極面に設けられる。しかし、バンプを半導体
素子の電極面に形成する場合には、通常、電極面にチタ
ンやクロムなどの接着用金属層、および銅、白金、パラ
ジウムなどバンプ金属の拡散防止のためのバリアー金属
層をスパッタエッチング法や蒸着法などによって形成し
て、その上に金などのバンプを形成する必要があり、工
程が極めて煩雑となる。さらに、電極面でのバンプ形成
工程で、半導体素子や電極面が汚染されたり、損傷した
りするおそれもある。
【０００３】また、半導体素子の電極面にバンプを形成
しないボンディング方法としては、厚み方向に導電性を
有するフィルム、所謂、異方導電フィルムを用いた方法
も提案されている。具体的な異方導電フィルムとして
は、カーボンブラックやグラファイト、ニッケル、銅、
銀などの導電性粒子を絶縁性フィルム内に厚み方向に配
向させて分散させたものが用いられている。しかし、分
散している導電性粒子の配向が不充分な場合には、半導
体素子の電極部とフィルムキャリアのリード部との電気
的接続も不確実となり、接続信頼性の点に問題を有する
ものである。
【０００４】一方、フィルムキャリアのリード側にバン
プを形成して、半導体素子の電極部に直接接続する方法
も提案されている。しかしながら、この方法では半導体
素子の配線がファインピッチとなったり高密度化した場
合に、このような半導体素子に対応する回路やバンプを
フィルムキャリア上に形成することが難しくなり、ま
た、接続操作にも細心の注意を払う必要がある。
【０００５】さらに、絶縁性フィルム表面に導電回路や
リード部を有するフィルムキャリアを用いた方法があ
る。しかし、この方法では、通常インナーリードボンデ
ィング面積よりもアウターリードボンディング面積の方
が大きくなるために、最終的な実装面積は半導体素子の
大きさ（面積）よりも大きくなり、今後さらに小型化を
要求される場合に、充分に対応できなくなるおそれがあ
る。
【０００６】また、実装後の半導体素子を保護するため
に、半導体素子の周囲を絶縁性樹脂にてモールドし封止
する場合が多い。従来のフィルムキャリアは、導電回路
が露出しているために、封止に用いる絶縁性樹脂が導電
回路に直接接触する。しかし、導電回路を形成する金属
と絶縁性樹脂とは密着性が低いためにその界面に空気中
の水分などが侵入して、半導体装置としての信頼性を低
下させるというおそれもある。
【０００７】そこで、半導体素子の配線のファインピッ
チ化や高密度実装化に充分に対応でき、インナーリード
ボンディングやアウターリードボンディングにおいても
確実な接続操作を行えるとともに、実装面積をできるだ
け小さくできるフィルムキャリアが提案されている。こ
のフィルムキャリアの構造は、導電回路を絶縁性フィル
ム表面に形成せずに、表面に露出しないように絶縁性フ
ィルム内に埋設し、絶縁性フィルムの表面に開口を設け
て埋設された導電回路の層表面を露出させ、この開口内
に導体を充填して導通路とし、この導通路の上面を用い
て半導体素子の電極部と接続したり、外部基板のランド
部と接続するものである。しかし、このような構造で
は、外部基板と半田等により接続した後、動作不良等の
原因で取り外し交換する際、導通路と導電回路との密着
強度が低いために、導通路が絶縁性フィルムから脱落す
るという問題があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上記
問題を解決し、半導体素子の配線のファインピッチ化や
高密度実装化に充分に対応でき、インナーリードボンデ
ィングやアウターリードボンディングにおいても確実な
接続を行えるとともに、実装面積をできるだけ小さくで
き、なおかつバンプと導電回路との密着性に優れ、リペ
ア処理も好適に行うことが可能なフィルムキャリアを提
供することである。また、本発明の他の目的は、本発明
によるフィルムキャリアと半導体素子とを接続すること
によって、本発明によるフィルムキャリアの特徴を有す
る半導体装置を提供することである。
【０００９】
【課題を解決するための手段】本発明のフィルムキャリ
アは、以下の特徴を有するものである。 （１）導電回路が絶縁性基板の内部に形成され、絶縁性
基板の一方または両方の面の所望の位置には開口部が設
けられ、開口部は、絶縁性基板の表面から導電回路の層
表面に至るまでの貫通孔部と、前記貫通孔部の下端の開
口を中心に全周拡張された外径をもって導電回路の層表
面に形成された凹部とからなり、開口部内に導電体材料
が充填されて導通路が形成されたものであることを特徴
とするフィルムキャリア。 （２）導電回路が絶縁性基板の一方の面に形成され、該
絶縁性基板の他方の面の所望の位置には開口部が設けら
れ、開口部は、絶縁性基板の表面から導電回路と絶縁性
基板側との界面に至るまでの貫通孔部と、前記貫通孔部
の下端の開口を中心に全周拡張された外径をもって導電
回路の層表面に形成された凹部とからなり、開口部内に
導電体材料が充填されて導通路が形成されたものである
ことを特徴とするフィルムキャリア。 （３）凹部の形状が、下記（Ａ）〜（Ｃ）の条件を満足
するものである上記（１）または（２）記載のフィルム
キャリア。 （Ａ）貫通孔部の下端の開口の周縁から凹部の表面まで
の導電回路の厚さ方向についての長さをＹとし、その部
分の導電回路の厚さをＺとするとき、常に、Ｙ≦Ｚ／２
である。 （Ｂ）貫通孔部の下端の開口の周縁から凹部の外周まで
の距離をＸとし、そのときのＸの方向における貫通孔部
の下端の開口の周縁から導電回路の端部までの長さをＷ
とするとき、常に、Ｘ≦Ｗ／２である。 （Ｃ）上記（Ａ）におけるＹと、上記（Ｂ）におけるＸ
とが、常に、１／３≦Ｘ／Ｙ≦１を満足する。 （４）開口部が絶縁性基板の両方の面に設けられたもの
であって、所望の組合せの開口部の各々の凹部が、互い
に導通した導電回路に形成されたものである上記（１）
記載のフィルムキャリア。 （５）開口部内に外部接触対象物に対する接触部として
機能し得るよう充填された導電体材料が、さらに絶縁性
基板の表面から突き出したものである上記（１）〜
（４）記載のフィルムキャリア。
【００１０】また、本発明の半導体装置は、以下の特徴
を有するものである。 （６）上記（１）〜（５）のいずれかに記載のフィルム
キャリアの接触部に半導体素子の電極が接続されてなる
半導体装置。 （７）外部との接続のための電極部を除いた部分が、さ
らに絶縁性樹脂によってモールドされてなる上記（６）
記載の半導体装置。
【００１１】
【作用】本発明のフィルムキャリアは、上記構成によっ
て以下の作用を示す。 ．開口部を、絶縁性基板の表面から導電回路の層表面
に至るまでの貫通孔部と、前記貫通孔部の下端の開口を
中心に全周拡張された外径をもって導電回路の層表面に
形成された凹部とからなる構成とすることによって、こ
の開口部に導電体材料を充填し導通路を形成した場合、
凹部に充填された部分が絶縁性基板に対して逆刺（かえ
り）として作用し、導通路は容易に抜けることがなくな
る。 ．導電回路に対する凹部の形状を決定するに際し、上
記（Ａ）〜（Ｃ）の条件を設定することによって、導電
体材料が充填された凹部は、導電回路の寸法に応じて常
に最適な機械的強度を有するものとなり、同時に、常に
導電回路との良好な接続状態を形成するものとなる。
【００１２】上記の条件をより詳しく説明すると、例
えば、図１に示すように、貫通孔部３ａの下端の開口３
ｂの周縁から凹部３ｃの表面までの導電回路の厚さ方向
についての長さをＹとし、その部分の導電回路の厚さを
Ｚとするとき、Ｙは常にＺの１／２以下であることが好
ましい。ＹがＺの１／２より大きい場合、凹部が導電回
路を貫通することが懸念され、好ましくない。また、貫
通孔部３ａの下端の開口３ｂの周縁から凹部３ｃの外周
までの距離をＸとし、そのときのＸの方向における貫通
孔部の下端の開口の周縁から導電回路の端部までの長さ
をＷとするとき、Ｘは常にＷの１／２以下であることが
好ましい。ＸがＷの１／２より大きい場合、絶縁性基板
と導電回路との密着性の低下が問題となり、好ましくな
い。また、ＹがＺの１／２より大きく、かつ、ＸがＷの
１／２より大きいと、導電回路に対するエッチング処理
剤の反応が不均一となって凹部形成の際に寸法のバラツ
キが大きくなる。このため、開口部内に導電体材料を充
填しさらに絶縁性基板の表面から突き出してバンプとす
る場合、絶縁性基板の表面からバンプトップまでの垂直
距離、即ち、バンプ高さが不均一となり、接続信頼性が
低下する。さらに、ＸとＹとの関係は、Ｘ／Ｙが、１／
３以上１以下であることが好ましい。Ｘ／Ｙが１／３未
満では、Ｘが短いため、絶縁性基板に対する引っ掛かり
量が少なく、引っ張り強度が弱くなって、導通路は開口
部から抜けやすくなる。また、Ｘ／Ｙが１より大きい
と、Ｘは長いが、Ｙが短いためせん断強度が弱い。
【００１３】また、本発明のフィルムキャリアに半導体
素子を接続して半導体装置を構成することによって、本
発明のフィルムキャリアが示す上記作用による利点を、
該半導体装置に付与することができ、ファインピッチ化
や高密度実装化を実現しながら、リペア性に充分に対応
できるものとなる。
【００１４】本発明でいう「半導体素子」とは、シリコ
ンウエハ上にマトリクス状に形成された段階での半導体
素子の集合体、または、これを分割した個々のシリコン
チップ、半導体装置搭載用回路基板、ＬＣＤ用回路基
板、ハイブリッドＩＣなどのファインピッチ回路基板な
どを包含し、「導電回路」とは、配線パターンのみなら
ず、電極、リードなどを包含する広い概念のことであ
る。
【００１５】
【実施例】以下、実施例を挙げて本発明をさらに詳細に
説明する。 実施例１ 図１は、本発明のフィルムキャリアの一実施例を模式的
に示す図であって、フィルムキャリアを開口部の長手軸
を含む平面で切断したときの断面図である。本実施例
は、本発明のフィルムキャリアの一態様として、絶縁性
基板の片面だけに開口部が設けられたものを示す。図１
に示すように、本実施例におけるフィルムキャリアの構
造は、絶縁性基板１の内部に導電回路２が形成され、該
絶縁性基板１の一方の面の所望の位置に開口部３が設け
られ、開口部３の底部には導電回路が露出し、該開口部
内に導電体材料が充填されて導通路４が形成されたもの
である。導通路４の上端は、外部の接触対象物に電気的
な接触をするための接触部５として機能する。本実施例
では、開口部内に充填された導電体材料が、さらに絶縁
性基板の表面から突き出して、接触部５がバンプとなっ
ている。また、開口部３は、絶縁性基板１の表面１ａか
ら導電回路２の層表面２ａに至るまでの貫通孔部３ａ
と、前記貫通孔部の下端の開口を中心に全周拡張された
外径の外周形状をもって導電回路の層表面に形成された
凹部３ｂとから構成されるものであって、貫通孔部と凹
部とによって、所謂、きのこ型の形状を呈している。ま
た、図１では、導電回路２にのみハッチングを施してい
る。このような構成とすることによって、開口部内に導
電体材料が充填されて形成された導通路は、凹部の外径
が貫通孔部の孔径よりも大きいので、開口部から容易に
は抜けなくなる。
【００１６】絶縁性基板の材料としては、内部の導電回
路、内部から表面に至る導通路、さらに場合によっては
表面のバンプを安定して支持し、実質的に電気絶縁性を
有するものであれば特に限定されない。具体的には、ポ
リエステル系樹脂、エポキシ系樹脂、ウレタン系樹脂、
ポリスチレン系樹脂、ポリエチレン系樹脂、ポリアミド
系樹脂、ポリイミド系樹脂、アクリロニトリル−ブタジ
エン−スチレン（ＡＢＳ）共重合体樹脂、ポリカーボネ
ート系樹脂、シリコーン系樹脂、フッ素系樹脂などの熱
硬化性樹脂または熱可塑性樹脂が挙げられ、これらのう
ち、耐熱性、加熱による寸法安定性および機械的強度に
優れるポリイミド系樹脂が特に好適に使用される。絶縁
性基板の厚みは、特に限定されないが、十分な機械的強
度や可撓性を有するようにするため、２μｍ〜５００μ
ｍ、好ましくは５μｍ〜１５０μｍに設定することが好
ましい。
【００１７】導電回路は、絶縁性基板に対して、内部に
設けられても、開口部が設けられる面とは反対の面に設
けられてもよい。導電回路の材料としては、導電性を有
する材料であればよく、例えば金属等が挙げられる。特
に、ファインピッチ化にともなって配線幅の減少に対応
するために、また、信号を高速化するためには、抵抗の
小さい銅が好ましい。導電回路の厚みは、特に限定され
ないが、１μｍ〜２００μｍ、好ましくは５μｍ〜８０
μｍに設定するのがよい。
【００１８】開口部は、絶縁性基板の表面における開口
の形状をそのまま接触部として用いる場合や、バンプと
導電回路との導通路として用いる場合等、場合に応じ
て、また、内部の導電回路の幅を考慮して形状や寸法を
決定すればよい。開口部の形状は、主として円筒状や円
錐台状が挙げられる。絶縁性基板の表面における開口の
孔径は、５μｍ〜２００μｍ、好ましくは８μｍ〜１０
０μｍ程度がよい。開口部の一部として導電回路に形成
される凹部の形状は、貫通孔部の下端の孔径よりも大き
いものであればよい。例えば、半球状や台形状等が挙げ
られる。
【００１９】開口部の形成方法としては、基板に対する
公知の開口技術が用いられるが、貫通孔部と凹部の加工
対象が異なる材料であるため、これらを別の方法を用い
て形成してもよい。例えば、貫通孔部の形成方法として
は、パンチングなどの機械的穿孔方法、フォトリソグラ
フィー加工、プラズマ加工、化学エッチング加工、レー
ザー加工などが挙げられる。特に、ファインピッチ化に
対応するためには微細加工が可能なレーザー加工が好ま
しく、特に紫外域に発振波長を有する紫外レーザーを用
いた穿孔加工を用いることが望ましい。また、凹部の形
成方法としては、炭酸ガスレーザーのようなドライエッ
チング法、化学エッチング・電解エッチングのようなウ
エットエッチング法が挙げられる。導電回路が金属から
なる場合、量産性に優れ均一エッチングが得られる化学
エッチングが好ましい。化学エッチングにおいて、凹部
の深さと外径、特に、上記説明のＸ、Ｙを抑制するに
は、液成分、温度、時間、液の当て具合を調整して行
う。
【００２０】また、導電回路が絶縁性基板の内部に設け
られる場合、開口部は絶縁性基板の両側の面に形成され
たものでもよく、図２に例示するように、両面の開口部
のうち所望の組合せの開口部３１と３４、または３２と
３３の各々の凹部が、互いに導通した導電回路に形成さ
れたものであってもよい。このような構成によって、絶
縁性基板面を貫通する方向に導通する優れたフィルムキ
ャリアが得られる。
【００２１】開口部内に充填される導電体材料として
は、導電性を有するものであればよく、公知の金属材料
が使用できる。例えば、金、銀、銅、白金、鉛、錫、ニ
ッケル、コバルト、インジウム、ロジウム、クロム、タ
ングステン、ルテニウムなどの単独金属、またはこれら
を成分とする各種合金、例えば、半田、ニッケル−錫、
金−コバルトなどが挙げられる。
【００２２】開口部内に導電体材料を充填し、さらに絶
縁性基板から突起させてバンプとする場合、開口部内に
充填される物質とバンプ部分の物質とは、同一の物質で
あっても別の物質であってもよく、目的に応じて選択す
る。例えば図１において、導電回路２と接続する凹部３
ｃの部分を含む導通路４には、銅などの低抵抗で安価な
金属を用い、半導体素子の電極等に対して接触部となる
バンプ５の表層には接続信頼性の高い金などを用いる。
特にバンプ５と外部の電極とを半田を介して接続する場
合、バンプの表層には半田に対して濡れやすい金、白
金、錫等を用い、バンプ表層と導通路の間には半田に対
して濡れにくいニッケル、タングステン、タンタル等を
用いるのが望ましい。
【００２３】開口部内に導電体材料を充填する方法とし
ては、電解メッキや無電解メッキなどのメッキ法、ＣＶ
Ｄ法、溶融金属浴に浸漬して導電物質を析出させる方法
などの化学的充填法、導電物質を加圧注入する物理的充
填法などが挙げられるが、導通回路を電極とした電解メ
ッキによる方法が、簡便な方法であるので好ましい。従
って、本発明において導電物質の充填とは、物理的に導
電物質を埋め込むことだけでなく、上記化学的析出など
によるものも含む広い概念のことである。
【００２４】バンプの高さは特に限定されるものではな
いが、微小な半導体素子への対応から３μｍ〜３０μｍ
程度とすることが好ましい。バンプの形状は、接触対象
物に電気的に接触し得るような突起であればよい。例え
ば、図１に示されるようなマッシュルーム状（傘状）あ
るいは半球状の他、角柱、円柱、球体、錐体（円錐、角
錐）が挙げられる。また、バンプの絶縁性基板面におけ
る形状は、三角形、正方形、長方形、台形、平行四辺
形、その他の多角形であってもよい。バンプを形成する
ことは、半導体素子の電極や外部基板のランド部等との
接続時の位置決めの容易性や接続の確実性のためには効
果的である。逆に、接触対象物の形状によっては、導通
路端部をバンプ状に盛り上げず、絶縁性基板の表面と同
一平面とする態様、または、凹状の態様であってもよ
く、このフィルムキャリアと接続すべき半導体素子や外
部基板のレイアウトや回路の形状などに応じて任意に設
計してよい。
【００２５】実施例２ 本実施例では、本発明のフィルムキャリアに半導体素子
を接続して得られる半導体装置の一例を示す。図３は、
本発明の半導体装置の一実施例を模式的に示す断面図で
ある。同図では、領域を明らか区別にするためにるハッ
チングを施している。同図に示す例では、フィルムキャ
リアＡは、図２に示す例と同様、両方の面に開口部が必
要数だけ設けられ導通路の上面がバンプとして形成され
たものであり、そのフィルムキャリアの一方の面に半導
体素子Ｂが接続され、さらに絶縁性樹脂Ｃによって、半
導体素子およびそれが接続されたフィルムキャリアの片
面のほぼ全体がモールドされたものである。フィルムキ
ャリアＡにおいて、導電回路２１、２２は、互いに絶縁
された別系統の回路であって、可撓性を有する絶縁性基
板２２内に埋設されている。絶縁性基板２２の両面に形
成されたバンプ５１ａと５１ｂ、および５２ａと５２ｂ
は、各々互いに導電回路２１、２２によって導通されて
いる。また、バンプ５１ａと５１ｂ、および５２ａと５
２ｂは、各々、互いに真裏の位置に形成されず、各導電
回路の長手方向にずれて対をなして形成されている。フ
ィルムキャリアＡの一方の面に形成されたバンプ５１
ａ、５２ａが、各々、半導体素子Ｂに形成された電極Ｂ
１、Ｂ２に電気的に接続されている。
【００２６】このように形成された半導体装置１のバン
プ１０を図示しない外部基板のランド部に接続すること
によって、半導体素子３の電極１２とランド部とが異方
向（絶縁体層６の厚み方向）に導通される。
【００２７】半導体素子をモールドし封止する絶縁性樹
脂としては、エポキシ系樹脂、シリコーン系樹脂などの
公知のものが使用可能である。本発明では、モールド用
の絶縁性樹脂が、導電回路と接触せず、絶縁性基板とだ
け接触して界面を形成しているので、絶縁性基板との密
着性に優れ、水分などが界面に侵入せず、半導体装置と
しての信頼性が大幅に向上する。
【００２８】〔製造実験〕以下に、本発明の半導体装置
を実際に製造し、その工程を概略的に説明する。図４
は、本発明の半導体装置の製造工程の一例を模式的に示
す図である。同図（ａ）〜（ｅ）では、先に示した箇所
と同一の箇所に対する符号の記入は省略している。ま
た、各形状加工の詳細は上記実施例１の説明の通りであ
る。
【００２９】(1) 図４（ａ）に示すように、第１番目の
絶縁性基板１１の片面に導電回路２１、２２を形成す
る。導電回路の形成方法としては、メッキ法、スパッタ
リング法、ＣＶＤ法などが挙げられる。本実験ではメッ
キ法を用いた。その後、レーザー加工によって、絶縁性
基板面の導通路を形成すべき領域に導電回路の表面まで
達する貫通孔部３１ｂ、３２ｂを形成して、それらの底
部に導通回路を露出させた。
【００３０】(2) 図４（ｂ）に示すように、導通回路の
両面が被覆されるように、第２番目の絶縁性基板１２を
積層し導通回路５を埋設状態とした。その積層方法とし
ては、熱圧着、押出成型、流延塗布などが挙げられる
が、製造が容易という観点から、第１番目および第２番
目の絶縁性基板にて導電回路を挟着するようにして積層
することが好ましく、本製造実験ではこの方法を用い
た。なお、第１番目と第２番目の絶縁性基板の材料は、
同種であっても異種であってもよい。その後、第２番目
の絶縁性基板１２に対して、上記と同様にして、導通回
路の表面まで達する貫通孔部３１ａ、３２ａを形成し
た。さらに、貫通孔部３１ａ、３１ｂ、３２ａ、３２ｂ
の底面に露出した導電回路の表面に、化学エッチングに
よって凹部を形成した。
【００３１】(3) 図４（ｃ）に示すように、貫通孔部お
よび凹部からなる開口部内に、電解メッキによって導電
体材料をそれぞれ充填して導通路とし、さらに堆積させ
てバンプ５１ａ、５１ｂ、５２ａ、５２ｂを形成し、フ
ィルムキャリアＡを得た。
【００３２】なお、上記 (1)〜(3) の工程では、各貫通
孔部３１ａ、３１ｂ、３２ａ、３２ｂは第１番目および
第２番目の絶縁性基板を積層した後に形成してもよい。
また、一方の面に開口部を設けバンプを形成した後に、
他方の面に開口部を形成する手順であってもよい。
【００３３】(4) 図４（ｄ）に示すように、フィルムキ
ャリアＡに半導体素子Ｂを搭載し、フィルムキャリアＡ
のバンプ５１ａ、５２ａと、半導体素子Ｂの電極Ｂ１、
Ｂ２とを熱圧着によって接続した。なお、接続の方法
は、本実験で用いた方法以外に、超音波、リフロー等、
接続の対象となる金属種に応じて適宜選択してよい。
【００３４】(5) 図４（ｅ）に示すように、フィルムキ
ャリアＡに接続された半導体素子Ｂの周囲をトランスフ
ァー成形によって絶縁性樹脂Ｃで封止し、本発明の半導
体装置を得た。封止方法としては、本実験に用いた方法
の他、ポッティング、キャスティングなど公知の手法を
採用してもよい。
【００３５】
【発明の効果】以上のように、本発明のフィルムキャリ
アは、ファインピッチ化や高密度実装化に対応できるも
のでありながら、接触部となる導通路が外力によって引
き抜かれることを抑制し得る構造を有するものである。
従って、半導体素子の電極部と接続したり、外部基板の
ランド部と接続したり、さらに接続後、リペア処理のた
め接続部を脱着しても導電回路と導通路が剥離せず導通
路が脱落することなく、電気的な接続信頼性が向上す
る。また、本発明の半導体装置は、本発明によるフィル
ムキャリアを用いたことによって、その作用、効果をそ
のまま半導体素子に付与することができ、ファインピッ
チ化や高密度実装化さらにはリペア性に充分に対応でき
る。
【図面の簡単な説明】
【図１】本発明のフィルムキャリアの一実施例を模式的
に示す図である。
【図２】本発明のフィルムキャリアにおいて、開口部が
絶縁性基板の両側の面に形成された場合の構造を模式的
に示す図である。
【図３】本発明の半導体装置の一実施例を模式的に示す
断面図である。
【図４】本発明の半導体装置の製造工程の一例を模式的
に示す断面図である。
【符号の説明】
１ 絶縁性基板 ２ 導電回路 ３ 開口部 ３ａ 貫通孔部 ３ｃ 凹部 ４ 導通路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−186741（ＪＰ，Ａ) 特開 平６−77293（ＪＰ，Ａ) 特開 平６−120296（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 311 H01L 23/12

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 導電回路が絶縁性基板の内部に形成さ
    れ、絶縁性基板の一方または両方の面の所望の位置には
    開口部が設けられ、開口部は、絶縁性基板の表面から導
    電回路の層表面に至るまでの貫通孔部と、前記貫通孔部
    の下端の開口を中心に全周拡張された外径をもって導電
    回路の層表面に形成された凹部とからなり、開口部内に
    導電体材料が充填されて導通路が形成されたものであ
    り、凹部の形状が、下記（Ａ）〜（Ｃ）の条件を満足す
    るものであることを特徴とするフィルムキャリア。（Ａ）貫通孔部の下端の開口の周縁から凹部の表面まで
    の導電回路の厚さ方向についての長さをＹとし、その部
    分の導電回路の厚さをＺとするとき、常に、Ｙ≦Ｚ／２
    である。 （Ｂ）貫通孔部の下端の開口の周縁から凹部の外周まで
    の距離をＸとし、そのときのＸの方向における貫通孔部
    の下端の開口の周縁から導電回路の端部までの長さをＷ
    とするとき、常に、Ｘ≦Ｗ／２である。 （Ｃ）上記（Ａ）におけるＹと、上記（Ｂ）におけるＸ
    とが、常に、１／３≦Ｘ／Ｙ≦１を満足する。
  2. 【請求項２】 導電回路が絶縁性基板の一方の面に形成
    され、該絶縁性基板の他方の面の所望の位置には開口部
    が設けられ、開口部は、絶縁性基板の表面から導電回路
    と絶縁性基板側との界面に至るまでの貫通孔部と、前記
    貫通孔部の下端の開口を中心に全周拡張された外径をも
    って導電回路の層表面に形成された凹部とからなり、開
    口部内に導電体材料が充填されて導通路が形成されたも
    のであり、凹部の形状が、下記（Ａ）〜（Ｃ）の条件を
    満足するものであることを特徴とするフィルムキャリ
    ア。（Ａ）貫通孔部の下端の開口の周縁から凹部の表面まで
    の導電回路の厚さ方向についての長さをＹとし、その部
    分の導電回路の厚さをＺとするとき、常に、Ｙ≦Ｚ／２
    である。 （Ｂ）貫通孔部の下端の開口の周縁から凹部の外周まで
    の距離をＸとし、そのときのＸの方向における貫通孔部
    の下端の開口の周縁から導電回路の端部までの長さをＷ
    とするとき、常に、Ｘ≦Ｗ／２である。 （Ｃ）上記（Ａ）におけるＹと、上記（Ｂ）におけるＸ
    とが、常に、１／３≦Ｘ／Ｙ≦１を満足する。
  3. 【請求項３】 絶縁性基板が、熱硬化性樹脂または熱可
    塑性樹脂からなり、厚さ２〜５００μｍで、可撓性を有
    する請求項１または２記載のフィルムキャリア。
  4. 【請求項４】 開口部が絶縁性基板の両方の面に設けら
    れたものであって、所望の組合せの開口部の各々の凹部
    が、互いに導通した導電回路に形成されたものである請
    求項１記載のフィルムキャリア。
  5. 【請求項５】 開口部内に外部接触対象物に対する接触
    部として機能し得るよう充填された導電体材料が、さら
    に絶縁性基板の表面から突き出したものである請求項１
    〜４のいずれかに記載のフィルムキャリア。
  6. 【請求項６】 請求項１〜５のいずれかに記載のフィル
    ムキャリアの接触部に半導体素子の電極が接続されてな
    る半導体装置。
  7. 【請求項７】 外部との接続のための電極部を除いた部
    分が、さらに絶縁性樹脂によってモールドされてなる請
    求項６記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157084A (en) * 1995-03-17 2000-12-05 Nitto Denko Corporation Film carrier and semiconductor device using same
US6222272B1 (en) * 1996-08-06 2001-04-24 Nitto Denko Corporation Film carrier and semiconductor device using same
US6635514B1 (en) * 1996-12-12 2003-10-21 Tessera, Inc. Compliant package with conductive elastomeric posts
US6140827A (en) 1997-12-18 2000-10-31 Micron Technology, Inc. Method and apparatus for testing bumped die
JP2000106482A (ja) * 1998-07-29 2000-04-11 Sony Chem Corp フレキシブル基板製造方法
TW396462B (en) * 1998-12-17 2000-07-01 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
JP3213292B2 (ja) * 1999-07-12 2001-10-02 ソニーケミカル株式会社 多層基板、及びモジュール
US20030001286A1 (en) * 2000-01-28 2003-01-02 Ryoichi Kajiwara Semiconductor package and flip chip bonding method therein
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP4617542B2 (ja) * 2000-07-26 2011-01-26 パナソニック株式会社 電鋳母型を用いた導電体の製造方法
JP2002111185A (ja) * 2000-10-03 2002-04-12 Sony Chem Corp バンプ付き配線回路基板及びその製造方法
US7202556B2 (en) * 2001-12-20 2007-04-10 Micron Technology, Inc. Semiconductor package having substrate with multi-layer metal bumps
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US20040036170A1 (en) * 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
DE10333840B4 (de) * 2003-07-24 2006-12-28 Infineon Technologies Ag Halbleiterbauteil mit einem Kunststoffgehäuse, das eine Umverdrahrungsstruktur aufweist und Verfahren zu deren Herstellung
JP4359257B2 (ja) * 2004-07-06 2009-11-04 三星電機株式会社 Ｂｇａパッケージおよびその製造方法
KR100601493B1 (ko) * 2004-12-30 2006-07-18 삼성전기주식회사 하프에칭된 본딩 패드 및 절단된 도금 라인을 구비한ｂｇａ 패키지 및 그 제조 방법
JP5095952B2 (ja) * 2006-03-13 2012-12-12 富士通株式会社 多層配線基板及びその製造方法
DE102007034402B4 (de) * 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
CN101924090B (zh) * 2006-12-15 2012-07-25 先进封装技术私人有限公司 半导体封装元件及其制造方法
CN102439098A (zh) * 2009-05-21 2012-05-02 纳幕尔杜邦公司 铜锌锡硫属元素化物纳米颗粒
DE102009058764A1 (de) * 2009-12-15 2011-06-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer elektronischen Baugruppe und elektronische Baugruppe
US9793199B2 (en) * 2009-12-18 2017-10-17 Ati Technologies Ulc Circuit board with via trace connection and method of making the same
JPWO2012169147A1 (ja) * 2011-06-07 2015-02-23 パナソニック株式会社 光半導体パッケージおよびその製造方法
TWI508241B (zh) 2011-10-20 2015-11-11 先進封裝技術私人有限公司 封裝基板、封裝基板製程、半導體元件之封裝結構及其製程
TWI581389B (zh) * 2014-05-22 2017-05-01 精材科技股份有限公司 半導體結構及其製造方法
US10667709B2 (en) * 2016-05-27 2020-06-02 Board Of Trustees Of Michigan State University Hybrid diamond-polymer thin film sensors and fabrication method
CN211321678U (zh) 2017-06-26 2020-08-21 株式会社村田制作所 多层布线基板

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4499655A (en) * 1981-03-18 1985-02-19 General Electric Company Method for making alignment-enhancing feed-through conductors for stackable silicon-on-sapphire
US5468681A (en) * 1989-08-28 1995-11-21 Lsi Logic Corporation Process for interconnecting conductive substrates using an interposer having conductive plastic filled vias
KR910013440A (ko) * 1989-12-19 1991-08-08 가마이 고로 이방성 도전막 및 그 제조공정
EP0536418B1 (en) * 1991-04-26 1999-07-28 Citizen Watch Co. Ltd. Method of manufacturing a semiconductor device terminal structure
EP0544305A3 (en) * 1991-11-28 1993-10-06 Nitto Denko Corporation Method of forming a contact bump using a composite film
US6262477B1 (en) * 1993-03-19 2001-07-17 Advanced Interconnect Technologies Ball grid array electronic package
US5434452A (en) * 1993-11-01 1995-07-18 Motorola, Inc. Z-axis compliant mechanical IC wiring substrate and method for making the same
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
JP2780649B2 (ja) * 1994-09-30 1998-07-30 日本電気株式会社 半導体装置
US5470790A (en) * 1994-10-17 1995-11-28 Intel Corporation Via hole profile and method of fabrication
KR0141952B1 (ko) * 1994-12-19 1998-06-01 문정환 반도체 패키지 및 그 제조방법

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