CN100544558C - 多层印刷配线板 - Google Patents

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Abstract

本发明的多层印刷配线板(10)具有：内建层(30)，其形成于核心基板(20)上，并在上表面设置有导体图案(32)；低弹性模量层(40)，其形成于该内建层(30)上；焊盘(52)，其设置于该低弹性模量层(40)的上表面，通过焊料突起(66)与IC芯片(70)连接；以及导体柱(50)，其贯通低弹性模量层(40)，将焊盘(52)和导体图案(32)电连接。导体柱(50)的纵横比Rasp(高度/最小直径)大于等于4且最小直径超过30μm，而且，配置于低弹性模量层(40)的外周部的外侧导体柱(50a)的纵横比Rasp大于等于配置于低弹性模量层(40)的内周部的内侧导体柱(50b)的纵横比Rasp。

Description

多层印刷配线板
技术领域
本发明涉及多层印刷配线板。
背景技术
近年来，在以便携信息终端和通信终端为代表的电子设备中，高功能化和小型化非常显著。作为将用于这些电子设备的IC芯片高密度地安装到多层印刷配线板上的方式，正在采用直接在多层印刷配线板上对IC芯片进行表面安装的倒装(flip-chip)方式。作为这样的多层印刷配线板，公知有如下的多层印刷配线板：包括核心基板、形成于该核心基板上的内建层(build up layer)、以及在该内建层的上面可通过焊料突起(solder bump)安装IC芯片的安装用电极。此处，作为核心基板，使用由环氧树脂、BT(bismaleimide/triazin，双马来酰亚胺三嗪)树脂、聚酰亚胺树脂、聚丁二烯树脂、酚醛树脂等与玻璃纤维等强化材料共同成型而得到的基板，这些核心基板的热膨胀系数约为12～20ppm/℃(30～200℃)，与IC芯片的硅的热膨胀系数(约3.5ppm/℃)相比，大致是其4倍以上。因此，在上述的倒装方式中，在反复产生伴随于IC芯片的发热的温度变化时，由于IC芯片与核心基板的热膨胀量和热收缩量不同，有可能焊料突起被破坏。
为解决该问题，提出了如下的多层印刷配线板：在内建层上设置低弹性模量的应力缓和层，在该应力缓和层的上表面设置安装用电极，利用导体柱将内建层上的导体图案和安装用电极连接起来(例如，参照日本特开昭58-28848号公报、日本特开2001-36253号公报)。
发明内容
但是，IC芯片在每一代实现着配线的细微化和多层化，而随着配线的细微化，配线层中的信号延迟成为支配性的因素，妨碍高速化。其延时与配线电阻和配线间电容成比例，所以为了进一步的高速化，需要配线的低电阻化和配线间电容的减小。此处，配线间电容的减小通过层间绝缘膜的低介电常数化来实现。该低介电常数化方面通常采用在具有耐热性的材料中导入空气(介电常数
Figure C200580003613D0005100357QIETU
)的方法，具体讲就是多孔化。
但是，若在多层印刷配线板上搭载了将层间绝缘膜多孔化的IC芯片的状态下，反复加热/冷却，则在前述的公报中公开的应力缓和层中不能够将应力充分缓和，在IC芯片的外周部的配线层上出现裂纹，或介于半导体芯片-多层印刷配线板之间的突起之中靠近外周部的突起上出现裂纹。
本发明是为了解决这样的课题而提出的，其目的在于，提供如下的多层印刷配线板，其能够防止由热膨胀/热收缩引起的电子部件的外周部的破坏，并且，稳定地向电子部件供电。并且，其目的在于，提供制造这种多层印刷配线板的方法。
本发明为了达到上述目的采取以下的手段。
即，本发明的多层印刷配线板，具有：核心基板；内建层，其形成于该核心基板上，并在上表面设置有导体图案；低弹性模量层，其形成于该内建层上；安装用电极，其设置于该低弹性模量层的上表面，通过连接部与电子部件连接；以及导体柱，其贯通所述低弹性模量层，将所述安装用电极和所述导体图案电连接，所述导体柱的纵横比Rasp大于等于4且其直径超过30μm，而且，所述导体柱之中配置于所述低弹性模量层的外周部的外侧导体柱的纵横比Rasp大于等于配置于所述低弹性模量层的内周部的内侧导体柱的纵横比Rasp。
在该多层印刷配线板中，导体柱的纵横比Rasp大于等于4且直径超过30μm，而且，外侧导体柱的纵横比Rasp大于等于内侧导体柱的纵横比Rasp，所以外侧导体柱在维持安装用电极和内建层上表面的导体图案之间的电连接的情况下，根据低弹性模量层的变形而变形。因此，根据该多层印刷配线板，即使产生由核心基板与电子部件之间的热膨胀系数差所引起的应力，也能够可靠地缓和施加到电子部件(尤其是具有多孔化的层间绝缘膜的IC芯片)的外周部和靠近外周的连接部上的应力，所以能够防止由于热膨胀/热收缩导致这些部位被破坏。并且，能够将反复加热/冷却时的电阻的变化率抑制得较小，从而能够稳定地向搭载的电子部件供电。另外，本发明中导体柱的纵横比Rasp是指导体柱的高度/导体柱的直径(直径不一样时，为最小直径)。并且，“上”或“上表面”只不过表示相对的位置关系，例如还可替换为“下”或“下表面”。
在本发明的多层印刷配线板中，优选为导体柱之中外侧导体柱的纵横比Rasp是大于等于内侧导体柱的纵横比Rasp的1.25倍且小于等于2倍。在该范围内，本发明的效果显著。
在本发明的多层印刷配线板中，优选为导体柱之中至少外侧导体柱形成为具有缩颈的形状。这样，与大致笔直形状的导体柱相比，能够更可靠地得到本发明的效果。优选为这种形成为具有缩颈形状的外侧导体柱的最大直径/最小直径为大于等于2且小于等于4。
在本发明的多层印刷配线板中，优选为导体柱从最外周到第N列(N是大于等于2的整数)形成多个时，将外侧导体柱设定为从最外周到第N×2/3列的范围内。施加到该范围内的导体柱上的应力比施加到其它导体柱上的应力大，所以应用本发明的意义大。例如，N为15时，将外侧导体柱设定为从最外周到第10列的范围内，因此，有如下的设定方式，即，仅最外周1列、最外周～第2列、……、最外周～第10列。
在本发明的多层印刷配线板中，低弹性模量层也可以形成为与将电子部件虚拟地投影到该低弹性模量层侧时的投影部分的整个区域大致一致。低弹性模量层也可以形成为超过该投影部分的整个区域，但若与该投影部分的整个区域大致一致，就能够得到充分的效果，因此若考虑经济性等，优选形成为与投影部分的整个区域大致一致。并且，也可以在低弹性模量层的非形成区域搭载片型电容器等电子部件。这样，由于片型电容器与IC芯片的距离较近，所以若使得从片型电容器接收供电，则很难使IC芯片电源不足。
本发明的多层印刷配线板中，可以将形成为与低弹性模量层的上表面大致处于同一平面的导体柱的顶部作为安装用电极。这样，与独立于导体柱而另外形成安装用电极的情况相比，能够简单地制作。
本发明的多层印刷配线板中，优选为低弹性模量层在30℃时的杨氏模量(young’s modulu)为10MPa～1GPa。这样，能够更可靠地缓和由热膨胀系数差引起的应力。并且，该低弹性模量层更优选为在30℃时的杨氏模量为10MPa～300MPa，最优选为10MPa～100MPa。并且，所述导体柱优选为使用导电性良好的材料形成，优选为由例如铜、焊锡或包含它们中的任何一种的合金形成。
本发明的多层印刷配线板中，优选为电子部件包括具有多孔化层间绝缘膜的IC芯片。此类电子部件由于容易因热膨胀/热收缩而使外周部受到破坏，因此应用本发明的意义高。
附图说明
图1是本实施方式的多层印刷配线板的剖面图。
图2是本实施方式的导体柱的配置图。
图3是另一导体柱的配置图。
图4是表示本实施方式的多层印刷配线板的制作步骤的说明图。
图5是表示本实施方式的多层印刷配线板的制作步骤的剖面图。
图6是表示本实施方式的多层印刷配线板的制作步骤的剖面图。
图7是表示本实施方式的多层印刷配线板的其它制作步骤的剖图图。
图8是另一多层印刷配线板的剖面图。
图9是表示IC芯片的位置和施加到该位置上的应力之间的关系的表和曲线图。
具体实施方式
下面，根据附图说明本发明的实施方式。图1是作为本发明的一个实施方式的多层印刷配线板的剖面图。并且，下面会出现表述为“上”和“下”的地方，而它们只不过是方便地表示相对的位置关系，因此例如，可以进行上下交换，或将上下替换为左右。
如图1所示，本实施方式的多层印刷配线板10包括：核心基板20，其通过通孔导体24将形成于上下两面的配线图案22彼此电连接；内建层30，其通过导通孔(via hole)34将隔着树脂绝缘层36在该核心基板20的上下层叠多层的导体图案32、32电连接；低弹性模量层40，其由低弹性模量材料形成于内建层30之上；焊盘(land)(安装用电极)52，其通过焊料突起66安装作为电子部件的IC芯片70；以及导体柱50，其贯通低弹性模量层40，将焊盘52和形成于内建层30上表面的导体图案32电连接。另外，图1中是在从导通孔34延伸出的部分上形成导体柱50，但也可以在导通孔34内填充导体材料，作为填充通孔(filledvia)，并在该填充通孔的正上方形成导体柱50。该情况下，通过缩小导通孔34的间距，可缩小导体柱50之间的间距。
核心基板20具有：在由BT(双马来酰亚胺三嗪)树脂或玻璃环氧树脂等构成的核心基板主体21的上下两面上形成的由铜构成的配线图案22，22、以及在贯通核心基板主体21的上下的通孔的内周面上形成的由铜构成的通孔导体24，两个配线图案22、22通过通孔导体24电连接。
内建层30是通过在核心基板20的上下两面交替层叠树脂绝缘层36和导体图案32而得到的，通过贯通树脂绝缘层36上下的导通孔34来确保核心基板20的配线图案22与内建层30的导体图案32之间的电连接、以及内建层30的导体图案32、32彼此的电连接。这样的内建层30由众所周知的减成法(subtractive method)或加成法(additive method)(包括半加成法(semi additive method)和全加成法(full additivemethod))形成。具体来讲，例如可以通过以下操作来形成。即，首先，在核心基板20的上下两面粘贴成为树脂绝缘层36的树脂片。该树脂片由改性环氧系树脂片、聚苯醚系树脂片、聚酰亚胺系树脂片、氰基酯系树脂片等形成，其厚度大致为20～80μm。然后，通过二氧化碳激光、UV激光、YAG激光、或准分子激光等在所粘贴的树脂片上形成通孔，成为树脂绝缘层36。接着，实施无电解镀铜，在无电解铜镀层之上形成抗蚀层，进行曝光/显影，然后在抗蚀层的非形成部实施电解镀铜后，剥离抗蚀层，通过使用硫酸-过氧化氢系的蚀刻液对该抗蚀层所存在的部分的无电解镀铜进行蚀刻，形成配线图案32。并且，通孔内部的导体层成为导通孔34。然后，通过反复该步骤，形成内建层30。在背面形成有阻焊层(solderresist layer)45。
低弹性模量层40由30℃时的杨氏模量为10～1000MPa(优选为10～300MPa，更优选为10～100MPa)的弹性材料形成。若低弹性模量层40的杨氏模量处于该范围，则即使在通过焊料突起66电连接的IC芯片70与核心基板20之间，由于两者的热膨胀系数差而产生应力，在焊盘52上也能够缓和该应力。并且，作为用于低弹性模量层40的弹性材料，例如可以列举出在环氧树脂、酰亚胺系树脂、酚醛树脂、硅酮树脂等热固化性树脂，或聚烯烃系树脂、乙烯系树脂、酰亚胺系树脂等热可塑性树脂中分散了聚丁二烯、硅橡胶、聚氨酯、SBR、NBR等橡胶系成分或二氧化硅、氧化铝、氧化锆等无机成分的树脂等中具有符合上述的杨氏模量的弹性材料。而且，分散于树脂中的成分可以为1种，也可以为2种或2种以上，也可以分散橡胶成分和无机成分双方。在本实施例中，作为低弹性模量层40的弹性材料，使用了在环氧树脂中分散了60vol％的聚氨酯树脂(urethane resin)的树脂。
导体柱50以铜为主成分，形成为沿上下方向贯通低弹性模量层40，与焊盘52和设置于内建层30上表面的导体图案32电连接。该导体柱50形成为具有缩颈的形状，具体来讲就是中间部的直径比上部的直径和下部的直径小的形状。并且，此处，将导体柱50之中配置于低弹性模量层40的外周部的导体柱称为外侧导体柱50a，将配置于内周部的导体柱称为内侧导体柱50b。图1中，为了方便，只示出了几根导体柱50，但实际上例如图2的导体柱50的配置图所示，从最外周到第15列形成多个，外侧导体柱50a被设定为从最外周到第10列(即，全部15列的2/3)的范围内，除此之外作为内侧导体柱50b。此处，对于外侧导体柱50a和内侧导体柱50b，纵横比Rasp即高度与中间部的直径(最小直径)之比均大于等于4，最小直径均超过30μm。并且，设计成外侧导体柱50a的纵横比Rasp大于等于内侧导体柱50b的纵横比Rasp，具体来讲，设计成外侧导体柱50a的纵横比Rasp是大于等于内侧导体柱50b的纵横比Rasp的1.25倍且小于等于2倍。并且，外侧导体柱50a形成为最大直径/最小直径为大于等于2且小于等于4。另外，在图2中示出了将导体柱50配置成格子状的例子，但也可以配制成图3所示的交错状，只要能够从外周数清楚列，可以随机配置。
焊盘52是从低弹性模量层40露出的各导体柱50的顶部。该焊盘52在依次实施了镀镍和镀金之后，通过焊料突起66与IC芯片70的电极部连接。在本实施方式中，作为该IC芯片70使用了如下芯片，即，为了能够实现高速化即高频驱动，采用被多孔化而导入了空气(介电常数
Figure C200580003613D0010180340QIETU
)的层间绝缘膜，以降低配线间电容。
下面，对本实施方式的多层印刷配线板10的制作例进行说明。核心基板20和内建层30的制作步骤是众所周知的，所以此处以制作低弹性模量层40、导体柱50以及焊盘52的步骤为中心进行说明。图4～图6是该步骤的说明图。另外，这些图4～图6为通过示出形成于核心基板20的上表面的内建层30的部分剖面图来说明制作步骤的说明图。
首先，准备形成有内建层30的核心基板20(参照图4(a))。在该阶段中，最上部的树脂绝缘层36的表面处于被无电解铜镀层304覆盖的状态。即，处于如下的阶段：在形成通孔后的树脂绝缘层36上实施无电解镀铜以形成无电解铜镀层304，在该无电解铜镀层304上形成光致抗蚀层、并进行构图，之后对没有形成光致抗蚀层的部分实施电解镀铜，其后，将光致抗蚀层剥离。因此，电解铜镀层被构图，成为构图镀层302，而无电解铜镀层304保持覆盖树脂绝缘层36的整个表面的状态。然后，在这样的内建层30上面粘贴市场上销售的干膜306(重叠2片旭化成公司制造的CX-A240并粘贴而成，整个厚度为240μm)，通过二氧化碳激光在基板的外周部形成口径大的孔308a(参照图4(b))。该孔308a到达构图镀层302。
然后，对该制作途中的基板，通过从干膜306的孔308a的底部开始进行电解镀铜，由柱状的铜层310a填充孔308a内，进一步在该铜层310a上表面形成焊料层312(参照图4(c))。另外，电解镀铜液使用了以下组成的组合物。硫酸2.24mol/1，硫酸铜0.26mol/l，添加剂19.5ml/l(ATOTECH JAPAN公司制造，Cupracid GL)。另外，在下述条件下进行电解镀铜。电流密度为1A/dm2，时间为17小时，温度为22±2℃。并且，焊料层312使用了Sn/Pb。
然后，剥离干膜306之后，通过将制作途中的基板浸渍于氨碱蚀刻液(商品名：A-Process，MELTEX公司制造)中，进行蚀刻。通过该蚀刻，未被电解铜镀层302覆盖的部分的无电解铜镀层304被去除，并且，柱状的铜层310a的中间部被浸蚀，成为具有缩颈的形状(参照图4(d))。此时，焊料层312作为抗蚀层而发挥作用。此处，可以通过蚀刻时间来控制将铜层310a的中间部浸蚀到什么程度。
接着，通过在制作中途的基板表面整体上实施无电解镀铜，形成无电解铜镀层314(参照图5(a))。该无电解铜镀层314的厚度为几μm。之后，利用阿尔法涂敷机(Alpha Coater)(商品名，Cermatronics贸易(株))在非接触的状态下以覆盖整个面的方式涂布市场上销售的液态抗蚀剂之后，进行干燥，形成树脂层320，利用二氧化碳激光在基板的内周部形成口径小的孔308b(参照图5(b))。此处，将先前设置的孔308a设为φ120μm，将此次设置的孔308b设为φ100μm。接着，对该制作中途的基板，通过从树脂层320的孔308b的底部开始进行电解镀铜，由柱状的铜层310b填充孔308b内，进一步在该铜层310b上表面形成焊料层322(参照图5(c))，之后剥离该树脂层320(参照图5(d))。另外，电解镀铜液使用了以下组成的组合物。硫酸2.24mol/l，硫酸铜0.26mol/l，添加剂19.5ml/l(ATOTECH JAPAN公司制造，Cupracid GL)。另外，在下述条件下进行电解镀铜。电流密度为1A/dm2，时间为17小时，温度为22±2℃。并且，焊料层322使用了Sn/Pb。
然后，通过将制作途中的基板浸渍于氨碱蚀刻液(商品名：A-Process，MELTEX公司制造)中，进行蚀刻。通过该蚀刻，无电解铜镀层314之中的露出在表面的部分被去除，并且，柱状的铜层310b的中间部被浸蚀，成为具有缩颈的形状，并且已成为缩颈形状的铜层310a的中间部进一步被浸蚀，最小直径减小(参照图6(a))。并且，蚀刻时，从基板的周围喷射新鲜的蚀刻液，所以立设在基板外周部的铜层310a相比于立设在内周部的铜层310b，中间部被浸蚀更多。并且，电解铜镀层302和无电解铜镀层304之中、树脂绝缘层36的上面部分成为导体图案32，通孔部分成为导通孔34。此时，焊料层312、322作为抗蚀层而发挥作用。此处，可以通过蚀刻时间来控制将铜层310a的中间部浸蚀到什么程度。然后，在背面形成具有开口部的阻焊层45。
接着，通过将该制作中途的基板浸渍到焊料剥离剂(商品名：EnstripTL-106，MELTEX公司制造)中，去除焊料层312、322，之后粘贴树脂膜(参照图6(b))，该树脂膜是在环氧树脂中分散60vol％的聚氨酯树脂而得到的，在150℃下固化60分钟，成为树脂层324。其结果，铜层310a成为外侧导体柱50a，无电解铜镀层314和铜层310b成为内侧导体柱50b。然后，研磨树脂层324，直到外侧导体柱50a和内侧导体柱50b的表面露出为止(参照图6(c))。并且，研磨后的树脂层324成为低弹性模量层40。并且，从低弹性模量层40露出的两个导体柱50a、50b的顶部成为焊盘52。
然后，将该制作中途的基板浸渍于含有使铜表面活性化的钯催化剂的酸性溶液中，之后在由氯化镍30g/l、次磷酸钠10g/l、柠檬酸钠10g/l构成的pH 5的无电解镍镀液中浸渍20分钟，从而在焊盘52之上形成厚度为5μm的镍镀层。然后，在93℃的条件下，将该基板在由氰化金钾2g/l、氯化铵75g/l、柠檬酸钠50g/l、次磷酸钠10g/l构成的无电解金镀液中浸渍23秒，在镍镀层之上形成厚度为0.03μm的金镀层。然后，使用掩模图案印刷焊膏，通过在230℃下进行回流焊(reflow)，在焊盘52上形成焊料突起66，从而完成了多层印刷配线板10的制作(参照图6(d)和图1)。
根据以上详述的本实施方式的多层印刷配线板10，由于外侧导体柱50a和内侧导体柱50b的纵横比Rasp均为大于等于4，直径超过30μm，而且，外侧导体柱50a的纵横比Rasp大于等于内侧导体柱50b的纵横比Rasp，所以外侧导体柱50a在维持焊盘52和内建层上表面的导体图案32之间的电连接的情况下，根据低弹性模量层40的变形而变形。因此，即使产生由核心基板20与IC芯片70之间的热膨胀系数差所引起的应力，也能够可靠地缓和施加到IC芯片70的外周部和靠近外周的焊料突起66上的应力，所以能够防止由于热膨胀/热收缩导致这些部位被破坏。并且，能够将反复加热/冷却时的电阻的变化率抑制得较小，能够稳定地向搭载的IC芯片70供电。尤其是导体柱50的直径超过30μm，因此，导体柱50的电阻降低，并且，即使搭载工作时钟大于等于3GHz的IC芯片70，也不会使IC芯片70的晶体管陷入电源不足。对于这些效果，如后述的实验例中的说明，已得到证实。
并且，外侧导体柱50a的纵横比Rasp是大于等于内侧导体柱50b的纵横比Rasp的1.25倍且小于等于2倍，因此，上述效果显著。而且，外侧导体柱50a和内侧导体柱50b形成为具有缩颈的形状，因此，与大致笔直形状的导体柱相比，能够进一步抑制反复加热/冷却时的电阻的变化率。并且，将导体柱50之中从外周到第10列(即到全部(15列)的2/3)的范围作为外侧导体柱50a，因为施加到该范围的导体柱50上的应力比施加到其它导体柱50上的应力大，所以应用本发明的意义大。而且，由于将形成为与低弹性模量层40的上表面处于同一平面的导体柱50的顶部作为焊盘52，所以与独立于导体柱50而另外形成焊盘的情况相比，能够简单地进行制作。而且，低弹性模量层40在30℃时的杨氏模量为10MPa～1GPa，所以能够更加可靠地缓和热膨胀系数差所引起的应力。
并且，本发明不限于上述实施方式，只要属于本发明的技术范围，可以以各种方式实施。
例如，在上述实施方式中，导体柱50(50a，50b)的形状为具有缩颈的形状，但也可以是大致笔直的柱状，也可以是仅有外侧导体柱50a是具有缩颈的形状，也可以是仅有内侧导体柱50b是具有缩颈的形状。无论是哪种，只要外侧导体柱50a和内侧导体柱50b的纵横比Rasp大于等于4且直径超过30μm，而且，外侧导体柱50a的纵横比Rasp大于等于内侧导体柱50b的纵横比Rasp，即能够得到本发明的效果。并且，对此，如后述的实施例中的说明，已得到证实。
图7是表示将两导体柱50a、50b均作成大致笔直形状的情况的制作步骤的一例的说明图。首先，与上述的实施方式相同地，准备形成有内建层30的核心基板20(参照图7(a))。在该内建层30的上表面粘贴市场上销售的干膜306(重叠2片旭化成公司制造的CX-A240并粘贴而成，整个厚度为240μm)，利用二氧化碳激光在基板的外周部形成口径小的孔308a(例如φ33μm)，并且在基板的内周部形成口径大的孔308b(例如φ50μm)(参照图7(b))。然后，对该制作途中的基板，通过从各孔308a、308b的底部开始进行电解镀铜，由柱状的铜层310a、310b填充孔308a、308b内，进一步在该铜层310a、310b上表面形成焊料层312、322(参照图7(c))。接着，剥离干膜306之后，通过将制作途中的基板浸渍于氨碱蚀刻液中进行蚀刻，无电解铜镀层304之中的露出在表面的部分被去除(参照图7(d))。此时，焊料层312、322作为抗蚀层而发挥作用。另外，可通过控制蚀刻时间，将铜层310a、310b形成为大致笔直形状。这样形成为大致笔直形状的情况下，使用可直线状地喷射蚀刻液的狭缝喷嘴是比较有效的。并且，电解电镀层302和无电解铜镀层304之中、树脂绝缘层36的上面部分成为导体图案32，通孔部分成为导通孔34。接着，通过焊料剥离剂去除焊料层312、322之后，在该制作中途的基板上粘贴树脂膜，该树脂膜是在环氧树脂中分散60vol％的聚氨酯树脂而得到的，在150℃下固化60分钟，形成树脂层316，之后研磨树脂层316，直到铜层310a、310b的表面露出为止(参照图7(e))。其结果，铜层310a成为外侧导体柱50a，铜层310b成为内侧导体柱50b，树脂层成为低弹性模量层40。并且，从低弹性模量层40露出的两个导体柱50a、50b的顶部成为焊盘52。之后，也可以采用与上述的实施方式相同的方式在焊盘52上形成焊料突起。这样得到的多层印刷配线板也能够得到与上述的实施方式大致同等的效果。
并且，也可以在上述的实施方式的低弹性模量层40上形成阻焊层。该情况下，在阻焊层上设置开口，使得焊盘52露出到外部。并且，可以通过通常方法形成这种阻焊层。
而且，在上述的实施方式中，在内建层30之上仅形成一层具有导体柱50的低弹性模量层40，但也可以层叠多层。
另外，在上述的实施方式中，将焊盘52设为导体柱50的顶部即导体柱50的一部分，但也可以在导体柱50的顶部形成独立于该导体柱50的焊盘。
而且，如图8所示，也可以将低弹性模量层40形成为与将IC芯片70虚拟地投影到低弹性模量层40侧时的投影部分的整个区域大致一致。虽然也可以如图1所示，超过投影部分的整个区域、在内建层30的整个面上形成低弹性模量层40，但若与该投影部分的整个区域大致一致，就能够得到充分的效果，因此，也可以考虑经济性等，形成为与投影部分的整个区域大致一致。
实施例
下面，对用于证实本实施方式的多层印刷配线板10的效果的实验例进行说明。首先，对导体柱的纵横比Rasp与反复加热/冷却之后的电阻的变化率之间的关系进行说明。此处，根据上述的实施方式，制作了具有表1所示的实验例1～23的导体柱(纵30×横30即从最外周到第15列形成多个)的多层印刷配线板。表1中，实验例1～12的多层印刷配线板具有最小直径和最大直径相同的导体柱即大致笔直的柱状的导体柱，这些是按照图7的制作步骤制作的。并且，实验例13～23的多层印刷配线板具有最小直径和最大直径不同的导体柱即具有缩颈的形状的导体柱，这些是按照图4～图6的制作步骤制作的。在这样制作得到的各实施例的多层印刷配线板上安装具有多孔化层间绝缘膜的IC芯片，之后，在IC芯片和多层印刷配线板之间填充密封树脂，形成IC搭载基板。然后，测定通过IC芯片的特定电路的电阻(在IC搭载基板的与IC芯片搭载面相反一侧的面上露出，并与IC芯片导通的一对电极间的电阻)，将该值设定为初始值。然后，对这些IC搭载基板进行热循环试验，该热循环试验以-55℃×5分钟、125℃×5分钟为1循环，反复2500次循环。在该热循环试验中，测定第250次循环、第500次循环、第750次循环、第1000次循环、第1250次循环、第1500次循、第2000次循环、第2500次循环的电阻，求得与初始值相比的变化率(100×(测定值—初始值)/初始值(％))。将其结果示于表1。在该表中，设电阻的变化率在±5％以内为“优”(◎)，±5～10％为“良”(○)，超过±10％为“差”(×)。此处，若电阻的变化率小，则意味着IC芯片的外周部和靠近外周的焊料突起的受损小，能够稳定地向IC芯片供电，若电阻的变化率大，则意味着IC芯片的外周部和靠近外周的焊料突起被破坏，受到大的损伤，不能够稳定地向IC芯片供电。并且，将目标规格设定为第1000次循环的变化率在±10％以内(即，评价中的“良”或“优”)。
表1
由表1可知，关于满足外侧导体柱和内侧导体柱的纵横比Rasp均大于等于4且直径超过30μ、而且外侧导体柱的纵横比Rasp大于等于内侧导体柱的纵横比Rasp的条件的多层印刷配线板(实验例2～4、6～10、14～16、18～20、23)，到第1000次循环为止的评价均为“良”以上，相对于此，关于不满足该条件的多层印刷配线板(实验例1、5、11～13、17、21)，到第1000次循环为止的任意阶段的评价均为“差”。并且，在外侧导体柱的纵横比超过内侧导体柱的纵横比的2倍的实验例22中，到第750次循环为止的评价为“良”，在第1000次循环以后为“差”，在外侧导体柱的纵横比为内侧导体柱的纵横比的2倍的实验例23中，到第1000次循环为止的评价为“良”，第1250次循环以后为“差”。另外，括号内的数值表示电阻变化率。
并且，例如若比较实验例2和实验例3、4，则外侧导体柱的纵横比Rasp为大于等于内侧导体柱的纵横比Rasp的1.25倍的后两者，与外侧导体柱的纵横比Rasp和内侧导体柱的纵横比Rasp相等的前者相比，到更长的循环数为止的评价为“良”。比较实验例6和实验例7、8，或比较实验例14和实验例15、16，或比较实验例18和实验例19、20，也均是同样情况。
而且，例如若比较实验例2和实验例14，则它们均为外侧导体柱仅有最外周1列，但导体柱具有缩颈的后者与导体柱为笔直形状的前者相比，到更长的循环数为止的评价为“良”。比较实验例3和实验例15，或比较实验例4和实验例16，也均是同样情况。并且，比较外侧导体柱为从最外周到第10列的实验例6和实验例18，或比较实验例7和实验例19，或比较实验例8和实验例20，也均是同样情况。
而且，例如若比较实验例3、7、9、10，则这些都是外侧导体柱的纵横比Rasp为5、内侧导体柱的纵横比Rasp为4，但按照仅将导体柱50之中的最外周1列作为外侧导体柱的实验例3、将从最外周到第3列设为外侧导体柱的实验例9、将从最外周到第6列设为外侧导体柱的实验例10、将从最外周到第10列设为外侧导体柱的实验例7的顺序，具有到更长的循环数为止的评价为“良”或“优”的倾向。
下面，对IC芯片的位置与施加到该位置的应力的关系进行说明。对于在多层印刷配线板上安装了具有多孔化层间绝缘膜的IC芯片的IC搭载基板，进行三维带条仿真(3D strip simulation)，计算IC芯片的连接部(与多层印刷配线板的导体柱——对应地从最外周到第15列形成)的位置即列数与施加到该位置的应力之间的关系。另外，导体柱的纵横比全部相同地设为1，低弹性模量层、导体柱、IC芯片、多层印刷配线板、焊料等的材料为相同。而且，它们的厚度等尺寸也为相同，输入它们的杨式模量、泊松比(Poisson′s ratio)、热膨胀系数，进行计算。将其结果示于图9的表和曲线图。由该表和曲线图可知，在IC芯片的连接部的列数从最外周到第10列(第总列数×2/3列)之间施加了比较大的应力，在从最外周到第6列(第总列数×2/5列)之间施加了特别大的应力。其结果，在导体柱之中的最外周起超过第总列数×2/3列的位置(比第2/3列靠内侧的导体柱)中缺乏缓和应力的必要性，因此优选将外侧导体柱设定为从最外周到第总列数×2/3列的范围内，尤其优选将外侧导体柱设定为从最外周到第总列数×2/5列的范围内。
本发明是以2004年4月28日申请的日本专利申请2004-134370号为优先权主张的基础，将其内容全部编入其中。
产业上的可利用性
本发明的多层印刷配线板用于使用配线板搭载设备的各种产业，例如电器产业、通信设备产业、汽车产业等领域。

Claims (8)

1.一种多层印刷配线板，具有：
核心基板；
内建层，其形成于该核心基板上，并在上表面设置有导体图案；
低弹性模量层，其形成于该内建层上；
安装用电极，其设置于该低弹性模量层的上表面，通过连接部与电子部件连接；以及
导体柱，其贯通所述低弹性模量层，将所述安装用电极和所述导体图案电连接，其中，
所述导体柱的纵横比Rasp大于等于4且其直径超过30μm，而且，所述导体柱之中配置于所述低弹性模量层的外周部的外侧导体柱的纵横比Rasp大于等于配置于所述低弹性模量层的内周部的内侧导体柱的纵横比Rasp。
2.根据权利要求1所述的多层印刷配线板，其中，所述导体柱之中所述外侧导体柱的纵横比Rasp大于等于所述内侧导体柱的纵横比Rasp的1.25倍且小于等于2倍。
3.根据权利要求1或2所述的多层印刷配线板，其中，所述导体柱之中至少所述外侧导体柱形成为具有缩颈的形状。
4.根据权利要求3所述的多层印刷配线板，其中，形成为所述具有缩颈的形状的所述外侧导体柱各自的最大直径/最小直径为大于等于2且小于等于4。
5.根据权利要求1或2所述的多层印刷配线板，其中，所述低弹性模量层形成为与将所述电子部件虚拟地投影到该低弹性模量层侧时的投影部分的整个区域一致。
6.根据权利要求1或2所述的多层印刷配线板，其中，所述安装用电极是形成为与所述低弹性模量层的上表面处于同一平面内的所述导体柱的顶部。
7.根据权利要求1或2所述的多层印刷配线板，其中，所述低弹性模量层在30℃时的杨氏模量为10MPa～1GPa。
8.根据权利要求1或2所述的多层印刷配线板，其中，所述电子部件包括具有多孔化层间绝缘膜的IC芯片。
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