WO2008069055A1 - 配線基板およびそれを用いた半導体素子の実装構造体 - Google Patents

配線基板およびそれを用いた半導体素子の実装構造体 Download PDF

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WO2008069055A1
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adhesive layer
conductor
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Tadashi Nagasawa
Kiyomi Hagihara
Katsura Hayashi
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Kyocera Corporation
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Definitions

  • the present invention relates to a wiring board and a semiconductor element mounting structure using the wiring board.
  • a wiring board for example, there is one in which a plurality of insulating layers and a conductor layer are laminated and the conductor layers are connected to each other through via conductors (for example, see Patent Document 1).
  • the via conductor in the wiring board a taper having a narrow width from one end to the other end is employed.
  • the contact area at the interface between the via conductor and the conductor layer is smaller at the other end than at one end. For this reason, there is a problem that the stress is concentrated on the interface between the other end and the conductor layer, and the via conductor is easily peeled off from the conductor layer.
  • the stripping of the via conductor may cause a conduction failure in the wiring board and cause a reduction in the yield of the wiring board.
  • Patent Document 1 Japanese Patent Laid-Open No. 8-116174
  • An object of the present invention is to provide a highly reliable wiring board and a semiconductor element mounting structure using the same by effectively reducing peeling of via conductors on the wiring board.
  • a wiring board is a wiring board including an insulating layer and a via conductor embedded in the insulating layer, wherein the via The conductor is It has a constricted portion that is inclined with respect to a planar direction along the surface of the insulating layer.
  • the wiring board according to the second aspect of the present invention includes an insulating layer and a via conductor embedded in the insulating layer, and the via conductor has a surface in the internal direction of the via conductor.
  • the section of the via conductor formed by plotting the position of the recess along the circumferential direction of the via conductor is inclined with respect to a plane parallel to the surface of the insulating layer! / The invention's effect
  • FIG. 1 is a cross-sectional view of a semiconductor element mounting structure according to an embodiment of the present invention.
  • FIG. 2 is an enlarged cross-sectional view showing the periphery of a via conductor in the mounting structure shown in FIG.
  • FIG. 3 is a perspective view of a via conductor of the semiconductor element mounting structure shown in FIG. 1.
  • FIG. 4 is a cross-sectional view showing the periphery of a through hole in which a via conductor of the semiconductor element mounting structure shown in FIG. 1 is formed, along with the energy distribution when forming the through hole.
  • the semiconductor element mounting structure 1 shown in FIG. 1 is used for electronic devices such as various audiovisual devices, home appliances, communication devices, computer devices, and peripheral devices thereof.
  • This mounting structure 1 includes a wiring board 2 and a semiconductor element 3 mounted on the wiring board 2.
  • the semiconductor element 3 is a base material such as silicon, such as an IC or LSI, and is mounted on the wiring board 2 via bumps 4 such as solder.
  • the wiring board 2 is for constructing a transmission path for transmitting an electrical signal.
  • the wiring board 2 includes a core board 5 formed in a flat plate shape, and a plurality of conductor layers 6 and a plurality of insulating layers 7 that are alternately stacked on the upper surface 53 and the lower surface 54 of the core substrate 5. It is out.
  • the core substrate 5 has insulating properties, and can be formed, for example, by laminating and solidifying a sheet of woven fabric impregnated with a thermosetting resin.
  • a thermosetting resin As the woven fabric, a glass cloth in which glass fibers are woven vertically and horizontally can be used.
  • the thermosetting resin epoxy resin, bismaleimide triazine resin or cyanate resin can be used.
  • the core substrate 5 can also be formed of ceramics. Examples of the ceramic for the core substrate 5 include oxide ceramics such as aluminum oxide sintered body or mullite sintered body, or non-oxide ceramics such as aluminum nitride sintered body or silicon carbide sintered body. Can be used.
  • the core substrate 5 has a through hole 50 penetrating in the thickness direction of the core substrate 5.
  • a through-hole conductor 51 and an insulator 52 are formed in the through-hole 50.
  • the through-hole conductor 51 electrically connects the conductor layers 6 formed on the upper surface 53 and the lower surface 54 of the core substrate 5 described later, and is formed on the inner surface of the through-hole 50 with a conductive material.
  • a through-hole conductor 51 is, for example, a copper It can be formed by force S.
  • the insulator 52 is for ensuring the flatness of the core substrate 5 and is formed by the force S formed by filling the through hole 50 with an insulating resin after the through hole conductor 51 is formed.
  • the plurality of conductor layers 6 function as transmission paths for transmitting electrical signals.
  • Each conductor layer 6 has conductivity, and is formed of a metal material such as copper, silver, gold, aluminum, nickel, or chromium, for example.
  • the plurality of conductor layers 6 are stacked above and below the core substrate 5 with the insulating layer 7 interposed therebetween, and include the conductor layers 6 formed on the upper surface 53 and the lower surface 54 of the core substrate 5.
  • the conductor layer 6 formed on the upper surface 53 and the lower surface 54 of the core substrate 5 is electrically connected via the through-hole conductor 51, and is formed on the upper surface 53 and the lower surface 54 of the core substrate 5 to form a wiring pattern. Is formed.
  • the plurality of insulating layers 7 are for ensuring insulation between the conductor layers 6, and include an adhesive layer 70 and a film layer 71.
  • the adhesive layer 70 is for adhering the insulating layers 7 to each other and fixing the film layer 71 to the conductor layer 6 and is formed so as to cover the conductor layer 6.
  • the film layer 71 is for improving the rigidity of the entire substrate and is formed so as to cover the adhesive layer 70.
  • the adhesive layer 70 and the film layer 71 are formed of an insulating material so that, for example, the thickness after drying is 1 m or more and 10 m or less.
  • the thickness of the film layer 71 is preferably set to be larger than the thickness of the adhesive layer 70.
  • the thickness difference between the film layer 71 and the adhesive layer 70 is 7111 or less. ing.
  • the difference in thickness between the film layer 71 and the adhesive layer 70 indicates the difference in thickness between the film layer 71 and the adhesive layer 70 after drying.
  • the via conductor 8 is formed when the via conductor 8 is formed using the manufacturing method described later.
  • the constricted portion 80 (see FIGS. 2 and 3) of the conductor 8 can be appropriately formed, which can contribute to the improvement of the yield of the wiring board 2.
  • the adhesive layer 70 is formed, for example, such that the thermal decomposition temperature is 260 ° C or higher and 320 ° C or lower, and the film layer 71 is, for example, such that the thermal decomposition temperature is 380 ° C or higher, and 520 ° C or lower.
  • the difference in thermal decomposition temperature between the adhesive layer 70 and the film layer 71 is, for example, 60 ° C. or more and 2 60 ° C. or less.
  • the thermal decomposition temperature refers to a temperature at which a part of the resin disappears due to decomposition, evaporation, sublimation, etc. by applying heat to the resin in a solidified state, and the weight of the resin is reduced by 5%.
  • Such an adhesive layer 70 and film layer 71 are, for example, applied to the core substrate 5 or the conductor layer 6 in a state in which the adhesive layer 70 formed of a resin material and the film layer 71 are bonded together. Then, the laminate can be formed by heating and pressurizing the laminate using a hot press apparatus to solidify the resin.
  • the film layer 71 is laminated after the resin layer to be the adhesion layer 70 is formed on the core substrate 5 or the conductor layer 6, and the resin is then solidified by heating and pressurizing the laminate. Can also be formed.
  • the resin material for the adhesive layer 70 for example, at least one of polyimide resin, acrylic resin, epoxy resin, cyanate resin, urethane resin, silicon resin, and bismaleimide triazine resin is used. Can do.
  • the resin material for the film layer 71 for example, at least one of polybenzoxazole resin, polyimide resin, wholly aromatic polyamide resin, wholly aromatic polyester resin, and liquid crystal polymer resin can be used.
  • the film layer 71 is preferably formed of a polybenzoxazole resin having good adhesiveness with the adhesive layer 70.
  • the adhesive layer 70 a material containing a spherical filler having an insulating property may be used.
  • a via conductor 8 to be described later has high adhesion to the adhesive layer 70 in a portion existing in the adhesive layer 70.
  • a via conductor 8 that penetrates in the thickness direction is formed in the insulating layer 7.
  • the via conductor 8 is for electrically connecting different conductor layers 6 positioned with the insulating layer 7 interposed therebetween, and is buried in the through hole 72 of the insulating layer 7. ing.
  • the via conductor 8 has a constricted portion 80 and a convex portion 81, and is formed of a conductive material such as copper, silver, gold, aluminum, nickel, or chromium, for example. Is ing.
  • the via conductor 8 is formed in a tapered shape between the end portion 82 and the constricted portion 80, and the width of the via conductor 8 is reduced in the direction toward the constricted portion 80 between the end portion 82 and the constricted portion 80. It is.
  • the via conductor 8 is formed in a tapered shape between the convex portion 81 and the constricted portion 80, and the width of the via conductor 8 is reduced in the direction toward the constricted portion 80 between the end portion 82 and the constricted portion 80. It is. That is, the via conductor 8 is a concave curved surface whose surface is recessed toward the inside of the via conductor 8, and the section of the via conductor 8 formed by plotting the position of the recess along the circumferential direction of the via conductor 8 ( The cross section of the constricted portion 80 is inclined with respect to a plane parallel to the surface of the insulating layer 7.
  • the via conductor 8 having such a shape, even if a force is applied to the insulating layer 7 in the thickness direction Y, a part of the via conductor 8 is in close contact with the insulating layer 7 and a part of the via conductor 8 is applied. It is possible to reduce the separation of the insulating layer 7 from the conductor layer 6 by applying a drag in the opposite direction to the applied force.
  • the constricted portion 80 disperses stress acting on the interfaces 84 and 85 between the end portions 82 and 83 of the conductor layer 6 and the via conductor 8.
  • the constricted portion 80 is formed in an annular shape having an elliptical shape as a whole, and is inclined with respect to the plane direction X.
  • the inclination angle A of the constricted portion 80 with respect to the plane direction X is, for example, not less than 10 degrees and not more than 20 degrees.
  • constricted portion 80 shown in FIG. 3 has an elliptical force
  • the via conductor 8 has a shape other than an elliptical shape as long as it is inclined with respect to the plane direction X, such as a polygon. It may be a shape or a shape whose outer periphery meanders.
  • the convex portion 81 is for suppressing peeling between the conductor layer 6 and the via conductor 8 when the film layer 71 and the adhesive layer 70 are thermally expanded.
  • the protrusion 81 protrudes in the plane direction X and is located on the insulating layer 7 and / or on the adhesive layer 70.
  • Heat may be applied to the wiring board 2 when the semiconductor element 2 is connected to the wiring board 2 via the bumps 4 or the like.
  • the film layer 71 the atoms constituting the film layer 71 are aligned in the plane direction (horizontal direction) of the film layer 71 from the thickness direction Y of the film layer 71.
  • X is firmly arranged.
  • Such a film layer 71 has a smaller coefficient of thermal expansion in the plane direction X than in the thickness direction Y of the film layer 71. Therefore, when heat is applied to the wiring board 2, the film layer 71 tries to thermally expand in the thickness direction Y.
  • the convex portion 81 of the via conductor 8 is located in the adhesive layer 70, even if a force is applied to the adhesive layer 70 together with the film layer 71 in the thickness direction Y, The convex part 81 works as a stagger. As a result, the presence of the convex portion 81 in the adhesive layer 70 causes the convex portion 81 to resist the applied force. Thereby, peeling between the conductor layer 6 and the via conductor 8 can be suppressed, and the breakage of the wiring board 2 can be reduced.
  • the joint surface with the conductor layer is an interface between a metal (for example, copper) constituting the via conductor and a metal (for example, copper) constituting the conductor layer, such as copper.
  • the metal crystals are discontinuously formed. Therefore, the via conductor tends to be weaker than usual at the joint surface.
  • foreign matter may be mixed into the joint surface, and in this case, the joint strength further decreases. In this way, since the joint surface is a place where the joint strength is weak and foreign substances that cause peeling are easily mixed, the via conductor and the conductor layer are peeled off at the joint surface immediately and particularly at a narrow end. Stress tends to concentrate on the joint surface at the part.
  • the end portion and the conductor layer are joined to each other in the conventional via conductor.
  • the stress concentrated on the surface can be applied to the constricted portion 80 of the via conductor 8 to disperse the stress.
  • the via conductor 8 Since the via conductor 8 is further shaped so that the constricted portion 80 is inclined in the plane direction X, the via conductor 8 has a constricted portion 80 as compared with the case where the constricted portion 80 is formed in the direction along the plane direction X.
  • the cross-sectional area (peripheral length) can be increased.
  • the stress acting on the via conductor 8 can be further dispersed by the constricted portion 80.
  • external force acts on the wiring board 2 as when the wiring board 2 is mounted on the mother board, and stress concentrates on the interface (bonding surface) 84, 85 between the via conductor 8 and the conductor layer 6. Even in this case, the stress can be relieved at the constricted portion 80 of the via conductor 8.
  • the occurrence of separation between the via conductor 8 and the conductor layer 6 can be reduced, and the yield of the wiring board 2 and the mounting structure 1 can be improved. wear.
  • the core substrate 5 and the film layer 71 are prepared.
  • the core substrate 5 is obtained by, for example, hot pressing a sheet obtained by impregnating a glass cloth in which glass fibers are woven vertically and horizontally with a thermosetting resin such as epoxy resin, bismaleimide triazine resin, or cyanate resin together with copper foil. By curing, for example, the thickness dimension is 0.3 mm or more and 1.5 mm or less.
  • the core substrate 5 may be formed using low thermal expansion fibers such as wholly aromatic polyamide, wholly aromatic polyester, or liquid crystal polymer in order to reduce the thermal expansion of the wiring substrate 2.
  • a through hole 50 is formed in the core substrate 5 so as to penetrate in the thickness direction Y by a conventionally known drilling process, and a through hole conductor 51 is formed in the through hole 50 by electroplating or the like. To do.
  • a plurality of through holes 50 are formed, and the diameter is set to, for example, 0.1 mm or more and 1 mm or less.
  • the through hole 50 is filled with a resin such as polyimide to form the insulator 52.
  • the material constituting the conductor layer 6 is deposited on the upper surface 53 and the lower surface 54 of the core substrate 5 by a conventionally known vapor deposition method, CVD method, sputtering method or the like. Then, a resist is applied to the surface, exposed and developed, and then etched to form the conductor layer 6 on the upper surface 53 and the lower surface 54 of the core substrate 5.
  • the insulating layer 7 is formed on the upper surface of the conductor layer 6.
  • the insulating layer 7 is formed by forming a resin layer to be the adhesive layer 70 on the surface of the core substrate 5 and then bonding the film layer 71 together to solidify the adhesive layer 70 and the film layer 71.
  • the thickness of the insulating layer 7 is, for example, 3 m or more and 15 111 or less.
  • the resin layer to be the adhesive layer 70 can be formed by depositing a resin material by, for example, a conventionally known die coating method or spin coating method.
  • a resin material for example, a sheet mainly composed of polybenzoxazole resin is used.
  • the resin material for forming the adhesive layer 70 for example, a material having a lower thermal decomposition temperature than the film layer 71, for example, polyimide is used.
  • the resin material for forming the adhesive layer 70 contains a spherical filler made of an insulating material such as silica! /.
  • the insulating layer 7 is irradiated with laser light to form through holes 72.
  • the YAG laser device or the CO laser device is used for the laser light, and the insulating layer
  • Irradiation is directed toward the surface of the insulating layer 7 from the direction perpendicular to the surface of 7 (the thickness direction Y of the insulating layer 7).
  • Nonching is a method in which the peak P of the energy distribution in the laser beam L is decentered from the beam center. That is, as the laser beam L that forms the through-hole 72, the central force of the through-hole 72 where the peak P of the energy P of the laser beam is to be formed by the Gaussian beam G that coincides with the center of the through-hole 72 is formed.
  • the offset amount O from the center (beam center) of the through hole 72 of the energy distribution peak P in the laser beam L may be set according to the thickness dimension of the insulating layer 7, for example, the thickness dimension of the insulating layer 7
  • the offset amount O is set to 5 ⁇ m or less. This is because when the offset amount O is set to be larger than 5 in, the conductor layer 6 is melted at a high temperature before the through hole 72 having a shape capable of forming the constricted portion 80 is formed, and the conductor layer 6 is melted. This is because holes may be formed.
  • the peak P of the energy distribution in the laser beam L is a value obtained by using a CO laser device.
  • the irradiation time of the beam B on the insulating layer 7 is set to, for example, 1.0 X 1CT 3 seconds or more and 1.0 seconds or less.
  • the insulating layer 7 When the insulating layer 7 is irradiated with such a laser beam L, the energy corresponding to the peak p of the energy distribution is higher than the center of the irradiated laser beam L, and the energy of the laser beam L is most concentrated. Therefore, the component of the insulating layer 7 sublimates around the location. Therefore, a hole is formed in the film layer 71 in a tapered shape that becomes narrower from the upper surface to the lower side (adhesive layer 70).
  • the laser light L penetrating the film layer 71 is irradiated to the adhesive layer 70, and the adhesive layer 70 sublimates around the irradiated portion. Since the thermal decomposition temperature of the adhesive layer 70 is lower than that of the film layer 71, it is more easily sublimated than the film layer 71. For this reason, the adhesive layer 70 has a top-to-bottom (guide) Holes are formed in a tapered shape that becomes wider toward the body layer 6).
  • the hole formed in the film layer 71 is formed in a tapered shape that becomes narrower toward the adhesive layer 70, whereas the hole formed in the adhesive layer 70 is formed in the conductor layer 6. Since the hole is formed in a tapered shape that becomes wider as it goes, the through hole 72 has a shape having a constricted portion 73 in the vicinity of the interface between the adhesive layer 70 and the film layer 71.
  • the adhesive layer 70 is sublimated by the reflected light.
  • the conductor layer 6 has a thermal conductivity superior to that of the insulating layer 7, the conductor layer 6 easily releases heat more than the insulating layer 7 .
  • the adhesive layer 70 at the interface between the conductor layer 6 and the insulating layer 7 is Difficult to sublime. Therefore, the through hole 72 has a shape having a convex portion 74 slightly above the conductor layer 6.
  • the peak P of the energy distribution in the laser beam L is offset from the center, the reflected light from the conductor layer 6 corresponding to the high energy intensity portion of the film layer 71 is not only the adhesive layer 6. Sublimate a part. Therefore, in the through hole 72, the constricted portion 73 is inclined with respect to the planar direction X of the insulating layer 7.
  • a trepan process in which irradiation and non-irradiation are repeatedly performed while moving a laser beam may be employed instead of punching.
  • the via conductor 8 is formed in the through hole 72.
  • the via conductor 8 can be formed, for example, by filling the through hole 72 with a metal such as copper by electroless plating.
  • the through-hole 72 has a constricted portion 73 and a convex portion 74, and has a tapered shape in which the space between the upper surface of the insulating layer 7 and the constricted portion 73 becomes narrower toward the constricted portion 73, whereas the constricted portion 73
  • the convex portion 74 has a tapered shape that becomes wider as it goes to the convex portion 74. Therefore, the via conductor 8 has a constricted portion 80 and a convex portion 81 as shown in FIGS. 2 and 3 following the shape of the through hole 72.
  • the via conductor 8 has a first taper portion in which the width of the via conductor 8 decreases from the upper surface of the insulating layer 7 to the constricted portion 80 between the constricted portions 80. Furthermore, the via conductor 8 has a second taper portion between the constricted portion 80 and the convex portion 81 such that the width of the via conductor 8 increases toward the convex portion 81.
  • the via conductor 8 when the via conductor 8 is formed by electroless plating or the like, the via conductor 8 becomes an integrated body in which metal crystals are continuously formed. Therefore, the via conductor 8 is a laminate of multiple metal layers. Thus, the rigidity is excellent as compared with the case where the crystal is discontinuous as in the case where it is formed. As a result, the via conductor 8 can maintain the electrical conductivity of the mounting structure 1 of the wiring board 2 and the semiconductor element 3 that are not easily destroyed by an external load.
  • the inner surface of the through hole 72 may be etched using, for example, manganic acid.
  • the via conductor 8 formed in the through hole 72 has high adhesion with the inner surface of the through hole 72. As a result, the via conductor 8 can be prevented from peeling from the inner surface of the through hole 72.
  • the spherical filler is exposed on the inner surface of the through hole 72 corresponding to the adhesive layer 70, or the spherical layer is exposed.
  • the filler is missing and the surface has irregularities.
  • the adhesion between the via conductor 8 and the inner surface of the through hole 72 is improved and the via conductor 8 is peeled off, as in the case where the inner surface of the through hole 72 is etched. It can be suppressed.
  • the wiring board 2 can be manufactured. Furthermore, the semiconductor element mounting structure 1 can be formed by mounting the semiconductor element 2 on the wiring board 2 via the bumps 3.

Abstract

　本発明の一実施形態にかかる配線基板は、絶縁層７と、絶縁層７に埋設されたビア導体８と、を備えた配線基板２に関する。ビア導体８は、平面方向Ｘに対して傾斜した括れ部８０を有している。  

Description

明 細 書
配線基板およびそれを用いた半導体素子の実装構造体
技術分野
[0001] 本発明は、配線基板およびそれを用いた半導体素子の実装構造体に関する。
背景技術
[0002] 従来より、 IC (Integrated Circuit)ある!/、は LSI (Large Scale Integration)等の半導 体素子を、配線基板に実装した実装構造体が知られている。
[0003] 配線基板としては、例えば複数の絶縁層と導体層とを積層するとともに、ビア導体を 介して導体層どうしを接続したものがある（例えば特許文献 1参照）。
[0004] このような配線基板では、近年の電子機器の小型化にともなう配線の高密度化を達 成すベぐ絶縁層および導体層の積層数が増加する傾向にある。
[0005] 一方、配線基板におけるビア導体としては、一方の端部から他方の端部に向けて 幅狭となるテーパ状とされたものが採用されている。このようなテーパ状のビア導体を 採用した場合、ビア導体と導体層との界面の接触面積は、一方の端部に比べて他方 の端部のほうが小さくなる。そのため、他方の端部と導体層との界面に応力が集中し やすぐビア導体が導体層から剥離しやすいという問題がある。ビア導体の剥離は、 配線基板における導通不良を生じさせ、配線基板の歩留まり低下の原因となることが ある。
[0006] 特許文献 1：特開平 8— 1 16174号公報
発明の開示
発明が解決しょうとする課題
[0007] 本発明は、配線基板におけるビア導体の剥離を効果的に低減することにより、信頼 性の優れた配線基板およびそれを用いた半導体素子の実装構造体を提供すること を課題としている。
課題を解決するための手段
[0008] 上記課題を解決するため、本発明の第 1の形態に係る配線基板は、絶縁層と、前 記絶縁層に埋設されたビア導体と、を備えた配線基板であって、前記ビア導体は、 前記絶縁層の表面に沿った平面方向に対して傾斜した括れ部を有している。
[0009] また、本発明の第 2の形態に係る配線基板は、絶縁層と、前記絶縁層に埋設された ビア導体と、を備え、前記ビア導体は、その表面が前記ビア導体の内部方向に凹ん だ凹曲面であり、該凹部の位置を前記ビア導体の周方向に沿ってプロットしてできた 前記ビア導体の断面は、前記絶縁層の表面と平行な平面に対して傾斜して!/、る。 発明の効果
[0010] 本発明によれば、配線基板にお!/、てビア導体の剥離を有効に低減することができ、 配線基板およびそれを用いた半導体素子の実装構造体の歩留まり向上に寄与する こと力 Sでさる。
図面の簡単な説明
[0011] [図 1]本発明の一実施形態に係る半導体素子の実装構造体の断面図である。
[図 2]図 1に示した実装構造体におけるビア導体の周囲を拡大して示した断面図であ
[図 3]図 1に示した半導体素子の実装構造体のビア導体の斜視図である。
[図 4]図 1に示した半導体素子の実装構造体のビア導体が形成される貫通孔の周囲 を、貫通孔を形成するときのエネルギー分布とともに示した断面図である。
符号の説明
[0012] 1 実装構造体
2 配線基板
3 半導体素子
6 導体層
7 絶縁層
70 接着層
71 フィルム層
8 ビア導体
80 括れ部
81 凸部 A 傾斜角度
X 平面方向
Y 厚み方向（X方向に直交する方向）
発明を実施するための最良の形態
[0013] 以下に、本発明の一実施形態に係る配線基板および半導体素子の実装構造体を 、図 1ないし図 4を参照しつつ詳細に説明する。
[0014] 図 1に示した半導体素子の実装構造体 1は、例えば各種オーディオビジュアル機 器、家電機器、通信機器、コンピュータ装置又はその周辺機器などの電子機器に使 用されるものである。この実装構造体 1は、配線基板 2と、配線基板 2上に実装された 半導体素子 3とを含んで!/ヽる。
[0015] 半導体素子 3は、 ICまたは LSI等の例えばシリコンを母材とするものであり、半田等 のバンプ 4を介して配線基板 2に実装されている。
[0016] 配線基板 2は、電気信号を伝達するための伝達路を構築するためのものである。配 線基板 2は、平板状に形成されたコア基板 5と、コア基板 5の上面 53及び下面 54に おいて、交互に積層された複数の導体層 6および複数の絶縁層 7と、を含んでいる。
[0017] コア基板 5は、絶縁性を有するものであり、例えば織布に熱硬化性樹脂を含浸させ たシートなどを積層して固化することによって形成することができる。織布としては、ガ ラス繊維を縦横に織り込んだガラスクロスを用いることができる。熱硬化性樹脂として は、エポキシ樹脂、ビスマレイミドトリアジン樹脂又はシァネート樹脂を用いることがで きる。コア基板 5はまた、セラミックスにより形成することもできる。コア基板 5のための セラミックスとしては、例えば酸化アルミニウム焼結体又はムライト質焼結体などの酸 化物系セラミックス、あるいは窒化アルミニウム質焼結体又は炭化珪素質焼結体など の非酸化物系セラミックスを使用することができる。
[0018] コア基板 5には、コア基板 5の厚み方向を貫通するスルーホール 50を有している。
スルーホール 50内には、スルーホール導体 51および絶縁体 52が形成されている。 スルーホール導体 51は、後述するコア基板 5の上面 53および下面 54に形成された 導体層 6を相互に電気的に接続するものであり、導電性を有する材料によりスルーホ ール 50の内面に形成されている。このようなスルーホール導体 51は、例えば銅めつ きにより形成すること力 Sできる。絶縁体 52は、コア基板 5の平坦性を確保するためのも のであり、スルーホール導体 51の形成後にスルーホール 50に絶縁性樹脂を充填す ることにより形成すること力 Sでさる。
[0019] 複数の導体層 6は、電気信号を伝達するための伝達路として機能するものである。
各導体層 6は、導電性を有しており、例えば銅、銀、金、アルミニウム、ニッケル又はク ロム等の金属材料により形成されている。複数の導体層 6は、絶縁層 7を介してコア 基板 5の上方および下方に積み上げられており、コア基板 5の上面 53および下面 54 に形成された導体層 6を含んでいる。コア基板 5の上面 53および下面 54に形成され た導体層 6はスルーホール導体 51を介して電気的に接続されており、配線パターン を形成するためにコア基板 5の上面 53および下面 54に部分的に形成されている。
[0020] 複数の絶縁層 7は、導体層 6間の絶縁性を確保するためのものであり、接着層 70 およびフィルム層 71を含んでいる。
[0021] 接着層 70は、絶縁層 7を相互に接着するとともに、フィルム層 71を導体層 6に対し て固着させるためのものであり、導体層 6を覆うように形成される。
[0022] フィルム層 71は、基板全体の剛性を向上させるためのものであり、接着層 70を覆う ように形成されている。
[0023] 接着層 70およびフィルム層 71は、絶縁性を有する材料により、例えば乾燥後の厚 みが 1 m以上 10 m以下となるように形成されている。フィルム層 71の厚みは、接 着層 70の厚みよりも大きくなるように設定するのが好ましぐ例えばフィルム層 71と接 着層 70との厚みの差は 7 111以下となるように形成されている。ここで、フィルム層 71 と接着層 70との厚みの差は、接着層 70が乾燥した後の両者の厚みの差を指してい
[0024] フィルム層 71の厚みを接着層 70の厚みよりも大きくし、両者の厚みの差を 7 m以 下とすれば、後述する製造方法を用いてビア導体 8を形成する場合に、ビア導体 8の 括れ部 80 (図 2および図 3参照）を適切に形成することができ、配線基板 2の歩留まり 向上に寄与することができる。
[0025] 接着層 70は、例えば熱分解温度が 260°C以上 320°C以下となるように形成され、 フィルム層 71は、例えば熱分解温度が 380°C以上 520°C以下となるように形成され る。好ましくは、接着層 70とフィルム層 71との熱分解温度の差は、例えば 60°C以上 2 60°C以下とされる。熱分解温度とは、樹脂が固化した状態において該樹脂に熱を加 えることによって、樹脂の一部が分解、蒸発又は昇華などにより消滅し、その樹脂の 重量が 5%減少する温度をいう。
[0026] このような接着層 70およびフィルム層 71は、例えば、まず、樹脂材料により形成さ れた接着層 70とフィルム層 71とを張り合わせた状態で、コア基板 5又は導体層 6に対 して積層し、次に、該積層体を加熱プレス装置を用いて加熱加圧して樹脂を固化さ せることによって形成すること力 Sできる。もちろん、コア基板 5又は導体層 6に対して接 着層 70となるべき樹脂層を形成した後にフィルム層 71を積層し、次に、該積層体を 加熱加圧により樹脂を固化させることによつても形成することができる。
[0027] 接着層 70のための樹脂材料としては、例えばポリイミド樹脂、アクリル樹脂、ェポキ シ樹脂、シァネート樹脂、ウレタン樹脂、シリコン樹脂およびビスマレイミドトリアジン樹 脂のうち、少なくともいずれか一つを用いることができる。一方、フィルム層 71のため の樹脂材料としては、例えばポリべンゾォキサゾール樹脂、ポリイミド樹脂、全芳香族 ポリアミド樹脂、全芳香族ポリエステル樹脂および液晶ポリマー樹脂のうち、少なくとも いずれか一つを用いることができる。フィルム層 71は、接着層 70のための材料として ポリイミド樹脂を用いる場合には、接着層 70と接着性の良好なポリベンゾォキサゾー ル樹脂により形成するのが望ましい。
[0028] 接着層 70としては、絶縁性を有する球状フィラーが含んだものを使用することもで きる。このような接着層 70では、接着層 70に孔を形成したときに、露出した球状フイラ 一や球状フィラーの欠落部によって貫通孔の内面に凹凸が生じる。そのため、後述 するビア導体 8は、接着層 70において存在する部分において、接着層 70との密着 性が高くなる。
[0029] 絶縁層 7には、厚み方向に貫通するビア導体 8が形成されている。このビア導体 8 は、図 1および図 2に示したように絶縁層 7を挟んで位置する異なる導体層 6を電気 的に接続するためのものであり、絶縁層 7の貫通孔 72に埋設されている。
[0030] 図 2および図 3に示したように、ビア導体 8は、括れ部 80および凸部 81を有しており 、例えば銅、銀、金、アルミニウム、ニッケル又はクロム等の導電材料により形成され ている。このビア導体 8は、端部 82と括れ部 80との間がテーパー状に形成され、端 部 82と括れ部 80との間において、ビア導体 8の幅が括れ部 80に向う方向に小さくな つている。またビア導体 8は、凸部 81と括れ部 80との間がテーパー状に形成され、端 部 82と括れ部 80との間において、ビア導体 8の幅が括れ部 80に向う方向に小さくな つている。すなわち、ビア導体 8は、その表面がビア導体 8の内部に向かって凹んだ 凹曲面であり、該凹部の位置をビア導体 8の周方向に沿ってプロットしてできたビア 導体 8の断面（括れ部 80の断面）は、絶縁層 7の表面と平行な平面に対して傾斜して いる。このような形状のビア導体 8では、絶縁層 7に厚み方向 Yに力が印加されたとし ても、ビア導体 8の一部が絶縁層 7に密着し、ビア導体 8の一部が印加された力に対 して反対方向に抗力が与え絶縁層 7が導体層 6から剥離するのを低減することができ
[0031] 括れ部 80は、導体層 6とビア導体 8の端部 82, 83の界面 84, 85に作用する応力 を分散する。括れ部 80は、全体として楕円形を呈する環状に形成されているとともに 、平面方向 Xに対して傾斜している。平面方向 Xに対する括れ部 80の傾斜角度 Aは 、例えば 10度以上 20度以下とされている。これによつて、ビア導体 8の端部 83と導体 層 6との間に作用する応力を効果的に緩和するとともに、ビア導体 8と導体層 6との界 面 84, 85に印加される応力を小さく抑え、導体層 6に対するビア導体 8の剥離を効 果的に低減することができる。なお、平面方向 Xとは、絶縁層 7の表面に対して平行 な方向である。
[0032] なお、図 3に示した括れ部 80は、楕円状に形成されている力、ビア導体 8は平面方 向 Xに対して傾斜していればよぐ楕円状以外の形状、例えば多角形状や、外周が 蛇行するような形状等であっても構わない。
[0033] 凸部 81は、フィルム層 71および接着層 70の熱膨張時における導体層 6とビア導体 8との剥離を抑制するためのものである。この凸部 81は、平面方向 Xに突出したもの であり、絶縁層 7にお!/、て接着層 70に位置して!/、る。
[0034] 配線基板 2に対しては、配線基板 2にバンプ 4を介して半導体素子 2を接続する際 等に熱が加えられることがある。その一方で、フィルム層 71としては、フィルム層 71を 構成する原子が、フィルム層 71の厚み方向 Yよりフィルム層 71の平面方向（水平方 向） Xに強固に配列されているものが使用される場合がある。このようなフィルム層 71 は、平面方向 Xの熱膨張率がフィルム層 71の厚み方向 Yに比べて小さい。そのため 、配線基板 2に熱が加えられた場合には、フィルム層 71が厚み方向 Yに熱膨張しょう とする。これに対して、ビア導体 8の凸部 81が接着層 70に位置していれば、フィルム 層 71と共に接着層 70に厚み方向 Yに力が印加されたとしても、印加された力に対し て凸部 81がストツバとして働く。その結果、接着層 70に凸部 81が存在することにより 、印加された力に対して凸部 81が抗カを及ぼす。これにより、導体層 6とビア導体 8と の剥離を抑制することができ、配線基板 2の破壊を低減することができる。
[0035] ここで、従来のビア導体は、導体層との接合面が、ビア導体を構成する金属（例え ば銅）と導体層を構成する金属（例えば銅）との界面であり、銅などの金属の結晶が 不連続に形成されることがある。そのため、ビア導体では、接合面において、接合強 度が通常よりも脆弱になる傾向がある。また、製造工程における酸化や洗浄不足によ り、接合面に異物が混入される場合があり、この場合は更に接合強度が低下する。こ のように接合面は、接合強度が弱ぐかつ剥離の原因となる異物が混入されやすい 場所であるために、接合面においてはビア導体と導体層とが剥離しやすぐ特に幅 細の端部における接合面では応力が集中しやすい。
[0036] これに対して、図 1ないし図 3に示した実装構造体 1によれば、ビア導体 8に括れ部 80を形成することによって、従来のビア導体において端部と導体層との接合面に集 中していた応力を、ビア導体 8の括れ部 80にも加わるようにして応力を分散すること ができる。
[0037] ビア導体 8はさらに、括れ部 80が平面方向 Xに傾斜した形状とされているために、 括れ部 80を平面方向 Xに沿った方向に形成する場合に比べて、括れ部 80に沿った 断面の面積 (周長）を大きくすることができる。これによつて、ビア導体 8に作用する応 力を、括れ部 80によってさらに分散することができる。その結果、配線基板 2をマザ 一ボードに実装する際等のように、配線基板 2に外力が作用し、ビア導体 8と導体層 6との界面 (接合面） 84, 85に応力が集中する場合であっても、その応力をビア導体 8の括れ部 80において緩和することができる。これにより、ビア導体 8と導体層 6との 剥離の発生を低減し、配線基板 2及び実装構造体 1の歩留まりを向上させることがで きる。
[0038] 次に、配線基板の製造方法について説明する。
[0039] まず、コア基板 5およびフィルム層 71を準備する。
[0040] コア基板 5は、例えばガラス繊維を縦横に織り込んだガラスクロスにエポキシ樹脂、 ビスマレイミドトリアジン樹脂又はシァネート樹脂等の熱硬化性樹脂を含浸させたシ ートを銅箔とともに熱プレスして硬化することによって、例えば厚み寸法が 0. 3mm以 上 1. 5mm以下に形成される。またコア基板 5は、配線基板 2の低熱膨張化を行うた めに、全芳香族ポリアミド、全芳香族ポリエステル又は液晶ポリマーなどの低熱膨張 の繊維を用いて形成してもよレ、。
[0041] 次に、コア基板 5に、従来周知のドリル加工などによって、厚み方向 Yに貫通するに スルーホール 50を形成し、電解めつきなどにより、スルーホール 50内にスルーホー ル導体 51を形成する。スルーホール 50は、複数形成され、直径が例えば 0. lmm 以上 lmm以下に設定される。
[0042] さらに、スルーホール 50内に例えばポリイミド等の樹脂を充填し、絶縁体 52を形成 する。次に、コア基板 5の上面 53及び下面 54に、従来周知の蒸着法、 CVD法又は スパッタリング法等によって、導体層 6を構成する材料を被着する。そして、その表面 にレジストを塗布し、露光現像を行った後、エッチング処理をしてコア基板 5の上面 5 3及び下面 54に導体層 6を形成する。
[0043] 次に、導体層 6の上面に対して絶縁層 7を形成する。絶縁層 7は、コア基板 5の表面 に接着層 70となる樹脂層を形成した後にフィルム層 71を張り合わせ、接着層 70およ びフィルム層 71を固化させることによって形成される。絶縁層 7の厚みは、例えば 3 m以上 15 111以下とされる。
[0044] 接着層 70となる樹脂層は、例えば従来周知のダイコート法又はスピンコート法等に よって、樹脂材料を被着することにより形成することができる。フィルム層 71としては、 例えばポリべンゾォキサゾール樹脂を主成分としたシートが使用される。一方、接着 層 70を形成するための樹脂材料としては、例えばフィルム層 71よりも熱分解温度の 低いもの、例えばポリイミドが使用される。接着層 70を形成するための樹脂材料には 、シリカなどの絶縁性を有する材料からなる球状フィラーを含有させてお!/、てもよレ、。 [0045] 次に、図 4に示すように、絶縁層 7にレーザー光を照射して貫通孔 72を形成する。 レーザー光は、例えば YAGレーザー装置又は COレーザー装置を用いて、絶縁層
2
7の表面に対して垂直方向（絶縁層 7の厚み方向 Y)から、絶縁層 7の表面に向けて 照射される。
[0046] レーザー加工の方法としては、パンチング加工を採用することができる。ノ ンチング 加工は、レーザー光 Lにおけるエネルギー分布のピーク Pをビーム中心から偏心させ る方法である。すなわち、貫通孔 72を形成するレーザー光 Lとしては、レーザー光の エネルギーのピーク Pが、貫通孔 72の中心と一致するガウシアンビーム Gでなぐピ ーク Pを形成すべき貫通孔 72の中心力、らずらしたエネルギー分布を有するレーザー 光 Lを使用する。
[0047] レーザー光 Lにおけるエネルギー分布のピーク Pの貫通孔 72の中心（ビーム中心） からのオフセット量 Oは、絶縁層 7の厚み寸法に応じて設定すればよぐ例えば絶縁 層 7の厚み寸法が 8 ,1 m以上 15 ,1 m以下の場合には、オフセット量 Oが 5 μ m以下に 設定される。これは、オフセット量 Oを 5 inよりも大きくに設定すると、括れ部 80を形 成しうる形状の貫通孔 72を実現する前に、導体層 6が高温となって融解し、導体層 6 に孔が形成されてしまう恐れがあるからである。
[0048] レーザー光 Lにおけるエネルギー分布のピーク Pは、 CO レーザー装置を用いたパ
2
ンチング加工にて貫通孔 72を形成する場合、例えば 1 · 0 X 10— 3J以上 1 · 0 X 10 1 J 以下に設定される。絶縁層 7に対するビーム Bの照射時間は、例えば 1. 0 X 1CT3秒 以上 1. 0秒以下に設定される。
[0049] このようなレーザー光 Lを絶縁層 7に照射した場合、照射されたレーザー光 Lの中 心よりもエネルギー分布のピーク pに対応する箇所が最もレーザー光 Lのエネルギー が集中して高温となるため、該箇所を中心に絶縁層 7の成分が昇華する。そのため、 フィルム層 71には、上面から下方 (接着層 70)に向うほど幅細となるテーパ状に孔が 形成される。
[0050] フィルム層 71を貫通したレーザー光 Lは、接着層 70に照射され、該照射箇所を中 心に接着層 70が昇華する。接着層 70はフィルム層 71よりも熱分解温度が低温であ るため、フィルム層 71よりも昇華し易い。そのため、接着層 70には、上部から下部（導 体層 6)に向うほど幅広となるテーパ状に孔が形成される。
[0051] このように、フィルム層 71に形成される孔が接着層 70に向うほど幅細となるテーパ 状に形成されるのに対して、接着層 70に形成される孔が導体層 6に向うほど幅広と なるテーパ状に孔が形成されるため、貫通孔 72は接着層 70とフィルム層 71との界面 近傍に括れ部 73を有する形状となる。
[0052] 一方、接着層 70を貫通したレーザー光 Lの一部は、導体層 6において反射し、その 反射光によって接着層 70が昇華させられる。ここで、導体層 6は熱伝導率が絶縁層 7 よりも優れているため、絶縁層 7よりも導体層 6のほうが熱を逃し易ぐ導体層 6と絶縁 層 7の界面における接着層 70は昇華しにくい。そのため、貫通孔 72は、導体層 6の 若干上方位置に凸部 74を有する形状となる。
[0053] また、レーザー光 Lにおけるエネルギー分布のピーク Pが中心からオフセットしてい るため、エネルギー強度の高い部分に対応する導体層 6からの反射光は、接着層 6 ばかりでなぐフィルム層 71の一部をも昇華させる。そのため、貫通孔 72は、括れ部 73が絶縁層 7の平面方向 Xに対して傾斜したものとなる。
[0054] なお、貫通孔 72の形成方法としては、パンチング加工に代えて、レーザー光を移 動させながら照射と非照射とを繰り返し行なうトレパン加工を採用してもよい。
[0055] 次いで、貫通孔 72にビア導体 8を形成する。このビア導体 8は、例えば無電解めつ きにより銅などの金属を貫通孔 72に充填することにより形成することができる。
[0056] 貫通孔 72は、括れ部 73および凸部 74を有するとともに、絶縁層 7の上面から括れ 部 73の間が括れ部 73に向うほど幅細となるテーパ状である一方、括れ部 73から凸 部 74の間が凸部 74に向うほど幅広となるテーパ状の形状とされている。そのため、ビ ァ導体 8は、貫通孔 72の形状に倣って、図 2および図 3に示したように、括れ部 80お よび凸部 81を有する。ビア導体 8は、絶縁層 7の上面から括れ部 80の間において括 れ部 80に向うほどビア導体 8の幅が小さくなるような第 1テーパ部を有している。さら にビア導体 8は、括れ部 80と凸部 81との間において、凸部 81に向うほどビア導体 8 の幅が大きくなるような第 2テーパ部を有して!/、る。
[0057] ここで、ビア導体 8を無電解めつきなどにより形成した場合、ビア導体 8は金属結晶 が連続的に形成された一体物となる。そのため、ビア導体 8は、複数の金属層を積層 して形成した場合のような結晶が不連続なものに比べて剛性が優れている。その結 果、ビア導体 8は、外的な負荷によっても破壊されにくぐ配線基板 2及び半導体素 子 3の実装構造体 1の導通性を良好に維持することができる。
[0058] なお、絶縁層 7の貫通孔 72にビア導体 8を形成する前に、貫通孔 72の内面を、例 えばかマンガン酸などを用いてエッチイング処理しておいてもよい。このようなエッチ ング処理を施した場合、貫通孔 72の内面に微細な凹凸が形成されて粗面化される。 そのため、貫通孔 72に形成されるビア導体 8は、貫通孔 72の内面との密着性が高い ものとなる。これにより、ビア導体 8が貫通孔 72の内面から剥離するのを抑制すること が可能となる。
[0059] また、接着層 70としてシリカなどの絶縁性を有する球状フィラーを含むものを使用し た場合、貫通孔 72の内面における接着層 70に対応する部分は、球状フィラーが露 出し、あるいは球状フィラーが欠落して凹凸を有する面となる。その結果、球状フイラ 一を含む接着層 70では、貫通孔 72の内面をエッチング処理した場合と同様に、ビア 導体 8と貫通孔 72の内面との密着性を向上させ、ビア導体 8の剥離を抑制することが 可能となる。
[0060] そして、上述した導体層 6の形成、絶縁層 7の形成、貫通孔 72の形成、およびビア 導体 8の形成を繰り返すことで、配線基板 2を作製することができる。さらに、配線基 板 2に対してバンプ 3を介して半導体素子 2を実装することによって、半導体素子の 実装構造体 1を形成することができる。
[0061] 本発明は、上述の形態に限定されるものではなぐ本発明の要旨を逸脱しない範 囲において種々の変更、改良等が可能である。

Claims

請求の範囲
[I] 絶縁層と、前記絶縁層に埋設されたビア導体と、を備え、
前記ビア導体は、前記絶縁層の表面に沿った平面方向に対して傾斜した括れ部を 有している、配線基板。
[2] 前記括れ部は、前記平面方向に対して 10度以上 20度以下傾斜している、請求項
1に記載の配線基板。
[3] 前記ビア導体における前記平面方向に直交する方向の端部と前記括れ部との間 の部分は、前記端部から前記括れ部に向って前記ビア導体の幅が小さくなつている 、請求項 1に記載の配線基板。
[4] 前記ビア導体は、外側に向かって突出した凸部を有している、請求項 1に記載の配
/锒基板。
[5] 前記凸部は、前記端部と前記括れ部との間に形成されている、請求項 4に記載の 配線基板。
[6] 前記ビア導体における前記括れ部と前記凸部との間に位置する部分は、前記凸部 力、ら前記括れ部に向って前記ビア導体の幅が小さくなつている、請求項 5に記載の 配線基板。
[7] 前記絶縁層は、接着層と、前記接着層上に積層されたフィルム層と、を有しており、 前記フィルム層の熱分解温度は、前記接着層の熱分解温度よりも高ぐ
前記フィルム層と前記接着層との熱分解温度差は、 60°C以上 260°C以下である、 請求項 1に記載の配線基板。
[8] 前記フィルム層及び前記接着層の厚みは、 1 H m力、ら 10 [I mであり、
前記フィルム層の厚みと前記接着層の厚みの差は、 7 in以下である、請求項 7に 記載の配線基板。
[9] 前記フィルム層は、ポリべンゾォキサゾール樹脂であり、
前記接着層は、ポリイミド樹脂である、請求項 7に記載の配線基板。
[10] 前記フィルム層における前記ビア導体との接触部分は、粗面化処理されている、請 求項 7に記載の配線基板。
[I I] 前記接着層は、絶縁性を有する球状フィラーを含んでいる、請求項 7に記載の配線 基板。
[12] 請求項 1に記載の配線基板と、
前記配線基板に実装され、前記ビア導体と電気的に接続される半導体素子と、 を備えた、半導体素子の実装構造体。
[13] 前記半導体素子は、前記ビア導体と電気的に接続されたバンプを介して前記ビア 導体に接続されている、請求項 12に記載の半導体素子の実装構造体。
[14] 絶縁層と、前記絶縁層に埋設されたビア導体と、を備え、
前記ビア導体は、その表面が前記ビア導体の内部方向に凹んだ凹曲面であり、該 凹部の位置を前記ビア導体の周方向に沿ってプロットしてできた前記ビア導体の断 面は、前記絶縁層の表面と平行な平面に対して傾斜している、配線基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182260A (ja) * 2008-01-31 2009-08-13 Sanyo Electric Co Ltd 太陽電池
JP2010034324A (ja) * 2008-07-29 2010-02-12 Kyocera Corp 配線基板の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759691B2 (en) * 2010-07-09 2014-06-24 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2012039005A (ja) * 2010-08-10 2012-02-23 Toshiba Corp 半導体装置およびその製造方法
JP2012069926A (ja) * 2010-08-21 2012-04-05 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP5864954B2 (ja) * 2011-08-26 2016-02-17 新光電気工業株式会社 基材
KR20130089475A (ko) * 2012-02-02 2013-08-12 삼성전자주식회사 회로 기판 및 이의 제조 방법과 이를 이용한 반도체 패키지
US20140027163A1 (en) * 2012-07-30 2014-01-30 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
JP2016051870A (ja) * 2014-09-02 2016-04-11 イビデン株式会社 パッケージ基板及びパッケージ基板の製造方法
KR102346643B1 (ko) * 2015-06-30 2022-01-03 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자, 발광 소자 제조방법 및 발광 모듈
JP6557573B2 (ja) * 2015-10-19 2019-08-07 新光電気工業株式会社 配線基板及びその製造方法
JP6697870B2 (ja) * 2015-12-08 2020-05-27 新光電気工業株式会社 配線基板及びその製造方法
JP2018163901A (ja) * 2017-03-24 2018-10-18 イビデン株式会社 プリント配線板
JP2020161731A (ja) * 2019-03-27 2020-10-01 イビデン株式会社 配線基板
KR102268389B1 (ko) * 2019-09-11 2021-06-23 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 안테나 모듈

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088537A (ja) * 1994-06-22 1996-01-12 Hitachi Chem Co Ltd 多層プリント配線板の製造方法
JP2002252436A (ja) * 2001-02-23 2002-09-06 Asahi Kasei Corp 両面積層板およびその製造方法
JP2003218519A (ja) * 2002-01-18 2003-07-31 Fujitsu Ltd プリント基板とその製造方法
JP2003218525A (ja) * 2002-01-18 2003-07-31 Fujitsu Ltd 回路基板及びその製造方法
JP2004363212A (ja) * 2003-06-03 2004-12-24 Hitachi Metals Ltd スルーホール導体を持った配線基板
JP2006253189A (ja) * 2005-03-08 2006-09-21 Fujitsu Ltd 多層回路基板及びその製造方法
JP2007227512A (ja) * 2006-02-22 2007-09-06 Ibiden Co Ltd プリント配線板およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5403869A (en) * 1992-08-17 1995-04-04 Hitachi Chemical Company, Ltd. Adhesive of epoxy resins, epoxy-modified polybutadiene and photoinitiator
KR100280298B1 (ko) * 1995-11-17 2001-02-01 니시무로 타이죠 다층배선기판, 다층배선기판의 프리패브 소재, 다층배선기판의 제조방법, 전자부품, 전자부품 패키지 및 도전성 필러의 형성방법
US6103992A (en) * 1996-11-08 2000-08-15 W. L. Gore & Associates, Inc. Multiple frequency processing to minimize manufacturing variability of high aspect ratio micro through-vias
US6211468B1 (en) * 1998-08-12 2001-04-03 3M Innovative Properties Company Flexible circuit with conductive vias having off-set axes
US6671951B2 (en) * 1999-02-10 2004-01-06 Matsushita Electric Industrial Co., Ltd. Printed wiring board, and method and apparatus for manufacturing the same
KR100427794B1 (ko) * 1999-03-03 2004-04-28 가부시키가이샤 다이와 고교 다층 배선 기판의 제조 방법
WO2003071843A1 (fr) * 2002-02-22 2003-08-28 Fujikura Ltd. Tableau de connexions multicouche, base pour tableau de connexions multicouche, tableau de connexions imprime et son procede de production
JP3925283B2 (ja) * 2002-04-16 2007-06-06 セイコーエプソン株式会社 電子デバイスの製造方法、電子機器の製造方法
KR100827266B1 (ko) * 2004-04-28 2008-05-07 이비덴 가부시키가이샤 다층 프린트 배선판
EP1865549A4 (en) * 2005-03-29 2012-07-11 Panasonic Corp RETURN CHIP MOUNTING METHOD AND DAMPER FORMING METHOD

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088537A (ja) * 1994-06-22 1996-01-12 Hitachi Chem Co Ltd 多層プリント配線板の製造方法
JP2002252436A (ja) * 2001-02-23 2002-09-06 Asahi Kasei Corp 両面積層板およびその製造方法
JP2003218519A (ja) * 2002-01-18 2003-07-31 Fujitsu Ltd プリント基板とその製造方法
JP2003218525A (ja) * 2002-01-18 2003-07-31 Fujitsu Ltd 回路基板及びその製造方法
JP2004363212A (ja) * 2003-06-03 2004-12-24 Hitachi Metals Ltd スルーホール導体を持った配線基板
JP2006253189A (ja) * 2005-03-08 2006-09-21 Fujitsu Ltd 多層回路基板及びその製造方法
JP2007227512A (ja) * 2006-02-22 2007-09-06 Ibiden Co Ltd プリント配線板およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182260A (ja) * 2008-01-31 2009-08-13 Sanyo Electric Co Ltd 太陽電池
JP2010034324A (ja) * 2008-07-29 2010-02-12 Kyocera Corp 配線基板の製造方法

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