KR20130089475A - 회로 기판 및 이의 제조 방법과 이를 이용한 반도체 패키지 - Google Patents

회로 기판 및 이의 제조 방법과 이를 이용한 반도체 패키지 Download PDF

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KR20130089475A
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KR
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conductive pattern
circuit board
insulating film
semiconductor package
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명복식
김철우
나경태
김영배
김용훈
이희석
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삼성전자주식회사
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Abstract

회로 기판에 포함되는 전도성 패턴의 두께를 줄이고, 상기 회로 기판과 상기 전도성 패턴의 두께 비율을 규정함으로써, 낮은 열팽창 계수를 갖는 회로 기판을 제공하는 것이다. 상기 회로 기판은 서로 대향하는 제1 면과 제2 면을 포함하는 두께 A인 코어 절연막, 상기 코어 절연막의 제1 면 상에 상부 전도성 패턴 및 상부 절연막의 순서로 반복하여 적층되는 두께 B인 상부 적층체, 및 상기 코어 절연막의 제2 면 상에 하부 전도성 패턴 및 하부 절연막의 순서로 반복하여 적층되는 두께 C인 하부 적층체를 포함하고, 상기 상부 전도성 패턴의 두께 및 상기 하부 전도성 패턴의 두께 총합의 A+B+C에 대한 비율은 0.1 내지 0.25이고, 상기 A의 A+B+C에 대한 비율은 0.5 내지 0.75이다.

Description

회로 기판 및 이의 제조 방법과 이를 이용한 반도체 패키지 {Circuit board, method for fabricating the same and semiconductor package using the same}
본 발명은 회로 기판 및 이의 제조 방법과 이를 이용한 반도체 패키지에 관한 것이다.
최근 반도체 패키지를 사용하는 제품은 소형화 및 슬림(slim)화가 진행되고 있어, 이런 제품에 사용되는 반도체 패키지 또한 소형화 및 슬림화되고 있다. 반도체 패키지가 얇아짐에 따라, 반도체 패키지에 사용되는 회로 기판도 얇아지고 있고, 이에 따라 반도체 패키지의 휨(warpage)가 발생하고 있다. 이런 반도체 패키지의 휨은 반도체 소자의 특성에 중요한 영향을 미치기 때문에, 반도체 패키지의 휨을 경감 또는 제거하기 위해 다양한 연구가 진행되고 있다.
하나의 반도체 패키지에 여러 기능을 갖는 부여하기 위해, 패키지 온 패키지(package on package, POP) 형태가 사용되고 있다. 이런 패키지 온 패키지 구조의 가장 큰 단점은 패키지의 두께를 줄일수록, 반도체 패키지의 휨에 대한 해법을 제공하기 어렵다는 것이다.
반도체 패키지의 휨에 대한 해법을 제공하기 위해서는 반도체 칩과 회로 기판 간의 포괄적인 열팽창 계수(Global CTE(coefficient of thermal expansion))의 불일치를 방지하거나 최소화해야 한다. 포괄적인 열팽창 계수의 불일치를 방지 또는 최소화하기 위해서는 낮은 열팽창 계수를 갖는 회로 기판의 구조가 필요하다.
본 발명이 해결하려는 과제는, 회로 기판에 포함되는 전도성 패턴의 두께를 줄이고, 상기 회로 기판과 상기 전도성 패턴의 두께 비율을 규정함으로써, 낮은 열팽창 계수를 갖는 회로 기판을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 회로 기판을 이용하여, 반도체 패키지의 휨 문제를 개선할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 상기 전도성 패턴의 두께를 줄일 수 있는 회로 기판 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 회로 기판의 일 태양(aspect)은 서로 대향하는 제1 면과 제2 면을 포함하는 두께 A인 코어 절연막, 상기 코어 절연막의 제1 면 상에 상부 전도성 패턴 및 상부 절연막의 순서로 반복하여 적층되는 두께 B인 상부 적층체, 및 상기 코어 절연막의 제2 면 상에 하부 전도성 패턴 및 하부 절연막의 순서로 반복하여 적층되는 두께 C인 하부 적층체를 포함하고, 상기 상부 전도성 패턴의 두께 및 상기 하부 전도성 패턴의 두께 총합의 A+B+C에 대한 비율은 0.1 내지 0.25이고, 상기 A의 A+B+C에 대한 비율은 0.5 내지 0.75이다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 패키지의 일 태양은 서로 대향하는 제1 면과 제2 면을 포함하는 코어 절연막과, 상기 코어 절연막의 제1 면 상에 상부 전도성 패턴 및 상부 절연막의 순서로 반복하여 적층되는 상부 적층체와, 상기 코어 절연막의 제2 면 상에 하부 전도성 패턴 및 하부 절연막의 순서로 반복하여 적층되는 하부 적층체를 포함하는 회로 기판, 상기 회로 기판 상에 배치되는 반도체 칩, 및 상기 반도체 칩을 감싸는 몰딩재를 포함하고, 상기 상부 전도성 패턴의 두께 및 상기 하부 전도성 패턴의 두께 총합의, 상기 회로 기판의 두께에 대한 비율은 0.1 내지 0.25이고, 상기 코어 절연막의 두께의 상기 회로 기판의 두께에 대한 비율은 0.5 내지 0.75이다.
상기 또 다른 과제를 해결하기 위한 본 발명의 회로 기판 제조 방법의 일 태양은 제1 비아홀이 형성된 제1 절연막을 제공하고, 상기 제1 비아홀을 메워 제1 비아를 형성하고, 상기 제1 절연막 및 상기 제1 비아 상에 감광막 패턴을 형성하고, 상기 감광막 패턴을 형성한 후, 상기 제1 절연막 상에 전도성 패턴을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 회로 기판을 간략하게 나타낸 단면이다.
도 2는 본 발명의 일 실시예에 따른 회로 기판을 간략하게 나타낸 평면도이다.
도 3는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 변형예를 나타낸 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 이용한 패키지 온 패키지 구조를 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 반도체 패키지의 응용예를 도시한 사시도이다.
도 7 내지 도 13은 본 발명의 또 다른 실시예에 따른 회로 기판 제조 방법을 나타내는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 회로 기판에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 회로 기판을 간략하게 나타낸 단면이다. 도 2는 본 발명의 일 실시예에 따른 회로 기판을 간략하게 나타낸 평면도이다.
본 발명의 회로 기판(100)은 인쇄 회로 기판(Printed Circuit Board; PCB), FPC(Flexible PCB), FRPCB(Flexible Rigid PCB) 등이 될 수 있으며, 이에 제한되는 것은 아니다.
본 발명의 회로 기판(100)은 패키지 기판, 멀티 칩 모듈(multi-chip module)용 기판, 일반 마더 보드(mother board)등에 사용될 수 있으며, 이에 제한되는 것은 아니다. 다만, 설명의 편이상 이하의 상세한 설명에서는 패키지용 기판으로 설명한다.
도 1을 참조하여, 회로 기판(100)은 코어 절연막(110), 상부 적층체(112) 및 하부 적층체(114)를 포함한다. 상부 적층체(112)는 순차적으로 반복하여 적층되는 상부 전도성 패턴(120a, 120b, 120c)과 상부 절연막(130a, 130b, 130c)을 포함한다. 하부 적층체(114) 역시 순차적으로 반복하여 적층되는 하부 전도성 패턴(140a, 140b, 140c)과 하부 절연막(150a, 150b, 150c)을 포함한다.
코어 절연막(110)은 서로 대향하는 제1 면(110t) 및 제2 면(110u)를 포함한다. 코어 절연막의 제1 면(110t) 상에는 상부 적층체(112)가 배치되고, 코어 절연막의 제2 면(110u) 상에는 하부 적층체(114)가 배치된다. 코어 절연막(110) 내에는 제1 면(110t)와 제2 면(110u)를 연결하는 코어 절연막 비아홀(110a)이 형성되어 있다. 코어 절연막 비아홀(110a)은 예를 들어, 레이저 드릴링 등을 통해 형성될 수 있다. 코어 절연막 비아홀(110a)을 예를 들어, 전도성 물질로 메워서, 코어 절연막 비아(110b)를 형성한다. 코어 절연막 비아(110b)는 예를 들어, 구리(Cu)를 포함하는 물질로 이뤄질 수 있다. 코어 절연막 비아(110b)를 통해, 코어 절연막의 제1 면(110t) 상에 형성되는 상부 전도성 패턴(120a, 120b, 120c)과 코어 절연막의 제2 면(110u) 상에 형성되는 하부 전도성 패턴(140a, 140b, 140c)은 전기적으로 연결된다.
회로 기판(100)에 사용되는 코어 절연막(110)은 수치 안정성, 내열성 및 내약품성, 난연성 등이 우수하다. 또한, 코어 절연막(110) 상에 전도성 패턴 및 코어 절연막 비아(110b)를 형성하기 위해, 코어 절연막(110)은 우수하나 도금성 등을 갖추어야 한다. 따라서, 코어 절연막(110)은 예를 들어, 에폭시 계열의 수지에 유리 필라(Filler), 세라믹 가루 등을 포함하는 물질일 수 있다.
도 1을 참조하여, 상부 적층체(112)는 코어 절연막의 제1 면(110t)상에 형성된 제1 상부 전도성 패턴(120a), 제1 상부 절연막(130a), 제2 상부 전도성 패턴(120b), 제2 상부 절연막(130b), 제3 상부 전도성 패턴(120c) 및 제3 상부 절연막(130c)이 순차적으로 적층되어 있다. 예를 들어, 상부 적층체(112) 중 최상층에 위치하는 제3 상부 절연막(130c)은 제1 상부 절연막(130a) 및 제2 상부 절연막(130b)과 다른 물질 일 수 있으나, 이에 제한되는 것은 아니다. 제1 및 제2 상부 절연막(130a, 130b)는 예를 들어, 메쉬 형태의 강화 섬유에 에폭시 수지 또는 아크릴 레이트 등을 함침한 프리프레그(prepreg) 등일 수 있다. 하지만, 제3 상부 절연막(130c)은 예를 들어, 에폭시 수지 계열의 포토 솔더 리지스트(photo solder resist)일 수 있다. 제1 상부 절연막(130a) 및 제2 상부 절연막(130b)은 복수의 상부 비아홀(130h)을 포함할 수 있다. 상부 비아홀(130h)를 전도성 물질로 메워서, 상부 비아(160a, 160b, 160c)를 형성한다. 상부 비아(160a, 160b, 160c)는 제1 및 제2 상부 절연막(130a, 130b) 상하부에 각각 위치하는 상부 전도성 패턴을 각각 전기적으로 연결한다. 또한, 제1 상부 전도성 패턴(120a)은 코어 절연막 비아(110b)와 전기적으로 연결될 수도 있고, 연결되지 않을 수도 있다. 상부 비아(160a, 160b, 160c) 및 상부 전도성 패턴(120a, 120b, 120c)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 니켈(Ni) 또는 구리를 포함하는 물질 등일 수 있다.
상부 비아(160a, 160b, 160c)는 각각의 상부 전도성 패턴(120a, 120b, 120c) 단순히 연결하는 단순 비아(160c)와 스택 비아(160b, stack via)를 포함할 수 있다. 스택 비아란 비아 상에 비아를 형성하는 것을 의미한다. 도 1에서, 하부 비아(160a) 상에 상부 비아(160b)가 형성되고, 이때, 상부 비아(160b) 및 하부 비아(160a)를 스택 비아라고 한다. 구체적으로, 상부 적층체(112)는 코어 절연막의 제1 면(110t) 상에 형성된 제1 상부 전도성 패턴(120a)과, 제1 상부 전도성 패턴 상에 형성된 제1 상부 절연막(130a)과, 제1 상부 절연막(130a) 상에 형성된 제2 상부 전도성 패턴(120b)과, 제1 상부 전도성 패턴(120a)과 제2 상부 전도성 패턴(120b)을 연결하는 스택 비아(160a)를 포함한다.
도 2를 참조하여, 제3 상부 전도성 패턴(120c)는 반도체 칩과 연결되는 일부 단자를 제외하고, 제3 상부 절연막(130c)에 의해 덮여있다. 즉, 제3 상부 전도성 패턴(120c) 중 일부만이 회로 기판(100) 외부로 노출되어 있다.
도 1을 참조하여, 하부 적층체(114)는 코어 절연막의 제2 면(110u)상에 형성된 제1 하부 전도성 패턴(140a), 제1 하부 절연막(150a), 제2 하부 전도성 패턴(140b), 제2 하부 절연막(150b), 제3 하부 전도성 패턴(140c) 및 제3 하부 절연막(150c)이 순차적으로 적층되어 있다. 코어 절연막 비아(110b)를 통해, 제1 하부 전도성 패턴(140a)은 제1 상부 전도성 패턴(120a)과 전기적으로 연결된다. 하부 적층체(114)를 구성하는 하부 전도성 패턴(140a, 140b, 140c), 하부 절연막(150a, 150b, 150c), 하부 비아는 상부 적층체(112)에 관한 설명과 중복이 되므로, 설명을 생략한다.
도 1을 참조하여, 회로 기판(100)의 두께(t1)은 상부 적층체(112)의 두께(d1), 하부 적층체(114)의 두께(d2) 및 코어 절연막(110)의 두께(d)의 총합이다. 상부 적층체의 두께(d1)는 상부 전도성 패턴 각각의 두께(d11, d12, d13) 및 상부 절연막 각각의 두께의 총합이다. 하부 적층체의 두께(d2)는 하부 전도성 패턴 각각의 두께(d11, d12, d13) 및 상부 절연막 각각의 두께의 총합이다. 전도성 패턴의 두께는 전도성 패턴의 밑면으로부터 상부면까지의 거리를 의미한다. 구체적으로, 제1 상부 전도성 패턴의 두께(d11)은 제1 상부 전도성 패턴(120a)이 코어 절연막(110)과 접하는 지점부터 제1 상부 전도성 패턴의 상부면까지의 거리를 의미한다. 절연막 패턴의 두께는 절연막 패턴 상하에 위치하는 각각의 도전성 패턴 사이의 최단거리 또는 도전성 패턴과 회로 기판(100)의 최상면까지의 거리를 의미한다. 구체적으로, 제1 상부 절연막(130a)의 두께는 제1 상부 전도성 패턴(120a)과 제2 상부 전도성 패턴(120b) 사이의 최단거리를 나타내고, 제3 상부 절연막(130c)의 두께는 제3 상부 전도성 패턴(120c)과 회로 기판(100)의 최상면까지의 거리를 의미한다.
또한, 각각의 전도성 패턴의 두께 및 절연막의 두께는 실질적으로 일정하다. 예를 들어, 코어 절연막의 제1 면(110t)으로부터 제1 상부 전도성 패턴의 두께(d11)는 일정하다. 여기서, "일정한 두께"의 의미는 비교되는 2개 이상의 지점에서 측정된 두께가 완전히 동일한 것뿐만 아니라, 공정 과정상의 미진 등으로 인해 발생할 수 있는 두께의 차이를 포함하는 의미이다.
도 1을 참조하여, 상부 전도성 패턴 각각의 두께(d11, d12, d13) 및 하부 전도성 패턴 각각의 두께(d21, d22, d23) 총합의 회로 기판의 두께(t1)에 대한 비율(P)은 0.1 내지 0.25이다. 또한, 코어 절연막의 두께(d)의 회로 기판의 두께(t1)에 대한 비율은 0.5 내지 0.75이다. 따라서, 상부 절연막(130a, 130b, 130c) 각각의 두께 및 하부 절연막(150a, 150b, 150c) 각각의 두께 총합의 회로 기판의 두께(t1)에 대한 비율은 0.15 내지 0.25이다. 여기서, "X의 Y에 대한 비율"의 의미는 X를 Y로 나눈 값을 의미한다. 또한, 각각의 층의 회로 기판의 두께(t1)에 대한 비율은 상기 기술한 값과 완전히 동일한 것뿐만 아니라, 공정 과정상의 마진 등으로 인해 발생할 수 있는 비율의 차이를 포함하는 의미이다. 상기 설명된 비율은 본 발명의 일 실시예에 따른 회로 기판을 설명하기 위한 것일 뿐, 이에 제한되는 것은 아니다. 따라서, 공정 기술이 발달하여, 전도성 패턴의 두께를 보다 얇게 만들 수 있게 됨에 따라, 비율 P의 하한은 0.1보다 작은 예를 들어, 0.05 또는 이보다 작은 값이 될 수 있음은 물론이다.
회로 기판(100)에 포함되는 절연막의 두께는 코어 절연막의 두께(d), 상부 절연막(130a, 130b, 130c) 각각의 두께 및 하부 절연막(150a, 150b, 150c) 각각의 두께 총합이다. 본 발명의 일 실시예인 회로 기판에서, 절연막의 두께의 회로 기판의 두께(t1)에 대한 비율은 0.75 내지 0.9이다. 또한, 전도성 패턴의 두께 즉, 상부 전도성 패턴의 두께(d11, d12, d13) 및 하부 전도성 패턴의 두께(d21, d22, d23)의 총합의 회로 기판의 두께(t1)에 대한 비율은 0.1 내지 0.25이다. 따라서, 절연막의 두께 즉, 코어 절연막의 두께, 상부 절연막(130a, 130b, 130c)의 두께 및 하부 절연막(150a, 150b, 150c)의 두께 총합은, 전도성 패턴의 두께의 3배 내지 9배이다.
도 1을 참조하여, 상부 적층체(112)는 상부 전도성 패턴(120a, 120b, 120c) 및 상부 절연막(130a, 130b, 130c)의 순서로 3회 반복하여 적층되어 있다. 하부 적층체(114)는 하부 전도성 패턴(140a, 140b, 140c) 및 하부 절연막(150a, 150b, 150c)의 순서로 3회 반복하여 적층되어 있다. 본 발명의 일 실시예에 따른 회로 기판에서, 상부 적층체(112)에서의 적층 개수와 하부 적층체(114)에서의 적층 개수는 동일한 적층 예를 들어, 3회 적층 개수를 갖는다. 하지만, 이에 제한되는 것은 아니므로, 상부 적층체(112)에서의 적층 개수와 하부 적층체(114)에서의 적층 개수는 상이할 수 있다. 또한, 회로 기판(100)에 실장되는 반도체 칩의 종류에 따라, 3회보다 많이 적층될 수도 있고, 적게 적층될 수도 있음은 물론이다.
도 1을 참조하여, 상부 전도성 패턴의 두께(d11, d12, d13)와 하부 전도성 패턴의 두께(d21, d22, d23)는 동일하다. 또한, 상부 전도성 패턴(120a, 120b, 120c)의 각각의 두께는 동일하고, 하부 전도성 패턴(140a, 140b, 140c)의 각각의 두께 역시 동일하다. 즉, 본 발명의 일 실시예에 따른 회로 기판에서, 제1 내지 제3 상부 전도성 패턴의 두께(d11, d12, d13) 및 제1 내지 제3 하부 전도성 패턴의 두께(d21, d22, d23)는 모두 동일하다. 하지만, 상부 전도성 패턴을 이루는 제1 상부 전도성 패턴(120a), 제2 상부 전도성 패턴(120b) 및 제3 상부 전도성 패턴은 서로 상이한 두께를 가질 수 있다. 또한, 예를 들어, 상부 전도성 패턴을 이루는 제1 내지 제3 상부 전도성 패턴(120a, 120b, 120c)의 두께는 서로 동일하고, 하부 전도성 패턴을 이루는 제1 내지 제3 하부 전도성 패턴(140a, 140b, 140c)의 두께는 서로 동일하다. 하지만, 제1 상부 전도성 패턴의 두께(d11)과 제1 하부 전도성 패턴의 두께(d21)은 서로 다를 수 있다. 여기서, "동일한 두께"의 의미는 비교되는 2개 이상의 두께가 완전히 동일한 것뿐만 아니라, 공정 과정상의 미진 등으로 인해 발생할 수 있는 두께의 차이를 포함하는 의미이다.
본 발명의 일 실시예에 따른 회로 기판에 있어서, 회로 기판의 두께(t1)은 예를 들어, 50um 이상 370um 이하일 수 있다. 최근 반도체 패키지를 사용하는 전자 기기의 두께가 줄어듦에 따라서, 반도체 패키지의 두께도 함께 줄어들고 있다. 따라서, 반도체 패키지의 두께에 영향을 미칠 수 있는 회로 기판의 두께(t1)을 줄여줌으로써, 반도체 패키지의 두께를 감소시킬 수 있다.
이하에서, 코어 절연막의 두께의 회로 기판의 두께에 대한 비율을 늘려주고, 전도성 패턴의 두께 총합의 회로 기판의 두께에 대한 비율을 줄여줌으로써, 유발되는 효과에 대해서 기술한다.
회로 기판은 전도성 물질로 이뤄진 복수 층의 전도성 패턴과 각각의 전도성 패턴 사이에 절연 물질로 이뤄진 복수의 절연막이 적층되어 있다. 회로 기판의 포괄적인 열팽창 계수는 전도성 패턴의 열팽창 계수와 절연막의 열팽창 계수의 조합에 의해서 결정된다. 따라서, 회로 기판의 포괄적인 열팽창 계수를 감소시키기 위해서는 절연막의 열팽창 계수 및 전도성 패턴의 열팽창 계수를 줄여줄 필요가 있다. 회로 기판의 두께가 두꺼워도 문제가 발생하지 않는다면, 전도성 패턴의 두께를 굳이 줄여줄 필요가 없다. 하지만, 회로 기판의 두께를 줄여줌에 따라, 전도성 패턴의 두께는 줄이지 않고, 절연막의 두께만 줄여주게 되면, 회로 기판의 포괄적인 열팽창 계수는 급격히 달라질 수 있다. 이로 인해, 반도체 패키지의 휨이 심화될 수 있다. 따라서, 반도체 패키지의 두께가 줄어듦에 따라, 회로 기판의 두께도 줄어들게 되고, 또한, 전도성 패턴의 두께도 줄어들 필요가 있다. 본 발명의 일 실시예에 따른 회로 기판처럼, 코어 절연막의 두께의 비율을 증가시키고, 전도성 패턴의 두께 비율을 감소시키면, 회로 기판의 포괄적인 열팽창 계수는 줄어들게 된다. 따라서, 이와 같은 회로 기판을 이용하여 반도체 패키지를 제조함으로써, 반도체 패키지에서 유발될 수 있는 휨(warpage) 문제를 경감시키거나 제거할 수 있다.
도 1, 도 3 내지 도 5를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지를 설명한다.
도 3는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 도면이다. 도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 변형예를 나타낸 도면이다. 도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 이용한 패키지 온 패키지 구조를 나타낸 도면이다.
도 1 및 도 3을 참조하여, 반도체 패키지(10)는 회로 기판(100), 반도체 칩(200) 및 몰딩재(300)를 포함한다. 회로 기판(100)의 일면에는 반도체 칩(200)이 배치된다. 반도체 칩(200)이 배치되는 면과 대향되는 회로 기판(100)의 타면에는 복수의 외부 단자(10s)가 부착되어 있을 수 있다. 몰딩재(300)는 회로 기판(100)의 일면과 반도체 칩(200)을 감싼다.
도 1을 통해 설명한 것과 같이, 회로 기판(100)은 코어 절연막(110), 상부 적층체(112) 및 하부 적층체(114)를 포함한다. 코어 절연막(110)은 서로 대향하는 제1 면(110t)과 제2 면(110u)를 포함한다. 상부 적층체(112)는 코어 절연막의 제1 면(110t) 상에 상부 전도성 패턴(120a, 120b, 120c) 및 상부 절연막(130a, 130b, 130c)의 순서로 반복하여 적층되는 구조이다. 하부 적층체(114)는 코어 절연막의 제2 면(110u) 상에 하부 전도성 패턴(140a, 140b, 140c) 및 하부 절연막(150a, 150b, 150c)의 순서로 반복하여 적층되는 구조이다. 그리고, 본 발명의 일 실시예에 따른 반도체 패키지에 사용되는 회로 기판에서는 다음의 조건이 만족된다. 먼저, 상부 전도성 패턴의 두께(d11, d12, d13) 및 하부 전도성 패턴의 두께(d21, d22, d23) 총합의, 회로 기판의 두께(t1)에 대한 비율은 0.1 내지 0.25이다. 또한, 코어 절연막의 두께(d)의 회로 기판의 두께(t1)에 대한 비율은 0.5 내지 0.75이다.
회로 기판(100)에 포함되는 상부 전도성 패턴의 두께(d11, d12, d13) 및 하부 전도성 패턴의 두께(d21, d22, d23)는 동일한 두께를 가질 수 있다. 즉, 제1 내지 제3 상부 전도성 패턴의 두께(d11, d12, d13)와 제1 내지 제3 하부 전도성 패턴의 두께(d21, d22, d23)는 동일한 값일 수 있다. 여기서, "동일한 두께"의 의미는 비교되는 2개 이상의 두께가 완전히 동일한 것뿐만 아니라, 공정 과정상의 미진 등으로 인해 발생할 수 있는 두께의 차이를 포함하는 의미이다. 하지만, 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 상부 전도성 패턴의 두께(d11, d12, d13)와 제1 내지 제3 하부 전도성 패턴의 두께(d21, d22, d23)가 모두 다른 값을 가질 수도 있고, 일부는 동일한 두께를 가지고, 나머지는 다른 두께를 가질 수도 있음은 물론이다.
상부 적층체(112)에 포함되는 각각의 상부 전도성 패턴(120a, 120b, 120c)은 비아를 통해 연결될 수 있다. 하부 적층체(114)에 포함되는 각각의 하부 전도성 패턴(140a, 140b, 140c) 역시 비아를 통해 연결될 수 이다. 비아는 각각의 전도성 패턴을 단순히 연결하는 단순 비아와, 비아 상에 비아가 형성되는 스택 비아를 포함한다. 구체적으로, 상부 적층체(112)는 코어 절연막의 제1 면(110t) 상에 형성된 제1 상부 전도성 패턴(120a)과, 제1 상부 전도성 패턴 상에 형성된 제1 상부 절연막(130a)과, 제1 상부 절연막(130a) 상에 형성된 제2 상부 전도성 패턴(120b)과, 제1 상부 전도성 패턴(120a)과 제2 상부 전도성 패턴(120b)을 연결하는 스택 비아(160a)를 포함한다. 이와 같은 구조는 하부 적층체(114)에도 적용될 수 있음은 물론이다.
도 3을 참조하여, 반도체 칩(200)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 회로 기판(100) 상에 하나의 반도체 칩(200)이 배치되어 있으나, 복수개가 적층될 수음은 물론이다. 반도체 칩의 상부면(200t)은 몰딩재(300)로부터 노출될 수 있다. 반도체 칩(200)은 예를 들어, 솔더볼(200s)에 의해 회로 기판(100)과 전기적으로 연결될 수 있다. 반도체 칩(200)은 예를 들어, 플립 칩(flip chip)의 형태로 회로 기판(100) 상에 실장될 수 있다. 또는, 반도체 칩(200)에 부착된 솔더볼(200s)는 반도체 칩(200)을 관통하는 실리콘 관통 전극(TSV, Through Hole Via)과 연결될 수 있다.
몰딩재(300)는 반도체 칩(200)과 회로 기판(100)의 일면을 완전히 감쌀 수 있다. 몰딩재(300)는 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)일 수 있다. 몰딩재(300)는 예를 들어, 몰디드 언더 필(MUF, Molded Underfill) 방법으로 형성될 수 있다.
도 3을 참조하여, 회로 기판(100)의 두께는 t1이고, 반도체 칩(200)의 두께는 t2이고 몰딩재(300)의 두께는 t3이다. 본 발명의 일 실시예에 따른 반도체 패키지에 있어서, 회로 기판의 두께(t1)은 예를 들어, 50um 이상 370um 이하일 수 있다. 반도체 패키지를 사용하는 전자 기기의 두께가 줄어듦에 따라, 반도체 패키지의 두께도 함께 줄어들고 있다. 따라서, 반도체 패키지의 두께에 영향을 미칠 수 있는 회로 기판의 두께(t1)을 줄여줌으로써, 반도체 패키지의 두께를 감소시킬 수 있다. 본 발명의 일 실시예에 따른 반도체 패키지에서, 반도체 칩의 두께(t2)는 10 um 이상 90 um 이하 일 수 있으나, 이에 제한되는 것은 아니다. 또한, 본 발명의 일 실시예에 따른 반도체 패키지에서, 몰딩재의 두께(t3)는 10um 이상 150 um 이하일 수 있다. 하지만, 회로 기판(100) 상에 복수의 반도체 칩(200)이 실장될 경우, 몰딩재의 두께(t3)가 150um 이상이 될 수 있으므로, 몰딩재의 두께(t3)가 150 um 이하로 제한되는 것은 아니다. 본 발명의 반도체 패키지에서, 회로 기판(100) 상에 배치된 반도체 칩의 상부면(200t)는 몰딩재(300)로부터 노출될 수 있다. 또한, 반도체 칩의 상부면(200t)와 몰딩재의 상부면(300t)는 회로 기판(100)으로부터 동일한 높이 레벨을 가질 수 있다. 본 발명의 반도체 패키지에서, 솔더볼(200s)에 의해 회로 기판(100)과 연결되는 반도체 칩(200)은 예를 들어, 플립 칩 본딩 방식 또는 실리콘 관통 전극 방식 등으로 배치될 수 있다. 예를 들어, 플립 칩 방식 또는 실리콘 관통 전극에 의해, 회로 기판(100) 상에 배치된 반도체 칩의 상부면(200t)는 몰딩재(300)에 의해 덮여, 외부에 노출되지 않을 수 있다.
도 4를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지의 변형예를 설명한다. 반도체 칩(200)이 회로 기판(100)과 와이어링으로 연결되는 것을 제외하고, 도 3에서 설명한 반도체 패키지와 실질적으로 동일하므로, 중복되는 부분은 생략하거나 간단히 설명한다.
도 4을 참조하여, 반도체 패키지(10)에서 반도체 칩(200)은 회로 기판(100)과 와이어링을 통해 전기적으로 연결된다. 반도체 칩의 상부면(200t) 및 와이어링은 몰딩재(300)에 의해 덮여 있다. 몰딩재의 두께(t3)는 와이어링을 보호할 정도의 두께를 가지고 있다. 반도체 칩의 두께, 도 3을 통해 설명한 것과 같이, 각각 10um 이상 90um 이하일 수 있다. 그러나, 몰딩재의 두께(t3)는 적어도 반도체 칩의 두께(t2)보다는 크고 150um 이하일 수 있다.
도 5를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지(10) 상에 상부 반도체 패키지(20)가 비치되어 있다. 반도체 패키지(10)와 상부 반도체 패키지(20)는 전도성 연결부(20s)에 의해 전기적으로 연결되어 있다. 반도체 패키지(10)와 상부 반도체 패키지(20) 사이에는 공간이 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 반도체 칩의 상부면(200t)가 노출되어 있을 때, 반도체 칩의 상부면(200t)와 상부 반도체 패키지(20) 사이에 공간이 존재할 수 있다.
도 5를 참조하여, 상부 반도체 패키지(20)는 상부 기판(20a), 상부 반도체 칩(20b) 및 상부 몰딩재(20c)를 포함한다. 상부 기판(20a)는 몰딩재(300) 상에 배치되고, 회로 기판(100)과 전도성 연결부(20s)에 의해 연결된다. 상부 기판(20a)는 도 1을 통해 설명한 회로 기판일 수 있으나, 이에 제한되는 것은 아니다. 상부 기판(20a)에서, 전도성 연결부(20s)와 접하는 면과 대향되는 면에는 상부 반도체 칩(20b)가 배치된다. 상부 반도체 칩(20b)는 복수의 반도체 칩일 수 있다. 상부 반도체 칩(20b)는 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 상부 몰딩재(20c)는 상부 반도체 칩(20b)와 상부 기판(20a)의 일면을 감싼다. 예를 들어, 복수의 상부 반도체 칩 중 최상부 반도체 칩(20b2)이 와이어링에 의해 상부 기판(20a)과 전기적으로 연결될 경우, 최상부 반도체 칩(20b2)의 상부면은 노출되지 않는다. 하지만, 최상부 반도체 칩(20b2)이 와이어링에 의해 상부 기판(20a)과 전기적으로 연결되지 않을 경우, 최상부 반도체 칩(20b2)의 상부면은 노출될 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 6을 참조하여, 본 발명의 실시예에 따른 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예의 반도체 패키지는 기계적 및 전기적 신뢰성이 우수하므로, 반도체 패키지는 가혹한 조건에서 전자 장치(1000)를 사용하더라도 동작 신뢰성을 담보할 수 있다. 전자 장치는 도 6에 도시된 휴대폰에 한정되는 것이 아니며, 예를 들어, 모바일 전자 기기, 노트북 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 메모리 스틱, 메모리 카드 등 다양한 전자 기기를 포함할 수 있다.
도 7 내지 도 13을 참조하여, 본 발명의 또 다른 실시예에 따른 회로 기판 제조 방법에 관하여 설명한다.
도 7 내지 도 13은 본 발명의 또 다른 실시예에 따른 회로 기판 제조 방법을 나타내는 도면이다.
이하에서 설명하는 회로 기판 제조 방법은 두께가 얇은 전도성 패턴을 형성하는 방법을 중점적으로 설명할 것이다. 그리고, 도면에서는 일 방향으로 전도성 패턴 및 절연막이 적층되어 가는 모양을 도시하나, 양 방향으로 전도성 패턴 및 절연막이 적층될 수 있음은 물론이다.
도 7을 참조하여, 제1 비아홀(500a)이 형성된 제1 절연막(500)을 제공한다. 제1 절연막은 예를 들어, 회로 기판의 코어 절연막 또는 전도성 패턴 사이에 삽입되는 층간 절연막일 수 있다. 제1 절연막(500)은 예를 들어, 메쉬 형태의 강화 섬유에 에폭시 수지 또는 아크릴 레이트 등을 함침한 프리프레그(prepreg) 등일 수 있다. 제1 절연막(500)에는 예를 들어, 세라믹 가루 또는 유리 필라 등이 더 포함될 수 있다. 제1 비아홀(500a)은 제1 절연막(500)을 관통하는 관통홀이다. 제1 비아홀(500a)의 모양은 테이퍼진 형상을 하고 있으나, 이에 제한되는 것은 아니다. 제1 비아홀(500a)은 예를 들어, 레이저 드릴링 등을 이용하여 형성할 있다.
도 7을 참조하여, 제1 비아홀(500a) 및 제1 절연막의 상부면(500t) 상에 제1 씨드층(510)을 형성한다. 제1 씨드층(510)은 예를 들어, 제1 비아홀(500a) 및 제1 절연막의 상부면(500t)에 전도성막이 균일하게 형성될 수 있도록 한다. 제1 씨드층(510)은 예를 들어, 구리 또는 구리를 포함하는 물질일 수 있다. 제1 씨드층(510)은 예를 들어, 무전해 도금(electroless plating) 방식을 이용하여 형성할 수 있으나, 이에 제한되는 것은 아니다.
도 8을 참조하여, 제1 비아홀(500a)을 메워 제1 비아(520)를 형성한다. 전도성 물질 예를 들어, 구리 또는 구리를 포함하는 물질을 이용하여, 제1 비아홀(500a)을 메워 제1 비아(520)를 형성한다. 제1 비아(520)는 예를 들어, 전기 도금(electroplating) 방식으로 형성할 수 있다. 제1 비아홀(500a)을 메워 제1 비아(520)을 형성할 때, 제1 절연막의 상부면(500t)을 덮는 전도성막(510a)도 같이 형성된다. 이는 제1 비아홀(500a)뿐만 아니라, 제1 절연막의 상부면(500t)에도 제1 씨드층이 형성되어 있기 때문이다. 제1 비아(520) 상부의 전도성막이 평탄해질 때까지 전도성막(510a)을 형성할 수 있으나, 이에 제한되는 것은 아니다.
도 9를 참조하여, 제1 비아(520) 및 제1 절연막의 상부면(500t) 상에 형성되어 있는 전도성막(510a)을 제거한다. 전도성막(510a)을 제거함으로써, 제1 절연막의 상부면(500t)은 노출된다. 전도성막(510a)의 제거는 예를 들어, 화학적 기계적 연마법(chemical mechanical polishing, CMP) 또는 화학적 에칭액의 분무 등을 통해 이뤄질 수 있다. 예를 들어, 구리를 포함하는 전도성막(510a)를 화학적 에칭액을 분무하여 제거할 경우, 화학적 에칭액은 예를 들어, 황산 과수물 등일 수 있으나, 이에 제한되는 것은 아니다.
도 10을 참조하여, 제1 절연막의 상부면(500t) 및 제1 비아(520) 상에 제2 씨드층(530)을 형성한다. 제2 씨드층(530)은 예를 들어, 구리 또는 구리를 포함하는 물질일 수 있다. 제2 씨드층(530)은 예를 들어, 무전해 도금 방식을 이용하여 형성할 수 있으나, 이에 제한되는 것은 아니다.
도 10을 참조하여, 제1 절연막(500) 및 제1 비아(520) 상에 감광막 패턴(540)을 형성한다. 즉, 감광막 패턴(540)은 제2 씨드층(530) 상에 형성된다. 감광막 패턴(540)은 제1 비아(520) 상에 형성된 개구부(540a)를 포함한다. 감광막 패턴(540) 상부에는 제2 씨드층(530)이 형성되어 있지 않다. 따라서, 이후에 전도성 패턴을 예를 들어, 전기 도금 방식으로 형성할 때, 제2 씨드층(530)이 노출된 부분(530a)에만 전도성 패턴이 형성된다.
도 11을 참조하여, 제1 절연막(500) 상에 전도성 패턴(550)을 형성한다. 감광막 패턴(도 10의 540 참조)을 형성한 후에, 전도성 패턴(550)은 형성된다. 전도성 패턴(550)은 예를 들어, 구리 또는 구리를 포함할 수 있다. 전도성 패턴(550)은 예를 들어, 전기 도금 방식으로 형성할 수 있다. 도 10에서, 전도성 패턴(550)은 감광막 패턴과 비오버랩되는 제2 씨드층 부분(530a)에 형성이 되지만, 감광막 패턴과 오버랩되는 제2 씨드층 부분(530b)에는 형성되지 않는다. 감광막 패턴과 오버랩되는 제2 씨드층 부분(530b)에서, 감광막 패턴(540)은 전도성 패턴의 형성을 막는다. 전도성 패턴의 두께(l)은 도 8의 전도성막(510a)의 두께보다 작다.
도 10 및 11을 참조하여, 제1 절연막(500) 상의 감광막 패턴(540)을 제거한다. 감광막 패턴(540)을 제거한 후, 전도성 패턴(550)과 제2 씨드층(530)이 제1 절연막(500) 전면에 형성되어 있다. 이 후에, 감광막 패턴과 오버랩되는 제2 씨드층 부분(530b)을 제거한다. 감광막 패턴과 오버랩되는 제2 씨드층 부분(530b)을 제거하지 않으면, 전도성 패턴(550)이 전기적으로 모두 연결이 되어, 회로를 구성할 수 없게 된다. 제2 씨드층(530)이 예를 들어, 구리를 포함할 경우, 감광막 패턴과 오버랩되는 제2 씨드층 부분(530b)을 제거는 예를 들어, 황산 과수물 등을 사용할 수 있다.
도 12를 참조하여, 전도성 패턴(550) 상에 프리 절연막(560a)를 형성한다. 프리 절연막(560a)은 예를 들어, 메쉬 형태의 강화 섬유에 에폭시 수지 또는 아크릴 레이트 등을 함침한 프리프레그(prepreg) 등일 수 있다. 프리 절연막(560a)은 예를 들어, 열압착을 통한 라이네이션(lamination), 롤링(rolling), 디핑(dipping) 등을 통해 전도성 패턴(550) 상에 형성된다.
도 13을 참조하여, 프리 절연막 내에 제2 비아홀(560b)을 형성한다. 다시 말하면, 제2 비아홀(560b)이 형성된 제2 절연막(560)이 전도성 패턴(550) 상에 형성된다. 이 후에, 전도성 물질 예를 들어, 구리 또는 구리를 포함하는 물질로 제2 비아홀(560b)을 메워서, 제2 비아(570)를 형성한다. 도 13에서, 제1 비아(520) 상에 제2 비아(570)가 형성되는 스택 비아를 도시하였으나, 이에 제한되는 것은 아니다. 도 7 내지 도 13의 제조 과정을 반복함으로써, 복수 층의 전도성 패턴을 포함하는 회로 기판을 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 패키지 100: 회로 기판
110: 코어 절연막 112: 상부 적층체
114: 하부 적층체 200: 반도체 칩
120a, 120b, 120c, 140a, 140b, 140c: 전도성 패턴
130a, 130b, 130c, 150a, 150b, 150c: 절연막
300: 몰딩재

Claims (10)

  1. 서로 대향하는 제1 면과 제2 면을 포함하는 두께 A인 코어 절연막;
    상기 코어 절연막의 제1 면 상에 상부 전도성 패턴 및 상부 절연막의 순서로 반복하여 적층되는 두께 B인 상부 적층체; 및
    상기 코어 절연막의 제2 면 상에 하부 전도성 패턴 및 하부 절연막의 순서로 반복하여 적층되는 두께 C인 하부 적층체를 포함하고,
    상기 상부 전도성 패턴의 두께 및 상기 하부 전도성 패턴의 두께 총합의 A+B+C에 대한 비율은 0.1 내지 0.25이고, 상기 A의 A+B+C에 대한 비율은 0.5 내지 0.75인 회로 기판.
  2. 제1 항에 있어서,
    상기 코어 절연막의 두께, 상부 절연막의 두께 및 하부 절연막의 두께 총합은, 상기 상부 전도성 패턴의 두께 및 상기 하부 전도성 패턴의 두께 총합의 3배 내지 9배인 회로 기판.
  3. 제1 항에 있어서,
    상기 상부 전도성 패턴의 두께와 상기 하부 전도성 패턴의 두께는 동일한 회로 기판.
  4. 제1 항에 있어서,
    상기 회로 기판의 두께는 50um 이상 370um 이하인 회로 기판.
  5. 서로 대향하는 제1 면과 제2 면을 포함하는 코어 절연막과, 상기 코어 절연막의 제1 면 상에 상부 전도성 패턴 및 상부 절연막의 순서로 반복하여 적층되는 상부 적층체와, 상기 코어 절연막의 제2 면 상에 하부 전도성 패턴 및 하부 절연막의 순서로 반복하여 적층되는 하부 적층체를 포함하는 회로 기판;
    상기 회로 기판 상에 배치되는 반도체 칩; 및
    상기 반도체 칩을 감싸는 몰딩재를 포함하고,
    상기 상부 전도성 패턴의 두께 및 상기 하부 전도성 패턴의 두께 총합의, 상기 회로 기판의 두께에 대한 비율은 0.1 내지 0.25이고, 상기 코어 절연막의 두께의 상기 회로 기판의 두께에 대한 비율은 0.5 내지 0.75인 반도체 패키지.
  6. 제5 항에 있어서,
    상기 회로 기판의 두께는 50um 이상 370um 이하인 반도체 패키지.
  7. 제6 항에 있어서,
    상기 몰딩재의 두께는 10 um 이상 150 um 이하이고, 상기 반도체 칩의 두께는 10 um 이상 90 um 이하인 반도체 패키지.
  8. 제7 항에 있어서,
    상기 반도체 칩은 상기 회로 기판에 플립칩(flip chip) 본딩으로 연결되는 반도체 패키지.
  9. 제5 항에 있어서,
    상기 회로 기판에 포함되는 상기 상부 전도성 패턴 및 상기 하부 전도성 패턴은 동일한 두께로 형성되는 반도체 패키지.
  10. 제5 항에 있어서,
    상기 상부 적층체는 상기 코어 절연막의 제1 면 상에 형성된 제1 상부 전도성 패턴과,
    상기 제1 상부 전도성 패턴 상에 형성된 제1 상부 절연막과,
    상기 제1 상부 절연막 상에 형성된 제2 상부 전도성 패턴과,
    상기 제1 상부 전도성 패턴과 상기 제2 상부 전도성 패턴을 연결하는 스택 비아를 포함하는 반도체 패키지.
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